JPS59213156A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59213156A JPS59213156A JP58088145A JP8814583A JPS59213156A JP S59213156 A JPS59213156 A JP S59213156A JP 58088145 A JP58088145 A JP 58088145A JP 8814583 A JP8814583 A JP 8814583A JP S59213156 A JPS59213156 A JP S59213156A
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- JP
- Japan
- Prior art keywords
- channel region
- wiring
- melting point
- layer
- point metal
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補型ＭＯ８−ＦＦｉＴの高集積化を可能に
する半導体装置に関する。
する半導体装置に関する。
従来、相補型ＭＯ８・’ＦＩＴは、ゲート電極に多結晶
シリコンを用い、自己整合によりＰチャンネルにはＰ型
イオン注入、ＮチャンネルにはＮ型イオン注入によりソ
ース・ドレイン及び低抵抗多結晶シリコン電極を形成し
ていた。このためＰチャンネル領域とＮチャンネル領域
を結ぶ配線が境界でｐｉ接合を持つため、コンタクト・
ブリッジ法を用いることによりオーミックな接続を形成
している。しかしながら、コンタクト・ブリッジは、Ｐ
型多結晶シリコンとル型多結晶シリコンのＰル接合上に
コンタクト・ホールを通してＡｔ層によりオーミック接
続するため、多結晶シリコン・コンタクトホール及びＡ
ｔ層の３層のマスク合わせ余裕が必要となり、相補型Ｍ
Ｏ８−ＦＥＴ−Ｌ８工の集積度に制限を与えるという欠
点があった本発明は、かかる従来の欠点を取り除き、相
補型ＭＯ８・Ｌ８工の高集積化を可能にする半導体装置
を提供する。本発明による相補型ＭＯ８−ＬＢ工は、ゲ
ート電極が、高融点金属・金属シリサイド・多結晶シリ
コンの３層構造を持ち、コンタクト・ブリッジを用いず
にＰチャンネル領域とＮチャンネル領域をオーミック接
続することを特長としている。以下、実施例を説明する
。第１図。
シリコンを用い、自己整合によりＰチャンネルにはＰ型
イオン注入、ＮチャンネルにはＮ型イオン注入によりソ
ース・ドレイン及び低抵抗多結晶シリコン電極を形成し
ていた。このためＰチャンネル領域とＮチャンネル領域
を結ぶ配線が境界でｐｉ接合を持つため、コンタクト・
ブリッジ法を用いることによりオーミックな接続を形成
している。しかしながら、コンタクト・ブリッジは、Ｐ
型多結晶シリコンとル型多結晶シリコンのＰル接合上に
コンタクト・ホールを通してＡｔ層によりオーミック接
続するため、多結晶シリコン・コンタクトホール及びＡ
ｔ層の３層のマスク合わせ余裕が必要となり、相補型Ｍ
Ｏ８−ＦＥＴ−Ｌ８工の集積度に制限を与えるという欠
点があった本発明は、かかる従来の欠点を取り除き、相
補型ＭＯ８・Ｌ８工の高集積化を可能にする半導体装置
を提供する。本発明による相補型ＭＯ８−ＬＢ工は、ゲ
ート電極が、高融点金属・金属シリサイド・多結晶シリ
コンの３層構造を持ち、コンタクト・ブリッジを用いず
にＰチャンネル領域とＮチャンネル領域をオーミック接
続することを特長としている。以下、実施例を説明する
。第１図。
第２図は、従来のコンタクト・ブリッジの平面図及び断
面図である。素子分離フィールド８１０□１上において
Ｐチャンネル領域ＡとＮチャンネル領域Ｂを結ぶ多結晶
シリコン配線層２，３が形成される。この多結晶配線の
Ｐチヤンネル領域３はＰ型イオン注入され、Ｎチャンネ
ル領域２はＮ型イオン注入される。従って境界はＰｎ接
合を形成する。第２フィールド８１０２層４を形成後、
コンタクト・ホール６を形成しＡｔＮ３をバターニング
することによりＰＷ接合境界がオーミック接続する。こ
の時、多結晶シリコン２，３．コンタクト・ホール６及
びｈｔｉ５のマスク合わせ余裕度が必要になり、多結晶
シリコン配線間隔の微細化を制限する。またＡｔ配線層
はコンタクト・ブリッジ領域を通過できない。このため
相補型ＭＯ８・ＬＳＩの高集積化に大きな制限を与えて
いた第３図、第４図は、本発明によるＰチャンネル領域
ＡとＮチャンネル領域Ｂをオーミック接続する配線の平
面図及び断面図である。本発明では素子分離フィールド
５ｉｎ２１１上において、多結晶シリコン層を形成後、
ＭＯ・Ｗなどの高融点金属層を形成し、Ｐチャンネル領
域はＰ型イオン。
面図である。素子分離フィールド８１０□１上において
Ｐチャンネル領域ＡとＮチャンネル領域Ｂを結ぶ多結晶
シリコン配線層２，３が形成される。この多結晶配線の
Ｐチヤンネル領域３はＰ型イオン注入され、Ｎチャンネ
ル領域２はＮ型イオン注入される。従って境界はＰｎ接
合を形成する。第２フィールド８１０２層４を形成後、
コンタクト・ホール６を形成しＡｔＮ３をバターニング
することによりＰＷ接合境界がオーミック接続する。こ
の時、多結晶シリコン２，３．コンタクト・ホール６及
びｈｔｉ５のマスク合わせ余裕度が必要になり、多結晶
シリコン配線間隔の微細化を制限する。またＡｔ配線層
はコンタクト・ブリッジ領域を通過できない。このため
相補型ＭＯ８・ＬＳＩの高集積化に大きな制限を与えて
いた第３図、第４図は、本発明によるＰチャンネル領域
ＡとＮチャンネル領域Ｂをオーミック接続する配線の平
面図及び断面図である。本発明では素子分離フィールド
５ｉｎ２１１上において、多結晶シリコン層を形成後、
ＭＯ・Ｗなどの高融点金属層を形成し、Ｐチャンネル領
域はＰ型イオン。
Ｎチャンネル領域にはＮ型イオンが注入された後、熱処
理により金属シリサイドを形成し高融点金属と多結晶シ
リコンをオーミックコンタクトにする。従って素子分離
フィールド８１０２上には、Ｐチャンネル領域において
Ｐ＋多結晶シリコン１５・Ｐ＋金属シリサイド１７及び
高融点金属１８の配線層が形成され、Ｎチャンネル領域
においてル１多結晶１４・ル１金属シリサイド１６及び
高融点金属１８の配線層が形成される。本発明によれば
、Ｐチャンネル領域とＮチャンネル領域を結ぶ配線層は
、境界において、第１層がＰｎ接合を持つものの、第６
層の高融点金属によりオーミックな特性な持つ。このた
め、コンタクトブリッジを必要とせず、かつ第２フイー
ルド８１０２１９で絶縁されたＡ４配線層２０は、Ｐチ
ャンネルとＮチャンネルの境界の多結晶シリコン配線の
真上を通過することができる。従って、本発明によれば
コンタクトブリッジにおけるマスク合わせ余裕が必要で
なく、また、Ａ４配線のパターニングが制限されないた
め、相補型ＭＯ８・ＬＳＩの高集積化が可能になる。
理により金属シリサイドを形成し高融点金属と多結晶シ
リコンをオーミックコンタクトにする。従って素子分離
フィールド８１０２上には、Ｐチャンネル領域において
Ｐ＋多結晶シリコン１５・Ｐ＋金属シリサイド１７及び
高融点金属１８の配線層が形成され、Ｎチャンネル領域
においてル１多結晶１４・ル１金属シリサイド１６及び
高融点金属１８の配線層が形成される。本発明によれば
、Ｐチャンネル領域とＮチャンネル領域を結ぶ配線層は
、境界において、第１層がＰｎ接合を持つものの、第６
層の高融点金属によりオーミックな特性な持つ。このた
め、コンタクトブリッジを必要とせず、かつ第２フイー
ルド８１０２１９で絶縁されたＡ４配線層２０は、Ｐチ
ャンネルとＮチャンネルの境界の多結晶シリコン配線の
真上を通過することができる。従って、本発明によれば
コンタクトブリッジにおけるマスク合わせ余裕が必要で
なく、また、Ａ４配線のパターニングが制限されないた
め、相補型ＭＯ８・ＬＳＩの高集積化が可能になる。
以上説明したように、本発明は、相補型ＭＯ８・ＬＳＩ
の高集積化を可能にする半導体装置を提供する。
の高集積化を可能にする半導体装置を提供する。
第１図・・・・・・従来のコンタクト・ブリッジの平面
図 第２図・・・・・・従来のコンタクト・ブリッジの断面
図 第３図・・・・・・本発明によるメタル・シリサイドの
多層構造によるＰチャンネル領域と Ｎチャンネル領域のオーミック接続 の平面図 第４図・・・・・・本発明によるメタル・シリサイドの
多層構造によるＰチャンネル領域と Ｎチャンネル領域のオーミック接続 の断面図 １ｇ１１・・・・・・８１０２フイールド絶縁膜２・・
・・・・ｎ＋多結晶シリコン ３・・・・・・Ｐ＋多結晶シリコン ４．１９・・・・・・８１０２第２フイールド絶縁膜５
・・・・・・ｈｔ ６・・・・・・コンタクト・ホール １２・・・・・・ルチャンネル領域ゲート電極配線１３
・・・・・・Ｐチャンネル領域ゲート電極配線１４・・
・・・・ｒＬ＋多結晶シリコン１５・・・・・・Ｐ＋多
結晶シリコン １６・・・…３＋ＭＯシリサイド １７・・・・！・Ｐ”Ｍｏシリサイド １８ ・・・・・・ＭＯ ２０・・・・・・Ａｔ配線
図 第２図・・・・・・従来のコンタクト・ブリッジの断面
図 第３図・・・・・・本発明によるメタル・シリサイドの
多層構造によるＰチャンネル領域と Ｎチャンネル領域のオーミック接続 の平面図 第４図・・・・・・本発明によるメタル・シリサイドの
多層構造によるＰチャンネル領域と Ｎチャンネル領域のオーミック接続 の断面図 １ｇ１１・・・・・・８１０２フイールド絶縁膜２・・
・・・・ｎ＋多結晶シリコン ３・・・・・・Ｐ＋多結晶シリコン ４．１９・・・・・・８１０２第２フイールド絶縁膜５
・・・・・・ｈｔ ６・・・・・・コンタクト・ホール １２・・・・・・ルチャンネル領域ゲート電極配線１３
・・・・・・Ｐチャンネル領域ゲート電極配線１４・・
・・・・ｒＬ＋多結晶シリコン１５・・・・・・Ｐ＋多
結晶シリコン １６・・・…３＋ＭＯシリサイド １７・・・・！・Ｐ”Ｍｏシリサイド １８ ・・・・・・ＭＯ ２０・・・・・・Ａｔ配線
Claims (1)
- 多結晶シリコンをゲート電極に用いる相補型ＭＯ８−Ｆ
ＫＴにおいて、Ｐチャンネル領域のゲート電極が高融点
金属・金属シリサイド・Ｐ＋多結晶シリコンの３層構造
で形成され、Ｎチャンネル領域のゲート電極が高融点金
属・金属シリサイド・ｎ＋多結晶シリコンの３層構造で
形成され、Ｐチャンネル領域とＮチャンネル領域を結ぶ
配線が、３層構造の表面層の高融点金属でオーミックな
接続を形成することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088145A JPS59213156A (ja) | 1983-05-19 | 1983-05-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088145A JPS59213156A (ja) | 1983-05-19 | 1983-05-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59213156A true JPS59213156A (ja) | 1984-12-03 |
Family
ID=13934762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088145A Pending JPS59213156A (ja) | 1983-05-19 | 1983-05-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213156A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043546A (en) * | 1998-03-31 | 2000-03-28 | Nec Corporation | Planar channel-type MOS transistor |
| US7109554B2 (en) | 2002-03-11 | 2006-09-19 | Nec Corporation | Thin film semiconductor device and method for manufacturing same |
-
1983
- 1983-05-19 JP JP58088145A patent/JPS59213156A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043546A (en) * | 1998-03-31 | 2000-03-28 | Nec Corporation | Planar channel-type MOS transistor |
| US7109554B2 (en) | 2002-03-11 | 2006-09-19 | Nec Corporation | Thin film semiconductor device and method for manufacturing same |
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