JPH04350963A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04350963A JPH04350963A JP3123866A JP12386691A JPH04350963A JP H04350963 A JPH04350963 A JP H04350963A JP 3123866 A JP3123866 A JP 3123866A JP 12386691 A JP12386691 A JP 12386691A JP H04350963 A JPH04350963 A JP H04350963A
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- polycrystalline silicon
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- semiconductor
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に異種導電形半導体間のオーミック接続に係わる。
に異種導電形半導体間のオーミック接続に係わる。
【０００２】
【従来の技術】図６は従来のＣ−ＭＯＳ集積回路の一例
を示す。同図において、１は第１導電形例えばｐ形の半
導体基板、２は基板１の一部に形成された第２導電形即
ちｎ形のウエル領域を示し、選択酸化（ＬＯＣＯＳ）に
よるフィールド絶縁層３により第１の素子形成領域Ａ及
び第２の素子形成領域Ｂが分離される。第１の素子形成
領域Ａのｎ形ウエル領域２には、夫々ｐ− 拡散層４と
ｐ＋ 拡散層５からなるｐ形のソース領域６及びドレイ
ン領域７が形成され、両領域６及び７間上にＳｉＯ２
等のゲート絶縁膜８を介してゲート電極９が形成され、
ｐ形のソース領域６及びドレイン領域７に夫々ｐ＋ 多
結晶シリコンによる配線１０，１１がオーミック接続さ
れ、ｐチャンネルＭＯＳトランジスタ１２が形成される
。また、第２の素子形成領域Ｂのｐ形基板１の表面には
、夫々ｎ− 拡散層１４とｎ＋ 拡散層１５からなるｎ
形のソース領域１６及びドレイン領域１７が形成され、
両領域１６及び１７間上にＳｉＯ２ 等のゲート絶縁膜
８を介してゲート電極１９が形成され、ｎ形のソース領
域１６及びドレイン領域１７に夫々ｎ＋多結晶シリコン
による配線２０及び２１がオーミック接続され、ｎチャ
ンネルＭＯＳトランジスタ２２が形成される。尚、２３
は層間絶縁層、２４はサイドウォールである。
を示す。同図において、１は第１導電形例えばｐ形の半
導体基板、２は基板１の一部に形成された第２導電形即
ちｎ形のウエル領域を示し、選択酸化（ＬＯＣＯＳ）に
よるフィールド絶縁層３により第１の素子形成領域Ａ及
び第２の素子形成領域Ｂが分離される。第１の素子形成
領域Ａのｎ形ウエル領域２には、夫々ｐ− 拡散層４と
ｐ＋ 拡散層５からなるｐ形のソース領域６及びドレイ
ン領域７が形成され、両領域６及び７間上にＳｉＯ２
等のゲート絶縁膜８を介してゲート電極９が形成され、
ｐ形のソース領域６及びドレイン領域７に夫々ｐ＋ 多
結晶シリコンによる配線１０，１１がオーミック接続さ
れ、ｐチャンネルＭＯＳトランジスタ１２が形成される
。また、第２の素子形成領域Ｂのｐ形基板１の表面には
、夫々ｎ− 拡散層１４とｎ＋ 拡散層１５からなるｎ
形のソース領域１６及びドレイン領域１７が形成され、
両領域１６及び１７間上にＳｉＯ２ 等のゲート絶縁膜
８を介してゲート電極１９が形成され、ｎ形のソース領
域１６及びドレイン領域１７に夫々ｎ＋多結晶シリコン
による配線２０及び２１がオーミック接続され、ｎチャ
ンネルＭＯＳトランジスタ２２が形成される。尚、２３
は層間絶縁層、２４はサイドウォールである。
【０００３】
【発明が解決しようとする課題】通常、第１導電形の拡
散層に第２導電形の多結晶シリコン配線を接続すると、
その接合面にＰＮ接合が形成されるため、異種導電形の
半導体間ではオーミック接続ができないとされている。
散層に第２導電形の多結晶シリコン配線を接続すると、
その接合面にＰＮ接合が形成されるため、異種導電形の
半導体間ではオーミック接続ができないとされている。
【０００４】そこで、一般には、上述の図６に示すよう
に、ｐ形のソース領域６及びドレイン領域７には之と同
導電形のｐ＋ 多結晶シリコンの配線１０，１１を接続
し、ｎ形のソース領域１６及びドレイン領域１７には之
と同導電形のｎ＋ 多結晶シリコンの配線２０，２１を
接続するために、各多結晶シリコン配線の導電形をイオ
ン注入法で作り分けている。しかし乍ら、多結晶シリコ
ン配線を十分に低抵抗にするには十分な量の不純物（数
１０１６ｃｍ−２程度の高ドーズ量）をイオン注入する
必要があり、このため、イオン注入時間が長くなりスル
ープットが著しく低下するものであった。
に、ｐ形のソース領域６及びドレイン領域７には之と同
導電形のｐ＋ 多結晶シリコンの配線１０，１１を接続
し、ｎ形のソース領域１６及びドレイン領域１７には之
と同導電形のｎ＋ 多結晶シリコンの配線２０，２１を
接続するために、各多結晶シリコン配線の導電形をイオ
ン注入法で作り分けている。しかし乍ら、多結晶シリコ
ン配線を十分に低抵抗にするには十分な量の不純物（数
１０１６ｃｍ−２程度の高ドーズ量）をイオン注入する
必要があり、このため、イオン注入時間が長くなりスル
ープットが著しく低下するものであった。
【０００５】本発明は、上述の点に、異種導電形半導体
間でのオーミック接続を可能にした半導体装置を提供す
るものである。
間でのオーミック接続を可能にした半導体装置を提供す
るものである。
【０００６】
【課題を解決するための手段】本発明は、第１導電形半
導体５（又は４３）と第２導電形半導体３２（又は４４
）間をオーミック接続する半導体装置において、第１導
電形半導体５（又は４３）と第２導電形半導体３２（又
は４４）との間に例えばＴｉ，ＴｉＷ，Ｗ等の高融点金
属層３１を形成し、該高融点金属層３１を介して第１導
電形半導体５（又は４３）と第２導電形半導体間３２（
又は４４）をオーミック接続するように構成する。
導体５（又は４３）と第２導電形半導体３２（又は４４
）間をオーミック接続する半導体装置において、第１導
電形半導体５（又は４３）と第２導電形半導体３２（又
は４４）との間に例えばＴｉ，ＴｉＷ，Ｗ等の高融点金
属層３１を形成し、該高融点金属層３１を介して第１導
電形半導体５（又は４３）と第２導電形半導体間３２（
又は４４）をオーミック接続するように構成する。
【０００７】
【作用】本発明においては、第１導電形半導体５（又は
４３）と第２導電形半導体３２（又は４４）間に高融点
金属層を挟んだ所謂サンドイッチ構造とすることにより
、第１導電形半導体５（又は４３）と第２導電形半導体
３２（又は４４）間がオーミック接続される。即ち、両
半導体５（又は４３）及び３２（又は４４）間に順バイ
アス電圧を印加したときには順方向電流が流れ、両半導
体５（又は４３）及び３２（又は４４）間に逆バイアス
電圧を印加したときには第１導電形半導体５（又は４３
）と高融点金属層３１間、第２導電形半導体３２（又は
４４）と高融点金属層３１間に生じる電位障壁をトンネ
リングにより電流が流れる。之によって第１導電形半導
体５（又は４３）と第２導電形半導体３２（又は４４）
間でのオーミック接続が可能になる。
４３）と第２導電形半導体３２（又は４４）間に高融点
金属層を挟んだ所謂サンドイッチ構造とすることにより
、第１導電形半導体５（又は４３）と第２導電形半導体
３２（又は４４）間がオーミック接続される。即ち、両
半導体５（又は４３）及び３２（又は４４）間に順バイ
アス電圧を印加したときには順方向電流が流れ、両半導
体５（又は４３）及び３２（又は４４）間に逆バイアス
電圧を印加したときには第１導電形半導体５（又は４３
）と高融点金属層３１間、第２導電形半導体３２（又は
４４）と高融点金属層３１間に生じる電位障壁をトンネ
リングにより電流が流れる。之によって第１導電形半導
体５（又は４３）と第２導電形半導体３２（又は４４）
間でのオーミック接続が可能になる。
【０００８】
【実施例】以下、図１〜図５を参照して本発明による半
導体装置の実施例を説明する。
導体装置の実施例を説明する。
【０００９】図１は、本発明をＣ−ＭＯＳ集積回路に適
用した場合の例であり、その製法と共に説明する。本例
においては、先ず前述と同様に第１導電形例えばｐ形の
半導体基板１に第２導電形即ちｎ形のウエル領域２を形
成し、ＬＯＣＯＳによるフィールド絶縁層３によって第
１の素子形成領域Ａ及び第２の素子形成領域Ｂを形成す
る。第１の素子形成領域Ａのｎ形ウエル領域２では、ｐ
− 拡散層４とｐ＋ 拡散層５からなるｐ形のソース領
域６及びドレイン領域７を形成し、両領域６及び７間上
にＳｉＯ２ 等のゲート絶縁膜８を介してゲート電極９
を形成する。一方、第２の素子形成領域Ｂのｐ形基板１
の表面では、ｎ− 拡散層１４とｎ＋ 拡散層１５から
なるｎ形のソース領域１６及びドレイン領域１７を形成
し、両領域１６及び１７間上にＳｉＯ２ 等の絶縁膜８
を介してゲート電極１９を形成する。２３は層間絶縁層
、２４はサイドウォールを示す。
用した場合の例であり、その製法と共に説明する。本例
においては、先ず前述と同様に第１導電形例えばｐ形の
半導体基板１に第２導電形即ちｎ形のウエル領域２を形
成し、ＬＯＣＯＳによるフィールド絶縁層３によって第
１の素子形成領域Ａ及び第２の素子形成領域Ｂを形成す
る。第１の素子形成領域Ａのｎ形ウエル領域２では、ｐ
− 拡散層４とｐ＋ 拡散層５からなるｐ形のソース領
域６及びドレイン領域７を形成し、両領域６及び７間上
にＳｉＯ２ 等のゲート絶縁膜８を介してゲート電極９
を形成する。一方、第２の素子形成領域Ｂのｐ形基板１
の表面では、ｎ− 拡散層１４とｎ＋ 拡散層１５から
なるｎ形のソース領域１６及びドレイン領域１７を形成
し、両領域１６及び１７間上にＳｉＯ２ 等の絶縁膜８
を介してゲート電極１９を形成する。２３は層間絶縁層
、２４はサイドウォールを示す。
【００１０】次に、各ソース領域６，１６及びドレイン
領域７，１７を含む全面に例えばＴｉ，Ｗ，ＴｉＷ等の
高融点金属層３１をスパッタ等により被着形成した後、
この高融点金属層３１上に重ねて所要の導電形例えばｎ
形の多結晶シリコン膜（以下ｎ＋ 多結晶シリコン膜と
称する）３２をＣＶＤ法により被着形成する。
領域７，１７を含む全面に例えばＴｉ，Ｗ，ＴｉＷ等の
高融点金属層３１をスパッタ等により被着形成した後、
この高融点金属層３１上に重ねて所要の導電形例えばｎ
形の多結晶シリコン膜（以下ｎ＋ 多結晶シリコン膜と
称する）３２をＣＶＤ法により被着形成する。
【００１１】次に、このｎ＋ 多結晶シリコン膜３２及
びその下層の高融点金属層３１を選択的にエッチングし
て、ｎ形のソース領域６及びドレイン領域７に夫々オー
ミック接続する高融点金属層３１とｎ＋ 多結晶シリコ
ン膜３２からなる配線３３及び３４を形成する。また、
ｐ形のソース領域１６及びドレイン領域１７に夫々オー
ミック接続する高融点金属層３１とｎ＋ 多結晶シリコ
ン膜３２による配線３５及び３６を形成する。特にｐ形
のソース領域６及びドレイン領域７では、ｐ＋ 形拡散
層５−高融点金属層３１−ｎ＋ 多結晶シリコン膜３２
のサンドイッチ構造となり、高融点金属層３１を挟んで
ｐ形ソース領域６及びｐ形ドレイン領域７とｎ＋ 多結
晶シリコン膜３２がオーミック接続される。斯くして、
図１に示すように、第１の素子形成領域Ａにｐチャンネ
ルＭＯＳトランジスタ３７が形成され、第２の素子形成
領域ＢにｎチャンネルＭＯＳトランジスタ３８が形成さ
れたＣ−ＭＯＳ集積回路を得る。
びその下層の高融点金属層３１を選択的にエッチングし
て、ｎ形のソース領域６及びドレイン領域７に夫々オー
ミック接続する高融点金属層３１とｎ＋ 多結晶シリコ
ン膜３２からなる配線３３及び３４を形成する。また、
ｐ形のソース領域１６及びドレイン領域１７に夫々オー
ミック接続する高融点金属層３１とｎ＋ 多結晶シリコ
ン膜３２による配線３５及び３６を形成する。特にｐ形
のソース領域６及びドレイン領域７では、ｐ＋ 形拡散
層５−高融点金属層３１−ｎ＋ 多結晶シリコン膜３２
のサンドイッチ構造となり、高融点金属層３１を挟んで
ｐ形ソース領域６及びｐ形ドレイン領域７とｎ＋ 多結
晶シリコン膜３２がオーミック接続される。斯くして、
図１に示すように、第１の素子形成領域Ａにｐチャンネ
ルＭＯＳトランジスタ３７が形成され、第２の素子形成
領域ＢにｎチャンネルＭＯＳトランジスタ３８が形成さ
れたＣ−ＭＯＳ集積回路を得る。
【００１２】なお、パターニングして配線３３，３４，
３５及び３６を形成した後、高温熱処理することにより
、配線３３，３４，３５及び３６はポリサイド化され、
所謂多結晶シリコン膜による配線抵抗を低抵抗化するこ
とができ、また、拡散層５，１５側ではシリサイド化す
るので、拡散層５，１５との間のコンタクト抵抗を低減
化できる。
３５及び３６を形成した後、高温熱処理することにより
、配線３３，３４，３５及び３６はポリサイド化され、
所謂多結晶シリコン膜による配線抵抗を低抵抗化するこ
とができ、また、拡散層５，１５側ではシリサイド化す
るので、拡散層５，１５との間のコンタクト抵抗を低減
化できる。
【００１３】ここで、異種導電形半導体間に高融点金属
層を介在させることによって両半導体間でオーミック接
続される理由を図３〜図５のエネルギバンド図を参照し
て説明する。図３ではＴｉ，Ｗ，ＴｉＷ等の高融点金属
層の代りに仕事関数差が既知であるＡｌを用いて順方向
、逆方向の電流の流れ方を説明する。
層を介在させることによって両半導体間でオーミック接
続される理由を図３〜図５のエネルギバンド図を参照し
て説明する。図３ではＴｉ，Ｗ，ＴｉＷ等の高融点金属
層の代りに仕事関数差が既知であるＡｌを用いて順方向
、逆方向の電流の流れ方を説明する。
【００１４】図３にｐ形多結晶シリコン（ｐ形不純物濃
度、１０１８ｃｍ−２）とｎ形多結晶シリコン（ｎ形不
純物濃度、１０１８ｃｍ−２）を、その間にＡｌ層を介
在させて接続した場合のエネルギーバンド図である。両
多結晶シリコン間にｐ形多結晶シリコンをプラス電位と
するように順バイアス電圧を印加すると、エネルギーバ
ンドが図４に示すように変化し、順方向電流が流れ、両
多結晶シリコン間がオーミック接続していることになる
。次に、両多結晶シリコン間に、ｐ形多結晶シリコンを
マイナス電位とする逆バイアス電圧を印加すると、エネ
ルギーバンドが図５に示すように変化する。このとき、
ｐ形多結晶シリコンとＡｌ間、ｎ形多結晶シリコンとＡ
ｌ間に生じる電位障壁ａ，ｂをトンネリングにより電流
が流れ、両多結晶シリコン間がオーミック接続している
ことになる。Ａｌに代え高融点金属の場合も同様の現象
でオーミック接続となる。
度、１０１８ｃｍ−２）とｎ形多結晶シリコン（ｎ形不
純物濃度、１０１８ｃｍ−２）を、その間にＡｌ層を介
在させて接続した場合のエネルギーバンド図である。両
多結晶シリコン間にｐ形多結晶シリコンをプラス電位と
するように順バイアス電圧を印加すると、エネルギーバ
ンドが図４に示すように変化し、順方向電流が流れ、両
多結晶シリコン間がオーミック接続していることになる
。次に、両多結晶シリコン間に、ｐ形多結晶シリコンを
マイナス電位とする逆バイアス電圧を印加すると、エネ
ルギーバンドが図５に示すように変化する。このとき、
ｐ形多結晶シリコンとＡｌ間、ｎ形多結晶シリコンとＡ
ｌ間に生じる電位障壁ａ，ｂをトンネリングにより電流
が流れ、両多結晶シリコン間がオーミック接続している
ことになる。Ａｌに代え高融点金属の場合も同様の現象
でオーミック接続となる。
【００１５】上述のように、特にｐ形のソース領域６及
びドレイン領域７と配線３３，３４を構成するｎ＋ 多
結晶シリコン膜３２との間でオーミック接続ができるの
で、ｐチャンネルＭＯＳトランジスタ３７とｎチャンネ
ルＭＯＳトランジスタ３８の多結晶シリコン配線３３，
３４及び３５，３６に別々に異なる導電形の不純物をイ
オン注入する必要がなく、同一導電形例えばｎ形不純物
をイオン注入するのみでよい。従ってイオン注入工程の
作業性が向上し、スループットが著しく向上する。また
配線３３，３４，３５及び３６をパターニングしたのち
、高温熱処理することにより、配線３３〜３６がポリサ
イド化し、多結晶シリコン配線の低抵抗化に有利になる
。同時にコンタクト抵抗の低減化にも有利になる。
びドレイン領域７と配線３３，３４を構成するｎ＋ 多
結晶シリコン膜３２との間でオーミック接続ができるの
で、ｐチャンネルＭＯＳトランジスタ３７とｎチャンネ
ルＭＯＳトランジスタ３８の多結晶シリコン配線３３，
３４及び３５，３６に別々に異なる導電形の不純物をイ
オン注入する必要がなく、同一導電形例えばｎ形不純物
をイオン注入するのみでよい。従ってイオン注入工程の
作業性が向上し、スループットが著しく向上する。また
配線３３，３４，３５及び３６をパターニングしたのち
、高温熱処理することにより、配線３３〜３６がポリサ
イド化し、多結晶シリコン配線の低抵抗化に有利になる
。同時にコンタクト抵抗の低減化にも有利になる。
【００１６】図２は、ｐ＋ 多結晶シリコン配線とｎ＋
多結晶シリコン配線間のオーミック接続に適用した実
施例を示す。同図において４１はｎ形領域、４２はｐ形
拡散領域、３はＬＯＣＯＳによるフィールド絶縁層、２
３は層間絶縁層を示す、このｐ形拡散領域４２にオーミ
ック接続するｐ＋ 多結晶シリコン配線４３が形成され
る。本例においても、ｐ＋多結晶シリコン配線４３上に
図１と同様のＴｉ，ＴｉＷ，Ｗ等による高融点金属層３
１を介してｎ＋ 多結晶シリコン配線４４を被着形成し
てｐ＋ 多結晶シリコン配線４３とｎ＋ 多結晶シリコ
ン配線４４間をオーミック接続する。４５は層間絶縁層
である。この場合もｎ＋多結晶シリコン配線４４を形成
した後、高温熱処理してポリサイド化するを可とする。 このように異種導電形半導体配線間のオーミック接続が
可能となるので、半導体集積回路における半導体配線間
の接続の自由度が向上する。
多結晶シリコン配線間のオーミック接続に適用した実
施例を示す。同図において４１はｎ形領域、４２はｐ形
拡散領域、３はＬＯＣＯＳによるフィールド絶縁層、２
３は層間絶縁層を示す、このｐ形拡散領域４２にオーミ
ック接続するｐ＋ 多結晶シリコン配線４３が形成され
る。本例においても、ｐ＋多結晶シリコン配線４３上に
図１と同様のＴｉ，ＴｉＷ，Ｗ等による高融点金属層３
１を介してｎ＋ 多結晶シリコン配線４４を被着形成し
てｐ＋ 多結晶シリコン配線４３とｎ＋ 多結晶シリコ
ン配線４４間をオーミック接続する。４５は層間絶縁層
である。この場合もｎ＋多結晶シリコン配線４４を形成
した後、高温熱処理してポリサイド化するを可とする。 このように異種導電形半導体配線間のオーミック接続が
可能となるので、半導体集積回路における半導体配線間
の接続の自由度が向上する。
【００１７】
【発明の効果】本発明によれば、高融点金属層を介して
異種導電形半導体間を接続することにより、異種導電形
半導体間でのオーミック接続が可能となる。従って、例
えばＣ−ＭＯＳ集積回路での各導電形の異なる拡散層に
夫々対応する導電形の多結晶半導体配線を形成する必要
がなくなり、両配線共に、同一導電形の多結晶半導体配
線を用いることが可能となる。従って多結晶半導体配線
に対する不純物のイオン注入工程の作業性が向上し、ス
ループットを著しく向上することができる。
異種導電形半導体間を接続することにより、異種導電形
半導体間でのオーミック接続が可能となる。従って、例
えばＣ−ＭＯＳ集積回路での各導電形の異なる拡散層に
夫々対応する導電形の多結晶半導体配線を形成する必要
がなくなり、両配線共に、同一導電形の多結晶半導体配
線を用いることが可能となる。従って多結晶半導体配線
に対する不純物のイオン注入工程の作業性が向上し、ス
ループットを著しく向上することができる。
【００１８】また、異種導電形の配線間においても、オ
ーミック接続が可能となるので半導体配線間の接続の自
由度が向上する。さらに、高温熱処理を施すことにより
シリサイド化、ポリサイド化するので、半導体配線及び
コンタクト抵抗の低減化にも有利になる。
ーミック接続が可能となるので半導体配線間の接続の自
由度が向上する。さらに、高温熱処理を施すことにより
シリサイド化、ポリサイド化するので、半導体配線及び
コンタクト抵抗の低減化にも有利になる。
【図１】本発明による半導体装置の一例を示す断面図で
ある。
ある。
【図２】本発明による半導体装置の他の例を示す断面図
である。
である。
【図３】本発明の説明に供するポテンシャル図である。
【図４】本発明の説明に供するポテンシャル図である。
【図５】本発明の説明に供するポテンシャル図である。
【図６】従来の半導体装置の例を示す断面図である。
【符号の説明】
１ ｐ形半導体基板
２ ｎ形ウエル領域
３ フィールド絶縁層
６ ｐ形ソース領域
７ ｐ形ドレイン領域
８ ゲート絶縁層
９，１９ ゲート電極
１６ ｎ形ソース領域
１７ ｎドレイン領域
３１ 高融点金属層
３２ ｎ＋ 多結晶シリコン膜
３３，３４，３５，３６ 配線
４２ ｐ形拡散層
４３ ｐ＋ 多結晶シリコン配線
４４ ｎ＋ 多結晶シリコン配線
Claims (1)
- 【請求項１】 第１導電形半導体と第２導電形半導体
との間に高融点金属層が形成され、該高融点金属層を介
して前記第１導電形半導体と前記第２導電形半導体間が
オーミック接続されて成る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123866A JPH04350963A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123866A JPH04350963A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350963A true JPH04350963A (ja) | 1992-12-04 |
Family
ID=14871324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3123866A Pending JPH04350963A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04350963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429520B1 (en) * | 1998-06-08 | 2002-08-06 | Siemens Aktiengesellschaft | Semiconductor component with silicon wiring and method of fabricating the component |
| US9267038B2 (en) | 2014-01-07 | 2016-02-23 | Honeywell International Inc. | Asphalt binder compositions and methods to make and use same |
-
1991
- 1991-05-28 JP JP3123866A patent/JPH04350963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429520B1 (en) * | 1998-06-08 | 2002-08-06 | Siemens Aktiengesellschaft | Semiconductor component with silicon wiring and method of fabricating the component |
| US9267038B2 (en) | 2014-01-07 | 2016-02-23 | Honeywell International Inc. | Asphalt binder compositions and methods to make and use same |
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