JPH07169958A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07169958A JPH07169958A JP31700993A JP31700993A JPH07169958A JP H07169958 A JPH07169958 A JP H07169958A JP 31700993 A JP31700993 A JP 31700993A JP 31700993 A JP31700993 A JP 31700993A JP H07169958 A JPH07169958 A JP H07169958A
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- Japan
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- germanium
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- layer
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- semiconductor device
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Abstract
(57)【要約】
【目的】低拡散層抵抗、低コンタクト抵抗のソースおよ
びドレイン領域の浅い接合を、制御性良く形成する。 【構成】ゲート電極３をはさんだｐ型シリコン基板１の
表面上にゲルマニウム層またはシリコンゲルマニウム層
を選択化学気相成長法によって形成し、その後でｎ型不
純物をイオン注入することによって、ソースおよびドレ
イン領域１０を形成する。
びドレイン領域の浅い接合を、制御性良く形成する。 【構成】ゲート電極３をはさんだｐ型シリコン基板１の
表面上にゲルマニウム層またはシリコンゲルマニウム層
を選択化学気相成長法によって形成し、その後でｎ型不
純物をイオン注入することによって、ソースおよびドレ
イン領域１０を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関わり、特に絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳＦＥＴと称す）およびその製造方法に関
する。
造方法に関わり、特に絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳＦＥＴと称す）およびその製造方法に関
する。
【０００２】
【従来の技術】ＭＯＳＦＥＴのソース、ドレインにゲル
マニウムを用いると、ゲルマニウムの抵抗率がシリコン
の約１／２であるから安定した低抵抗のソース、ドレイ
ンが得られる。また、ゲルマニウムのバンドギャップが
シリコンより小さいためショットキーバリヤも小さく、
したがってソース、ドレインのコンタクトが低抵抗とな
る。
マニウムを用いると、ゲルマニウムの抵抗率がシリコン
の約１／２であるから安定した低抵抗のソース、ドレイ
ンが得られる。また、ゲルマニウムのバンドギャップが
シリコンより小さいためショットキーバリヤも小さく、
したがってソース、ドレインのコンタクトが低抵抗とな
る。
【０００３】ＭＯＳＦＥＴのソース、ドレインにゲルマ
ニウムを用いた特開昭６３−１３３７９号公報に開示さ
れている従来技術を説明する。
ニウムを用いた特開昭６３−１３３７９号公報に開示さ
れている従来技術を説明する。
【０００４】この従来技術は図５（ａ）−図５（ｃ）の
工程を経て図５（ｄ）のＭＯＳＦＥＴとなる。
工程を経て図５（ｄ）のＭＯＳＦＥＴとなる。
【０００５】まず図５（ａ）に示すように、ｐ型シリコ
ン基板１の平坦な表面２１上にゲート酸化膜２を介して
多結晶シリコンのゲート電極３を形成し、ゲート電極３
の上部にはシリコン酸化膜４を、ゲート電極３の側面に
はシリコン酸化膜の側壁５を形成する。次に図５（ｂ）
に示すように、ソースおよびドレイン形成領域のシリコ
ン基板をエッチングして凹部２２を形成後、図５（ｃ）
に示すように、ｎ型ゲルマニウム層１６を選択化学気相
成長法により成長させ、この層１６によりソースおよび
ドレイン１６を形成する。更に図５（ｄ）に示すよう
に、表面を層間絶縁膜１１で被い、コンタクト孔１２を
開孔した後、アルミニウム配線１３をｎ型ゲルマニウム
層から成るソースおよびドレイン１６に接続してＭＯＳ
ＦＥＴが完成する。ここでソース・ドレインをシリコン
ではなくゲルマニウムによって形成したのは、上記した
ように抵抗率の差を利用して拡散層抵抗を下げ、バンド
ギャップの差を利用してコンタクト抵抗を下げるためで
ある。
ン基板１の平坦な表面２１上にゲート酸化膜２を介して
多結晶シリコンのゲート電極３を形成し、ゲート電極３
の上部にはシリコン酸化膜４を、ゲート電極３の側面に
はシリコン酸化膜の側壁５を形成する。次に図５（ｂ）
に示すように、ソースおよびドレイン形成領域のシリコ
ン基板をエッチングして凹部２２を形成後、図５（ｃ）
に示すように、ｎ型ゲルマニウム層１６を選択化学気相
成長法により成長させ、この層１６によりソースおよび
ドレイン１６を形成する。更に図５（ｄ）に示すよう
に、表面を層間絶縁膜１１で被い、コンタクト孔１２を
開孔した後、アルミニウム配線１３をｎ型ゲルマニウム
層から成るソースおよびドレイン１６に接続してＭＯＳ
ＦＥＴが完成する。ここでソース・ドレインをシリコン
ではなくゲルマニウムによって形成したのは、上記した
ように抵抗率の差を利用して拡散層抵抗を下げ、バンド
ギャップの差を利用してコンタクト抵抗を下げるためで
ある。
【０００６】
【発明が解決しようとする課題】この従来のＭＯＳＦＥ
Ｔでは、ソースおよびドレイン領域を形成するためにシ
リコン基板をエッチングした後、ゲルマニウム層を成長
させるため、エッチング終了点の制御が困難であり、ソ
ースおよびドレイン領域の接合の深さがばらつき易いと
いう問題がある。またｎチャネルＭＯＳＦＥＴにおいて
はｎ型ゲルマニウム層を選択化学気相成長法により成長
させてソースおよびドレイン領域を形成しなげればなら
ないため、同一チップ上にｎチャネルＭＯＳＦＥＴとｐ
チャネルＭＯＳＦＥＴが混在するＣＭＯＳの製造方法と
しては適さないという問題がある。
Ｔでは、ソースおよびドレイン領域を形成するためにシ
リコン基板をエッチングした後、ゲルマニウム層を成長
させるため、エッチング終了点の制御が困難であり、ソ
ースおよびドレイン領域の接合の深さがばらつき易いと
いう問題がある。またｎチャネルＭＯＳＦＥＴにおいて
はｎ型ゲルマニウム層を選択化学気相成長法により成長
させてソースおよびドレイン領域を形成しなげればなら
ないため、同一チップ上にｎチャネルＭＯＳＦＥＴとｐ
チャネルＭＯＳＦＥＴが混在するＣＭＯＳの製造方法と
しては適さないという問題がある。
【０００７】
【課題を解決するための手段】本発明の特徴は、第１の
表面領域ならびに該第１の表面領域を間にはさんで位置
しかつ該第１の表面領域と平坦な第２および第３の表面
領域を有するシリコン基板と、第一導電型の前記第１の
表面領域上にゲート絶縁膜を介して形成され側面に絶縁
膜を有するゲート電極と、前記第２および第３の表面領
域上にそれぞれ形成されたゲルマニウムまたはゲルマニ
ウムとシリコンの液晶から成る半導体層の第二導電型の
ソースおよびドレイン領域とを備える半導体装置にあ
る。この半導体層の上面にはアルミニウム配線等の金属
配線が接続される。ここで、前記半導体層が組成比の異
なるゲルマニウムまたはゲルマニウムとシリコンの混晶
の積層から成り、下層よりも上層の方がゲルマニウムの
組成比を高くすることができる。あるいは、前記半導体
層が組成比が変化するゲルマニウムとシリコンの混晶か
ら成り、下部よりも上部の方がゲルマニウムの組成比を
高くすることができる。また、前記半導体層下の前記シ
リコン基板の前記第２および第３の表面領域にそれぞれ
第二導電型のシリコン層が形成され、前記ソースおよび
ドレイン領域のそれぞれは該シリコン層と前記半導体層
により構成されることができる。
表面領域ならびに該第１の表面領域を間にはさんで位置
しかつ該第１の表面領域と平坦な第２および第３の表面
領域を有するシリコン基板と、第一導電型の前記第１の
表面領域上にゲート絶縁膜を介して形成され側面に絶縁
膜を有するゲート電極と、前記第２および第３の表面領
域上にそれぞれ形成されたゲルマニウムまたはゲルマニ
ウムとシリコンの液晶から成る半導体層の第二導電型の
ソースおよびドレイン領域とを備える半導体装置にあ
る。この半導体層の上面にはアルミニウム配線等の金属
配線が接続される。ここで、前記半導体層が組成比の異
なるゲルマニウムまたはゲルマニウムとシリコンの混晶
の積層から成り、下層よりも上層の方がゲルマニウムの
組成比を高くすることができる。あるいは、前記半導体
層が組成比が変化するゲルマニウムとシリコンの混晶か
ら成り、下部よりも上部の方がゲルマニウムの組成比を
高くすることができる。また、前記半導体層下の前記シ
リコン基板の前記第２および第３の表面領域にそれぞれ
第二導電型のシリコン層が形成され、前記ソースおよび
ドレイン領域のそれぞれは該シリコン層と前記半導体層
により構成されることができる。
【０００８】本発明の他の特徴は、前記第２および第３
の表面領域上に前記半導体層を選択化学気相成長法によ
り形成し、しかる後、第二導電型の不純物をイオン注入
することにより第二導電型の前記ソースおよびドレイン
領域を形成することで上記半導体装置を得る半導体装置
の製造方法にある。
の表面領域上に前記半導体層を選択化学気相成長法によ
り形成し、しかる後、第二導電型の不純物をイオン注入
することにより第二導電型の前記ソースおよびドレイン
領域を形成することで上記半導体装置を得る半導体装置
の製造方法にある。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例のＭＯＳＦＥ
Ｔを示す平面図（ａ）および（ａ）のＢ−Ｂ′部の断面
図（ｂ）である。なお平面図（ａ）において層間絶縁膜
は図示を省略してある。
Ｔを示す平面図（ａ）および（ａ）のＢ−Ｂ′部の断面
図（ｂ）である。なお平面図（ａ）において層間絶縁膜
は図示を省略してある。
【００１１】ｐ型シリコン基板１の平坦な主表面２１に
第１の表面領域３１とこの第１の表面領域３１を間には
さんで位置しかつ第１の表面領域３１と平坦な第２およ
び第３の表面領域３２，３３を有している。ｐ型の第１
の表面領域３１上にゲート酸化膜２を介してゲート電極
３が形成され、ゲート電極３の上面をシリコン酸化膜４
が被覆し側壁をシリコン酸化膜５が被覆している。第２
および第３の表面領域３２，３３上にそれぞれｎ型ゲル
マニム層７，７が生成されその下の第２および第３の表
面領域に形成されたシリコン層６，６とともにソースお
よびドレイン領域１０，１０を構成している。そして層
間絶縁膜１１に形成されたコンタクト孔１２を通してア
ルミニウム配線１３，１３がソース電極配線およびドレ
イン電極配線としてｎ型ゲルマニウム層７，７に接続さ
れている。
第１の表面領域３１とこの第１の表面領域３１を間には
さんで位置しかつ第１の表面領域３１と平坦な第２およ
び第３の表面領域３２，３３を有している。ｐ型の第１
の表面領域３１上にゲート酸化膜２を介してゲート電極
３が形成され、ゲート電極３の上面をシリコン酸化膜４
が被覆し側壁をシリコン酸化膜５が被覆している。第２
および第３の表面領域３２，３３上にそれぞれｎ型ゲル
マニム層７，７が生成されその下の第２および第３の表
面領域に形成されたシリコン層６，６とともにソースお
よびドレイン領域１０，１０を構成している。そして層
間絶縁膜１１に形成されたコンタクト孔１２を通してア
ルミニウム配線１３，１３がソース電極配線およびドレ
イン電極配線としてｎ型ゲルマニウム層７，７に接続さ
れている。
【００１２】次に図２を参照して第１の実施例の製造方
法を説明する。
法を説明する。
【００１３】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１の平坦な表面２１の第１の表面領域３１に厚
さ５〜１０ｎｍのゲート酸化膜２を介して厚さ２００ｎ
ｍの多結晶シリコンのゲート電極３を形成し、ゲート電
極３の上部には厚さ５０ｎｍのシリコン酸化膜４を、ゲ
ート電極３の側面には幅５０〜１００ｎｍのシリコン酸
化膜の側壁５を形成する。
コン基板１の平坦な表面２１の第１の表面領域３１に厚
さ５〜１０ｎｍのゲート酸化膜２を介して厚さ２００ｎ
ｍの多結晶シリコンのゲート電極３を形成し、ゲート電
極３の上部には厚さ５０ｎｍのシリコン酸化膜４を、ゲ
ート電極３の側面には幅５０〜１００ｎｍのシリコン酸
化膜の側壁５を形成する。
【００１４】次に図２（ｂ）に示すように、ソースおよ
びドレイン形成領域となるシリコン基板の第２および第
３の表面領域３２，３３上に厚さ５０〜１００ｎｍのノ
ンドープのゲルマニウム層１４を選択化学気相成長法に
より成長させる。
びドレイン形成領域となるシリコン基板の第２および第
３の表面領域３２，３３上に厚さ５０〜１００ｎｍのノ
ンドープのゲルマニウム層１４を選択化学気相成長法に
より成長させる。
【００１５】次に図２（ｃ）に示すように、ｎ型不純物
をイオン注入してｎ型シリコン層６，６とｎ型ゲルマニ
ウム層７，７から成るソースおよびドレイン１０を形成
する。
をイオン注入してｎ型シリコン層６，６とｎ型ゲルマニ
ウム層７，７から成るソースおよびドレイン１０を形成
する。
【００１６】次に図２（ｄ）に示すように、表面を層間
絶縁膜１１で被い、コンタクト孔１２を開孔した後、ア
ルミニウム配線１３，１３をソースおよびドレイン１
０，１０のｎ型ゲルマニウム層７，７の上面に接続し、
図１に示す構造のＭＯＳＦＥＴが完成する。なお拡散層
抵抗及びコンタクト抵抗はやや高くなるが、ゲルマニウ
ム層７の代りにシリコンゲルマニウム層を成長させても
差し支えない。
絶縁膜１１で被い、コンタクト孔１２を開孔した後、ア
ルミニウム配線１３，１３をソースおよびドレイン１
０，１０のｎ型ゲルマニウム層７，７の上面に接続し、
図１に示す構造のＭＯＳＦＥＴが完成する。なお拡散層
抵抗及びコンタクト抵抗はやや高くなるが、ゲルマニウ
ム層７の代りにシリコンゲルマニウム層を成長させても
差し支えない。
【００１７】図３は本発明の第２の実施例のＭＯＳＦＥ
Ｔを示す断面図であり、第１の実施例との相違点はソー
スおよびドレイン領域１０，１０がｎ型シリコン層６，
６とｎ型シリコンゲルマニウムの混晶の層８，８および
その上に積層されたｎ型ゲルマニウム層７，７から構成
されていることである。
Ｔを示す断面図であり、第１の実施例との相違点はソー
スおよびドレイン領域１０，１０がｎ型シリコン層６，
６とｎ型シリコンゲルマニウムの混晶の層８，８および
その上に積層されたｎ型ゲルマニウム層７，７から構成
されていることである。
【００１８】また、図４は本発明の第３の実施例を示す
ＭＯＳＦＥＴの断面図であり、ソースおよびドレイン領
域１０，１０はｎ型シリコン層６，６と下部よりも上部
の方がゲルマニウムの組成比が高いｎ型シリコンゲルマ
ニウムの混晶の層９，９から構成されている。
ＭＯＳＦＥＴの断面図であり、ソースおよびドレイン領
域１０，１０はｎ型シリコン層６，６と下部よりも上部
の方がゲルマニウムの組成比が高いｎ型シリコンゲルマ
ニウムの混晶の層９，９から構成されている。
【００１９】拡散層抵抗及びコンタクト抵抗を下げるた
めにはソースおよびドレイン領域はゲルマニウムで形成
されることが望ましいが、一方でシリコン基板の表面に
ゲルマニウム層を直接成長させた場合、シリコンとゲル
マニウムの格子定数の相違から結晶欠陥が発生しＭＯＳ
ＦＥＴの特性を悪化させる可能性がある。この問題を避
けるために、第２、第３の実施例ではシリコン基板の表
面にシリコンとゲルマニウムの中間の格子定数を有する
シリコンゲルマニウム層をバッファ層として形成し、結
晶欠陥の発生を防止しているのである。
めにはソースおよびドレイン領域はゲルマニウムで形成
されることが望ましいが、一方でシリコン基板の表面に
ゲルマニウム層を直接成長させた場合、シリコンとゲル
マニウムの格子定数の相違から結晶欠陥が発生しＭＯＳ
ＦＥＴの特性を悪化させる可能性がある。この問題を避
けるために、第２、第３の実施例ではシリコン基板の表
面にシリコンとゲルマニウムの中間の格子定数を有する
シリコンゲルマニウム層をバッファ層として形成し、結
晶欠陥の発生を防止しているのである。
【００２０】
【発明の効果】本発明のＭＯＳＦＥＴは、ゲート電極を
はさんで第一導電型のシリコン基板表面上に所定の厚さ
を持って形成されたゲルマニウムまたはゲルマニウムと
シリコンの混晶から構成されている半導体層を含む第二
導電型のソースおよびドレイン領域を備えている。
はさんで第一導電型のシリコン基板表面上に所定の厚さ
を持って形成されたゲルマニウムまたはゲルマニウムと
シリコンの混晶から構成されている半導体層を含む第二
導電型のソースおよびドレイン領域を備えている。
【００２１】また上記半導体層は選択化学気相成長法に
よって形成され、その後で第二導電型の不純物をイオン
注入することによって、上記ソースおよびドレイン領域
が形成されている。したがって従来例に比較して浅い接
合を制御性良く形成することができ、しかもＣＭＯＳの
製造方法としても適したものとなっている。
よって形成され、その後で第二導電型の不純物をイオン
注入することによって、上記ソースおよびドレイン領域
が形成されている。したがって従来例に比較して浅い接
合を制御性良く形成することができ、しかもＣＭＯＳの
製造方法としても適したものとなっている。
【図１】本発明の第１の実施例におけるＭＯＳＦＥＴを
示す平面図（ａ）および（ａ）のＢ−Ｂ′部の断面図
（ｂ）である。
示す平面図（ａ）および（ａ）のＢ−Ｂ′部の断面図
（ｂ）である。
【図２】本発明の第１の実施例におけるＭＯＳＦＥＴの
製造方法を工程順に示した断面図である。
製造方法を工程順に示した断面図である。
【図３】本発明の第２の実施例におけるＭＯＳＦＥＴを
示す断面図である。
示す断面図である。
【図４】本発明の第３の実施例におけるＭＯＳＦＥＴを
示す断面図である。
示す断面図である。
【図５】従来技術のＭＯＳＦＥＴおよびその製造方法を
示す断面図である。
示す断面図である。
１ ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ シリコン酸化膜 ５ シリコン酸化膜の側壁 ６ ｎ型シリコン層 ７ ｎ型ゲルマニウム層 ８ ｎ型シリコンゲルマニウム層 ９ ｎ型シリコンゲルマニウム層 １０ ソースおよびドレイン領域 １１ 層間絶縁膜 １２ コンタクト孔 １３ アルミニウム配線 １４ ノンドープゲルマニウム層 １５ ｎ型ゲルマニウム層のソースおよびドレイン領
域 ２１ 平坦な表面 ２２ 凹部 ３１ 第１の表面領域 ３２ 第２の表面領域 ３３ 第３の表面領域
域 ２１ 平坦な表面 ２２ 凹部 ３１ 第１の表面領域 ３２ 第２の表面領域 ３３ 第３の表面領域
Claims (6)
- 【請求項１】 第１の表面領域ならびに該第１の表面領
域を間にはさんで位置しかつ該第１の表面領域と平坦な
第２および第３の表面領域を有するシリコン基板と、第
一導電型の前記第１の表面領域上にゲート絶縁膜を介し
て形成され側面に絶縁膜を有するゲート電極と、前記第
２および第３の表面領域上にそれぞれ形成されたゲルマ
ニウムまたはゲルマニウムとシリコンの混晶から成る半
導体層の第二導電型のソースおよびドレイン領域とを備
えることを特徴とする半導体装置。 - 【請求項２】 前記半導体層が組成比の異なるゲルマニ
ウムまたはゲルマニウムとシリコンの混晶の積層から成
り、下層よりも上層の方がゲルマニウムの組成比が高い
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記半導体層が組成比が変化するゲルマ
ニウムとシリコンの混晶から成り、下部よりも上部の方
がゲルマニウムの組成比が高いことを特徴とする請求項
１に記載の半導体装置。 - 【請求項４】 前記半導体層下の前記シリコン基板の前
記第２および第３の表面領域にそれぞれ第二導電型のシ
リコン層が形成され、前記ソースおよびドレイン領域の
それぞれは該シリコン層と前記半導体層により構成され
ていることを特徴とする請求項１請求項２もしくは請求
項３に記載の半導体装置。 - 【請求項５】 前記半導体層の上面に金属配線が接続さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項６】 前記第２および第３の表面領域上に前記
半導体層を選択化学気相成長法により形成し、しかる
後、第二導電型の不純物をイオン注入することにより第
二導電型の前記ソースおよびドレイン領域を形成するこ
とを特徴とする請求項１乃至請求項５にいずれかに記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31700993A JPH07169958A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31700993A JPH07169958A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169958A true JPH07169958A (ja) | 1995-07-04 |
Family
ID=18083399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31700993A Pending JPH07169958A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169958A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214481A (ja) * | 2006-02-13 | 2007-08-23 | Toshiba Corp | 半導体装置 |
| JP2010519734A (ja) * | 2007-02-16 | 2010-06-03 | フリースケール セミコンダクター インコーポレイテッド | マルチレイヤ・ソース／ドレイン・ストレッサー |
| JP2014501452A (ja) * | 2010-12-21 | 2014-01-20 | インテル・コーポレーション | トレンチを介した選択的ゲルマニウムｐコンタクトメタライゼーション |
| US10700178B2 (en) | 2010-12-21 | 2020-06-30 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183160A (ja) * | 1991-12-26 | 1993-07-23 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-12-16 JP JP31700993A patent/JPH07169958A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183160A (ja) * | 1991-12-26 | 1993-07-23 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007214481A (ja) * | 2006-02-13 | 2007-08-23 | Toshiba Corp | 半導体装置 |
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| JP2014507792A (ja) * | 2010-12-21 | 2014-03-27 | インテル コーポレイション | ゲルマニウム・オーバーレイヤ・プリコンタクト・メタライゼーションを利用したコンタクト抵抗低減 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970304 |