KR100237279B1 - Misfet, 상보형misfet 및 그 제조방법 - Google Patents
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Abstract
본 발명의 목적은 접합 깊이가 얕으며 낮은 기생 저항 및 기생 용량을 갖는 트랜지스터의 소스 및 드레인 확산층을 형성하는데 있다.
트랜지스터는 반도체 기판의 주 평면 상에 형성된 게이트 절연체와, 게이트 절연체 상에 형성된 게이트 전극과, 반도체 기판의 주 평면 상에 게이트 전극을 가로질러 형성된 한 전도형의 소스 및 드레인 확산층을 포함한다. 소스 및 드레인 확산층이 형성되어지는 반도체 기판의 주 평면 상에 반도체 기판과 동일한 전도형의 불순물이 도핑된 반도체 박막층이 침착된다. 게이트 전극의 측벽에 대향하는 반도체 박막의 단부에 패시트 면이 형성된다. 패시트 면은 게이트 전극의 측벽면과 반도체 기판의 주 평면 사이에서 경사각을 갖고 있다.
Description
제1(a)도 내지 제1(c)도는 MISFET를 제조하는 종래 방법의 순차 단계들을 나타내는 단면도.
제2(a)도 및 제2(b)도는 MISFET를 제조하는 다른 종래 방법의 순차 단계들을 나타내는 단면도.
제3(a)도 및 제3(b)도는 MISFET를 제조하는 또 다른 종래 방법의 순차 단계들을 나타내는 단면도.
제4(a)도 내지 제4(c)도는 본 발명의 제1실시예의 순차 단계들을 나타내는 단면도.
제5도는 본 발명의 효과를 나타내는 확산층의 불순물 프로파일 다이어그램.
제6(a)도 내지 제6(c)도 및 제7(a)도 및 제7(b)도는 본 발명의 제2실시예의 순차 단계들을 나타내는 단면도.
제8(a)도 내지 제8(c)도 및 제9(a)도 및 제9(b)도는 본 발명의 제3실시예의 순차 단계들을 나타내는 단면도.
제10(a)도 내지 10(d)도는 본 발명의 제4실시예의 순차 단계들을 나타내는 단면도.
제11(a)도 내지 제11(c)도는 본 발명의 제5실시예의 순차 단계들을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 분리층
3 : 게이트 절연체 4 : 게이트 전극
5 : 캡 절연체 6 : 측벽 절연체
7 : 소스 및 드레인 영역 8 : 패시트(facet)
[발명의 배경]
[발명의 분야]
본 발명은 반도체 소자(semiconductor device)에 관한 것으로, 보다 상세하게는 MISFET를 제조하는 구조 및 방법에 관한 것이다.
[관련 기술]
MISFET와 그 제조 방법의 경우, 쇼트 채널 효과(short channel effect)(게이트 길이가 짧아질 때 임계 전압 강하 또는 소자가 비전도 상태로 되는 것을 방지시키는 현상)를 억제시키면서 MISFET의 게이트 길이를 단축시키기 위해서는 소스와 드레인 영역의 깊이를 게이트 길이에 사실상 비례하여 감소시켜야 할 필요가 있다.
통상적으로, MISFET의 소스 및 드레인 영역은 기판 내로 이온 주입에 의해 불순물을 주입시킨 후 불순물이 전기적으로 활성화될 수 있도록 (불순물이 기판 결정의 사이트 위치에 적합될 수 있도록) 기판을 가열시킴으로써 형성된다. 이 경우, 소스 및 드레인 영역의 확산층의 두께를 얕게 하기 위해서 이온 주입 영역이 감소되도록 이온 주입 에너지를 감소시키거나 어니일링(annealing) 시간을 감소시키거나, 또는 처리 온도를 낮게 하여, 불순물의 확산을 억제시키고 있다. 그러나, 상술된 이온 주입의 경우, 불순물 프로파일의 단부가 기판 원자와의 충돌 가능성이 낮은 특정의 결정 배향쪽으로 깊이 방향으로 늘어져 있는 채널링(channeling) 현상이 나타난다. 특히, 이러한 현상은 붕소 원자와 같이 소질량수를 갖는 원자에서 현저하게 나타난다. 더우기, 불순물이 전기적으로 활성인 경우에는 무제한적인 어니일링 시간의 감소와 무제한적인 처리 온도의 강하는 허용되지 않는다. 상술된 이유에 의해, 서브미크론 소자(submicron devices)에서 필요로 되는 접합 깊이를 얕게 실현함에 있어서 곤란함이 증가된다.
설사 MISFET에서 얕은 접합을 실현하였더라도, MISFET에는 기생 저항이라는 문제가 여전히 존재한다. 특히, MISFET의 축소가 진행됨에 따라, MISFET 소자의 채널부의 저항은 감소하게 된다.
한편, 소스 및 드레인 영역의 기생 저항은 이들 영역의 깊이가 감소되어지므로 반대로 증가하는 경향이 있다. 따라서, 진성 소자의 성능이 개선되었더라도, 소자 전체의 성능은 기생 저항에 의해 억제되어지므로 축소에 따른 장점에 비해 훨씬 더 많은 손상을 입게된다.
따라서, 축소형 MISFET를 실현하기 위해서는 소스 및 드레인 확산층을 낮은 깊이와 저 저항으로 형성할 필요가 있다. 이것에 대한 대응책으로서, 종래부터 소스 및 드레인 영역을 기판에 비해 상승시킨 소자 구조에 대해 연구해 왔다.
상기 구조를 형성하기 위한 방법이 IEDM 테크니컬 다이제스트, 1987, pp. 590-593에 기재 되어있다. 제1(a)도 내지 제1(c)도는 방금 기술한 논문에 기재된 축소형 p채널 MOSFET를 제조하는 방법에 대한 순차 단계를 도시하는 단면도이다. 상기 논문에서 기재된 종래 기술은 이하에서 제1종래 기술로서 참조하기로 한다.
제1(a)도를 살펴보면 실리콘 기판(21)의 표면상에 분리층(isolation, 22)이 먼저 형성된 후, 게이트 절연체(23) 및 게이트 전극(24)이 순차적으로 형성되어 있다. 또한 게이트 전극(24)상에는 캡 절연체(25)가 형성되어 있다. 그 후에, 저 농도 확산층(26)이 형성된다. 여기서, 저농도 확산층(26)의 형성은 붕소의 이온 주입에 의해 행해지며 불순물 농도는 약 1018원자/㎤로 조정된다.
다음에, 게이트 전극(24)의 측벽을 피복하기 위한 측벽 절연체(27)가 제1(b)도에서 도시된 바와 같이 형성된다.
측벽 절연체(27)의 막두께는 약 100nm이다. 그 후에, 상기 저 농도 확산층(26) 상에 상승된 소스 및 드레인(28)이 실리콘 단결정의 선택적 성장에 의해 형성된다. 이후에, 이와 같이 선택적으로 형성된 상승된 소스 및 드레인(28) 내에 붕소 불순물을 주입시킨 후, 활성화를 위한 어니일링을 행한다. 이 예에서, 이온 주입의 경우에는 주입된 붕소 영역의 단부가 반도체 기판의 내부에 도달할 수 있도록 붕소를 주입시키는 방법이나 또는 주입된 붕소 영역 거의 전부가 상승된 소스 및 드레인(28)에 포함되도록 붕소를 주입시킨 후 후속하는 어니일링에 의해 기판 내로 확산시키는 다른 방법을 이용할 수 있다. 그러나, 이러한 확산에 의해 불순물 프로파일은 그 초기 상태의 것과 비교하여 단부 쳐짐(trailed end)이 증가하게 되므로, 제조방법으로서는 전자의 방법이 적합하다.
제1(c)도에서 도시된 상승된 소스 및 드레인 확산층(28A)을 갖는 p-채널 MOSFET는 상술한 바와 같이 형성된다. 여기서, MOSFET의 소스 및 드레인 영역의 확산층은 저불순물 농도 영역 (통상 미약하게 도핑된 드레인 영역으로 칭함)과 고불순물 농도의 다른 영역을 갖는 구조 (이하 LDD구조라 칭함)를 갖는다.
상기 제1종래 기술과는 다른 소스 및 드레인 영역을 형성하는 방법은 IEDM 테크니컬, 다이제스트, 1992, pp.853-856에 기재되어 있다. 제2(a)도와 제2(b)도는 방금 기술한 논문에 기재된 축소형 n-채널 MOSFET를 제조하는 방법의 순차 단계를 도시하는 단면도이다. 방금 기술한 논문에 기재된 종래 기술을 이하에서 제2종래 기술이라 칭하기로 한다.
제2(a)도를 참조해보면, 실리콘 기판(31)의 표면상에 분리층(32)이 먼저 형성된 후, 게이트 절연체(33), 게이트 전극(34), 캡 절연체(35) 및 측벽 절연체(36)가 순차로 형성된다. 그후에, 상승된 소스 및 드레인(37)이 형성된다. 여기서, 상승된 소스 및 드레인(37)은 실리콘 단결정의 선택적 성장에 의해 형성된다. 또한 상승된 소스 및 드레인(37)이 측벽 절연체(36)와 접촉하는 위치에서 패시트(38)가 형성되며, 게이트 측벽 절연체와 하면(38')이 밀접해 있다.
다음에, 상승된 소스 및 드레인(37)내로 인 이온의 주입을 행한 후, 어니일링을 행한다. 제2(b)도에서 도시된 바와 같이 상승된 소스 및 드레인(37) 상에 소스 및 드레인 확산층(37A)이 이와 같이 형성되고, 실리콘 기판(31) 중의 일부에 소스 및 드레인 접합면(39)이 형성된다.
제2종래 기술을 제1종래 기술과 비교하여 그 차이점에 대해서 도전형을 제외하고 후술하고자 한다. 특히, 제1차이점은 소스 및 드레인의 확산층이 LDD 구조를 갖지 않는다는 점에 있다. 그러나, 대신에, 측벽 절연체(36)의 두께는 수십 nm로 축소되어 이온 주입에 의해 상승된 소스 및 드레인(37) 내로 주입된 인은 이온 주입과 열적 확산에 의해 게이트 전극(34) 아래의 위치에 도달하게 될 수 있다. 제2차이점으로는 패시트(38)(에픽택셜 성장 중에 나타내며 특정한 결정 배향으로 되어 있는 면)가 상승된 소스 및 드레인(37)이 측벽 절연체(36)와 접촉하는, 선택적 성장에 의해 형성된 상승된 소스 및 드레인(37)의 일부에 형성된다는 것이다. 패시트(38)가 형성됨으로써, 측벽 절연체가 박막으로 형성될 경우 게이트 전극(34)과, 소스 및 드레인 확산층(37A)간의 기생 용량의 증가가 억제되어진다.
한편, 깊이가 얕은 접합면을 얻기 위해 선택적으로 성장된 반도체를 사용한 MISFET와 그 제조 방법이 SSDM Extended Abstracts, 1994, pp. 999-1000에서 보고 되어 있다. 방금 기술한 논문에 기재된 종래 기술을 이하에서 제3종래 기술이라 칭하기로 한다. 제3(a)도에서 도시된 바와 같이, 실리콘 기판(41)의 표면상에 분리층(42)이 먼저 형성된 후, 폴리실리콘의 게이트 절연체(43)와 게이트 전극(44)이 순차로 형성된다. 그후에, 실리콘 기판(41)과 게이트 전극(44)의 표면상에 열적 산화에 의해 열적 산화물(45A도 및 45B)이 형성된다. 이 경우에는, 기판(41)과 게이트 전극(44) 간의 산화율이 다르기 때문에 게이트 전극(44) 상에는 두께가 더 두꺼운 열적 산화물(45A)이 형성된다. 그후에, 등방성 에칭에 의해 산화물막(45)이 에칭되어, 게이트 전극(44) 주변의 두터운 열적 산화물막(45A)은 남겨진 채 실리콘 기판(41)만이 노출된다. 실리콘 기판(41)의 노출된 표면상에만 붕소가 도핑된 P형 실리콘-게르마늄 혼합 결정의 단결정(46)이 선택적으로 성장된다. 상술된 단계에 의해, 제3(b)도에서 도시된 바와 같은 P형 MOSFET가 형성된다.
제1 및 제2종래 기술은 이온 주입 단계와 어니일링 단계 완료후 불순물의 농도를 깊이 a로 표현하고 상승된 소스 및 드레인의 두께를 b로 표현한 경우, a에서 b를 감해 반도체 기판의 표면으로부터의 접합 깊이를 감소시키고, 소스 및 드레인 영역의 두께를 상승된 소스 및 드레인으로 고정시켜 기생 저항을 감소시킨다는 기본 이념을 갖고 있다. 그러나, 접합 깊이가 감산에 의해 정해지는 현행 방법에는 큰 접합 깊이 오차를 갖고 있다. 예를 들어, a=100nm, b=50nm, a와 b의 상대 오차가 ±100%인 경우, 접합 깊이는 a-b=50nm이며 접합 깊이의 최대 오차는 100nm×0.1+50nmx0.1=15nm이므로, 접합 깊이의 상대 오차 (=15nm/50nm)는 ±30%에 달하게 된다. 접합 깊이의 상대 오차에서의 편차를 조절하는 것은 곤란하다.
또한, 제1 및 제2기술은, 이온 주입을 이용함으로써, 기판의 내부에 있는 소스 및 드레인 확산층의 농도가 상술한 불순물 프로파일의 단부 쳐짐의 영향으로 인해 충분히 증가될 수 없다라는 공통된 단점을 갖고 있다. 불순물 농도를 N으로 표현하고 깊이를 X로 표현하면, 단부에서 이하에서 주어진 방정식(1)이 거의 성립한다. 즉
d(log10N)/dx=-C … (1)
여기서, 반도체 기판의 표면으로부터의 접합 깊이 X=Xj에서의 농도 N을 Nj로 놓으면, 기판의 표면에서의 (상승된 소스 및 드레인의 하면에서의) 농도 Ns는 방정식(2) 즉
Ns=Nj×10(Cㆍxj)… (2)
으로 주어지며, 여기서 C는 상수로서, 소스 및 드레인과 기판간의 불순물 프로파일의 농도 기울기를 나타낸다.
이온 주입 시에는, 불순물 프로파일의 단부 쳐짐(trailed end)이 크다. 즉, C가 작다. 따라서, Ns는 충분히 높게되지 않으며, 기판의 표면 아래에 위치된 소스 및 드레인 영역의 일부에서의 저항은 충분히 감소되지 않은 값을 나타낸다. 상승된 구조의 경우, 측벽 아래의 (측벽 위에는 상승된 층이 존재치 않음)의 소스 및 드레인 층의 저항이 소스 및 드레인 저항중 비교적 높은 비율을 차지한다. 따라서, 기판내 소스 및 드레인 영역의 일부에서의 저항을 감소시키는 것이 중요하다.
제1종래 기술은 개별적으로 쇼트 채널 효과와 기생 저항의 크기가 LDD 부분의 구조에 따라 거의 결정된다는 단점을 갖고 있다. LDD 부분은 통상의 제조 방법으로 제조되므로, LDD 부분의 깊이는 충분히 감소될 수 없으며, 고농도의 소스 및 드레인 확산층만이 얕게 형성되면, 쇼트 채널 효과에 대한 상당한 개선을 기대할 수 없다. 또한 저농도의 LDD 부분에서의 기생 저항이 소스 및 드레인 영역에서의 기생 저항중 높은 비율을 차지하므로, 상승에 의한 저항 감소 효과도 역시 낮아진다. 따라서, MISFET 소자의 특성은 통상의 LDD 구조를 갖는 소자의 특성에 비해 개선된 점을 전혀 또는 거의 나타내지 않는다.
제2종래 기술은 개별적으로 게이트 전극의 측벽 절연체가 감소된 두께를 갖고 있으므로, 게이트 전극과 소스 및 드레인 영역간의 기생 용량은 반드시 높은 값을 나타내는 단점을 갖고 있다. 이러한 기생 용량을 억제시키기 위해, 제2종래 기술에서는 패시트를 이용하고 있다. 그러나, 이온 주입을 사용하면서 접합 깊이 감소 효과를 달성하기 위해 게이트 전극의 측벽 절연체와 상승된 소스 및 드레인이 서로 밀접해 있는 부분 [제2도에서 (38')]을 제공해야 하기 때문에 용량 감소 효과는 제한된다. 또한, 이 경우에, 상승된 소스 및 드레인의 일부에 불순물이 도핑 되지 않은 영역이 형성되기 때문에, 저항 감소 효과가 줄어든다.
반면에, 제3종래 기술의 경우에는 이온 주입을 행하지 않고 사전에 도핑된 결정의 선택적 성장에 의해 소스 및 드레인 확산층이 형성되므로, 얕은 깊이의 접합을 높은 제어 능력으로 형성시킬 수 있다. 그러나, 선택적 성장층의 두께가 기생 용량이 문제가 되지 않는 논문에서 인용된 낮은 값(15nm)으로 설정되면, 접합 깊이가 얕다는 사실로부터 초래된 저항의 증가를 충분히 억제시킬 수 없다. 반대로, 선택적 성장층의 두께가 증가되면, 소스 및 드레인의 상승으로 인한 저항의 감소를 기대할 수 있다. 그러나, 이러한 경우에는 기생 용량의 문제가 상기 두 종래 기술에서 보다 더욱 심각하게 된다. 고상(solid phase) 확산을 이용하는 제3종래 기술의 경우, 횡방향에서의 불순물 함유량은 소량이므로, 선택적 성장층과 게이트 간의 거리는 소스 및 드레인의 불순물이 게이트 아래의 위치에 도달할 수 있도록 상기 두 종래 기술에서 보다 훨씬 더 근접하게 설정되어야 한다 (약 10nm). 이외에도, MISFET 소자의 구동 능력이 현저하게 손상을 받는다. 결과적으로, 확산 소스와 게이트간의 기생 용량이 현저하게 증가되어 회로의 동작 속도가 감소되어 진다. 제3종래 기술의 제조 방법은 상보형 구성을 형성하는 것이, 즉 단일 기판 상에 n형과 p형의 MISFET를 집적시키는 것이 곤란하다는 다른 단점도 있다. 제1 및 제2종래 기술에서와 같이 이온 주입을 행할 경우, 어느 한 도전형의 소스 및 드레인 내로의 이온 주입 시에 다른 도전형의 영역을 포토레지스트로 피복 함으로써 상보형 MOSFET를 용이하게 제조할 수 있다. 그러나, 사전에 도핑된 확산층이 형성되어 있는 제3종래 기술 방법의 경우에는 제1 및 제2 종래 기술에서 사용할 수 있는 것과 같은 단순한 방법을 사용할 수 없다.
따라서, 본 발명의 목적은 상기한 문제점들을 극복하면서 얕은 접합 길이와 저 기생 저항 및 저 기생 용량을 갖는 소스 및 드레인 확산층을 포함하며 소형화에 적합한 MISFET를 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명의 양상에 따르면, 반도체 기판의 주 평면 상에 형성된 게이트 절연체와, 상기 게이트 절연체 상에 형성된 게이트 전극과, 상기 게이트 전극을 가로질러 반도체 기판의 주 평면 상에 형성된 한 도전형의 두 소스 및 드레인 확산층을 구비하며, 상기 소스 및 드레인 확산층이 형성되어 있는 반도체 기판의 주 평면 상에 상기 반도체 기판과 동일한 도전형의 불순물로 도핑된 반도체 박막층이 선택적으로 피착되어 있으며, 상기 게이트 전극의 측벽에 대향하는 반도체 박막의 단부에 패시트 면이 형성되며, 상기 패시트 면은 게이트 전극의 측벽면과 반도체 기판의 주 평면 사이에서 경사각을 갖고 있는 MISFET가 제공되어 있다. 한편, 상보형 MISFET의 경우, n형 MISFET와 p형 MISFET중 적어도 어느 하나에 상기 구성이 형성된다.
바람직하게도, 반도체 박막층은 실리콘 단결정 등의 실리콘, 게르마늄 또는 실리콘과 게르마늄의 혼합 결정과 같이 동일한 결정 구조를 갖는 박막이고, MISFET는 반도체 기판의 주 평면이 {100} 평면이며, 패시트 면이 {311} 평면 또는 {111} 평면이며, 게이트 전극의 채널 폭 방향 <11> 방향이 되도록 형성된다.
본 발명의 MISFET를 제조하는 방법은 반도체 기판의 주 평면 상의 게이트 절연체 상에 게이트 전극을 형성한 후 게이트 전극의 측벽면 상에 제1절연체를 형성하는 단계와, 소스 및 드레인 확산층을 형성하기 위해 반도체 기판의 주 평면의 영역 중에 한 도전형의 불순물을 함유하는 반도체 박막층을 선택적으로 성장시키는 단계를 포함한다. MISFET 제조 방법은 상기 단계 다음에, 반도체 박막층의 한 도전형의 불순물을 열적 확산에 의해 반도체 기판내로 확산시키는 단계를 포함할 수 있다.
여기서, 반도체 박막층의 선택적 성장 시에, 게이트 전극의 측벽에 대향하는 반도체 박막층의 단부에서 게이트 전극의 측벽면과 반도체 기판의 주 평면 사이에서 경사각을 이루는 패시트 면이 형성된다.
MISFET 제조 방법은 또한 반도체 박막층을 선택적으로 성장시킨 후, 게이트 전극의 측벽면 상에 형성된 제1절연체를 피복하는 제2절연체를 형성하는 단계와, 한 도전형의 불순물을 소스 및 드레인 내로 도핑시키고 또한 그 불순물을 게이트 전극 내로 도핑시키기 위해 반도체 박막 내로 상기 한 도전형의 불순물 이온을 주입시키는 단계를 더 포함한다.
바꾸어 말하면, MISFET 제조 방법은 상보형 트랜지스터의 게이트 절연체와 게이트 전극을 반도체 기판 상에 형성시킨 후, 반도체 기판 표면 전체를 절연체로 피복하는 단계와, 한 도전형의 트랜지스터 중 어느 하나가 형성되어질 영역의 절연체와 다른 도전형 트랜지스터의 게이트 전극의 측벽면 상의 절연체를 남겨놓고 비등방성 건식 에칭을 행하는 단계를 더 포함할 수 있다. MISFET 제조 방법은 그 후에 절연체를 선택적으로 제거시키고 표면 전체를 절연체로 피복시키는 단계와, 도전형을 바꾸기 위해 상술된 단계와 동일한 일련의 단계들을 다시 반복하는 단계를 더 포함할 수 있다.
불순물의 도핑과 상승된 소스 및 드레인 형성시에 선택적 성장을 동시에 행하므로, 종래의 이온 주입 방법에 의해 불순물을 도핑시킨 경우에서 얻어진 것과 비교하여 불순물을 고농도로 균일하게 도핑시킬 수 있다. 따라서, 상승된 소스 및 드레인의 저항이 종래 기술의 저항과 비교해서 감소되어 진다. 또한, 성장 직후의 상승된 소스 및 드레인과 기판간의 농도 기울기는 매우 가파른 계단형 기울기를 나타낸다. 기판내로의 불순물의 도핑은 이러한 상태로부터 출발하는 고상 확산에 기초하므로, 이온 주입에 의해 얻어진 것과 비교해 볼 때 보다 가파른 프로파일을 얻을 수 있으며, 접합 깊이가 동일한 경우도 또한 기판의 내부에 있는 소스 및 드레인 확산층의 저항이 이온 주입 시에 얻어진 것보다 낮게된다. 접합 깊이는 확산량에만 의존하므로 제어가 용이해지며, 종래의 상승 방법에서 초래된 접합 깊이에서의 편차 문제도 발생하지 않는다. 불순물이 게이트 전극 아래의 위치에 도달할 필요성 때문에 게이트 전극의 측벽 절연체가 박막으로 형성되어, 저 저항의 상승된 소스 및 드레인의 게이트 전극에 근접하게되어 기생 저항이 사실상 감소되어 진다. 또한, 이온 주입을 행하지 않으므로, 게이트 전극의 측벽에 대향하는 상술된 소스 및 드레인의 측면 전체를 패시트로 형성할 수 있으므로, 기생 용량을 최소한으로 억제시킬 수 있다.
상보형 MISFET 제조 시에, 어느 한 도전형을 가져야하는 영역을 절연체로 피복시킨 후, 다른 도전형의 상승된 소스 및 드레인의 선택적 성장을 행함으로써 기판 상의 희망 영역에만 희망하는 도전형의 상승된 소스 및 드레인을 형성시킨다는 것에 주목할 필요가 있다.
이하에서 도면을 참조하면서 본 발명을 기술하고자 한다. 제4(a)도 내지 제4(c)도는 본 발명의 제1실시예의 MISFET의 제조 방법에 대한 순차 단계를 나타내는 단면도이다. 본 발명의 구조에 대해서는 제조 방법 설명에서 기술하기로 한다.
본 발명의 MISFET의 제조 방법의 경우, 제4(a)도에서 도시된 바와 같이, n형 불순물이 도핑되었으며 (100)의 결정면 배향을 갖고 있는 실리콘 기판(1) 상에 분리층(2)을 형성한 후, 게이트 절연체(3)를 형성한다. 다음에, 게이트 전극 물질 및 절연체를 피착하고, 에칭에 의해 게이트 전극(4) 및 캡 절연체(5)를 형성한다.
에칭 시에, 게이트 전극(4) 및 캡 절연체(5)는 게이트 전극의 채널 폭의 방향, 즉 제4(a)도에서 도시된 부분과 수직인 방향이 <11>이거나 또는 <11>에 근접한 방향이 되도록 패턴화된다. 여기서, <11> 방향은 [011]과 동일한 방향이다. 제조 방법시에, CVD 방법 또는 임의 다른 적합한 방법을 이용하여 기판의 표면 전체 상에 절연체를 또한 피착한 후, 게이트 전극(4)의 측면 상에 약 3 내지 5nm 두께의 측벽 절연체(6)를 형성시키고 소스 및 드레인 확산층이 형성되어져야 할 기판의 표면을 노출시키는 에칭백(etching back)을 행한다. 여기서, 게이트 전극의 물질로서는 폴리실리콘, 금속, 금속과 실리콘의 화합물(금속 실리사이드) 또는 2 이상의 물질층을 포함하는 부재를 적당하게 선택하여 사용한다. 캡 절연체(5)와 측벽 절연체(6)의 경우에는 실리콘 질화물막 또는 실리콘 산화물막을 사용한다. 다음에, 1019내지 1020원자/㎤ 정도의 붕소를 도핑한 실리콘 단결정 박막을 기판의 표면 중 노출된 부분에만 선택적으로 성장시켜 상승된 소스 및 드레인(7)을 얻는다 [제4(b)도]. 이러한 성장은 성장하는 동안 붕소가 상승된 소스 및 드레인(7)과 실리콘 기판 사이의 경계에서의 농도 천이가 계단과 같이 매우 가파르게될 정도로 기판내로 확산되지 않도록 하기 위해 가능한 한 저온 (예를 들어 600℃)에서 행해진다. 또한, 실리콘 단결정의 {311} 평면 또는 {111} 평면 상에서의 성장율이 낮다는 사실은, {311} 평면 또는 {111} 평면의 패시트(8)가 측벽 절연체(6)와 접촉하는 실리콘 단결정의 일부에서 형성될 수 있다는 것을 이용한 것이다. 이 경우, 비록 상승된 소스 및 드레인(7)의 측면이 측벽 절연체(6)와 밀접할 수 있더라도, 이러한 것에 의해 기생 용량이 증가되어지기 때문에 장점이 되지 못한다. 이 실시예의 경우, 패시트(8)는 상승된 소스 및 드레인이 측벽 절연체와 밀접해 있지 않도록 형성되어 있다.
여기서, 게이트 전극이 그 채널 폭 방향이 상기와 같이 <11> 방향과 일치되도록 형성되면, 패시트(8)와 게이트 전극이 연장하는 방향 (도면의 평면과 수직)은 서로 평행하다. 따라서, 고정 깊이의 얕은 접합이 형성되어 진다. 게이트 전극의 채널 폭 방향이 <11> 방향과 근접해 있으면 상술된 것과 거의 동일한 효과를 얻을 수 있다는 것에 주목할 필요가 있다.
상기 패시트에 상승된 소스 및 드레인의 측면이 완전히 형성되어 있는 구조는 불순물 도핑을 이온 주입에 의해 행하는 종래 방법에서는 채택될 수 없는 것이다. 이것은, 상승 높이가 제4(b)도 및 제4(c)도에서 도시된 바와 같이 게이트 부근에서 거의 0이면, 이온 주입에 의해 형성된 소스 및 드레인의 깊이는 게이트 부근에서 감소될 수 없기 때문이다. 그후에, 상승된 소스 및 드레인(7)에 함유된 붕소가 실리콘 기판(1) 내로 확산되도록 어니일링을 행하여 기판의 내부에 소스 및 드레인 접합면(9)이 형성된다. 이러한 어니일링은 소스 및 드레인 접합면(9)이 게이트 전극(4) 바로 아래에 도달하게되는 정도로 행해진다 [제4(c)도]. 따라서, 접합 깊이를 측벽 절연체(6)의 두께와 동일한 정도까지 감소시킬 수 있다.
방금 기술한 어니일링을 생략하면, 이상적인 0접합 깊이에 근접한 접합 깊이를 갖는 MOSFET를 제조할 수 있다는 것에 주목할 필요가 있다. 그러나, 소스 및 드레인이 게이트 전극에서 측벽 절연체(6)의 두께와 동일한 거리만큼 이격되어 있다는 사실로부터 초래되는 구동 능력의 감소를 억제시키기 위해서는, 측벽 절연체(6)를 충분히 박막으로 (게이트 절연체의 두께와 거의 동일한 두께로) 형성해야 할 필요가 있다.
상기한 공정으로 형성되고 소스 및 드레인 영역의 상승 구조를 갖는 MISFET에 있어서, 상승된 소스 및 드레인(7) 전체를 P형으로 도핑하고, 게이트 전극의 측벽에 대향하는 상승된 소스 및 드레인(7)의 면이 게이트 전극에서 상향으로 큰 거리만큼 이격되어 있는 경사면을 형성하는 것을 특징으로 하고 있다. 따라서, 상승 높이를 갖지 않는 것과 비교하여 게이트 전극과 소스 및 드레인 영역간의 기생 용량의 증가가 무시할 수 있을 정도로 까지 감소되며 형성된 소스 및 드레인 영역의 깊이는 얕게되고 저항이 낮아진다.
P채널 트랜지스터의 형성에 대해 기술하였지만, 이 실시예에서의 방법과 동일하게 붕소 대신에 붕소와 반대 도전형을 갖는 인, 비소 또는 안티몬을 사용함으로써 n채널 트랜지스터를 형성할 수 있다.
제5도는 본 발명에서와 같은 선택적 성장에 의해 형성된 상승된 소스 및 드레인으로부터의 고상 확산 효과를 나타내는 개념도이다. 제5도에서는, 불순물이 붕소인 경우를 도시하고 있다. 계단형의 가파른 불순물 프로파일 (본 발명의 방법으로 표시)을 갖는 상승된 소스 및 드레인으로부터의 고상 확산에 의한 불순물 프로파일은 그 단부에서 채널링을 일으키기 쉬운 이온 주입을 사용한 경우에 얻어진 불순물 프로파일의 단부에서보다 더 큰 경사를 나타낸다. 환언하자면, 상술한 상수 C는 더 큰 값을 갖는다. 따라서, 접합 깊이 (기판의 농도와 소스 및 드레인 확산층에서의 불순물의 농도가 서로 동일하게 되는 깊이)는 이온 주입을 사용한 방법의 경우보다 본 발명의 방법에 의해 더욱 얕게 형성된다. 또한, 반도체 기판의 표면상과 내부 중의 불순물의 양이 본 발명의 방법에서 더욱 많아지므로 기판의 내부 저항이 절반 이하로 감소된다.
상술된 효과들은 불순물이 인 또는 비소인 경우에도 동일하게 달성된다. 그러나, 이들 불순물을 사용할 경우에는, 본 발명의 방법으로 얻어진 효과들과 이온 주입을 사용한 방법으로 얻어진 효과들과의 차이는 불순물이 붕소인 경우보다는 적다.
제6(a)도 내지 제7(b)도를 참조하여 제2실시예에 대해 기술하고자 한다. 본 발명의 제2실시예의 경우, 상승된 소스 및 드레인을 불순물로 사전에 도핑시키는 방법을 사용하기 때문에, n채널 트랜지스터와 p채널 트랜지스터가 동일 기판 상에 형성되어진 상보형 MISFET를 형성할 때에 약간의 고안이 필요하다. 이 실시예에서는 이와 같이 고안된 구성을 갖는 소자들 중 하나를 제공한다. 이 실시예에서는 n채널 트랜지스터의 소스 및 드레인 확산층으로서 얕은 부분과 깊은 부분을 갖는 구조가 통상의 이온 주입에 의해 형성된다. 제1실시예에서와 동일하게, 분리층(2), 게이트 절연체(3), 게이트 전극(4) 및 캡 절연체(5)가 우선 통상의 방법에 의해 실리콘 기판(1) 상에 형성된 후, 이온 주입을 위한 P채널 트랜지스터(1B)를 이온 주입을 위한 레지스트 마스크(13A)로 피복시키고 비소 또는 인 등의 n형 불순물을 주입시켜 n채널 트랜지스터의 저농도 확산층(10)을 형성한다 [제6(a)도]. 그후에 이온 주입을 위한 레지스트 마스크(13A)를 제거하고 표면 전체 상에 실리콘 산화물막을 피착한다. 다음에, n채널 트랜지스터(1A)만을 레지스트 마스크로 피복하고 P채널 트랜지스터(1B) 상의 실리콘 산화물막만을 에칭 백한다. 따라서, n채널 트랜지스터(1A) 전체를 피복하는 절연체(6')와 P채널 트랜지스터(1B)의 게이트 전극의 측면 상을 피복하는 박막 측벽 절연체(6)가 형성된다. 그후에, 제1실시예에서와 동일하게 기판이 노출되면 P채널 트랜지스터(1B)에서 실리콘 기판의 표면상에 붕소를 도시한 상승된 소스 및 드레인(7)이 성장된다 [제6(b)도]. 다음에, 표면 전체를 두꺼운 실리콘 산화물막으로 피착한 후 에칭 백하여 n채널 트랜지스터와 P채널 트랜지스터 양쪽에 두꺼운 측벽 절연체(12)를 형성시킨다 [제6(c)도]. 그 후에, P채널 트랜지스터(1B)를 이온 주입을 위한 레지스트 마스크(13B)로 피복시키고 n형 불순물 이온을 다시 주입시켜 n채널 트랜지스터용의 깊은 소스 및 드레인 확산층(11)을 형성한다 [제7(a)도]. 다음에, 이온 주입을 위한 레지스트 마스크(13B)를 제거하고 어니일링을 행하여 이온 주입에 의해 주입된 불순물을 활성화시켜 P채널 트랜지스터(1B)의 상승된 소스 및 드레인(7)의 붕소가 기판내로 확산된다. 이와 같이 기판의 내부 중에 P형 소스 및 드레인 접합면(9)이 형성된다 [제7(b)도].
상술된 바와 같은 방법으로 상보형 MISFET가 형성된다. 여기서, P채널 트랜지스터의 소스 및 드레인이 얕은 부분(10)과 깊은 부분(11)으로 형성된 소위 LDD 구조의 확산층으로 형성되며, 본 발명은 P채널 트랜지스터의 소스 및 드레인 영역에 적용된다. n채널 소자의 경우 LDD를 구조를 사용하려고 할 경우에는 제6(c)도 내지 제7(a)도의 단계들을 생략할 수 있다. 또한, n채널 소자의 것과 동일한 깊은 소스 및 드레인을 P채널 소자에도 적용시킬 수 있다.
제1 및 제2실시예의 경우, 게이트 전극(4)의 상단면을 캡 절연체(5)로 피복한다. 캡 절연체(5)는 게이트 전극 상에 선택적 성장이 행해지는 것을 방지시키는데 유효하다. 그러나, 때때로 게이트 전극(4)과 실리콘 기판(1) 사이에는 선택적 성장이 존재하며 게이트 전극(4)이 절연체로 피복되지 않더라고 게이트 전극(4) 상의 성장을 방지시킬 수 있다. 또한, 때때로 게이트 전극 상의 성장을 확실하게 방지시킬 필요가 없는데, 이러한 경우에는 캡 절연체(5)를 생략할 수 있다. 0.4㎛이하의 게이트 길이를 갖는 정련된 실리콘 MISFET를 사용하는 상보형 MISFET의 경우, n채널 트랜지스터의 게이트 전극에는 n형 폴리실리콘을 사용하고 P채널 트랜지스터의 게이트 전극에는 P형 폴리실리콘을 사용한 이중 게이트 구조를 통상 사용한다. 캡 절연체(5)를 생략함으로써 얻어지는 장점은 이온 주입에 의한 깊은 소스 및 드레인 확산층의 형성시에 한번에 두 게이트 전극 내로 동일한 불순물을 도핑시킴으로써 간단한 공정으로 이중 게이트 구조를 실현할 수 있다는 것이다.
다음에, 방금 기술한 경우에 대한 본 발명의 제3실시예를 제8(a)도 내지 제8(c)도 및 제9(a)도 내지 제9(c)도를 참조하면서 기술하고자 한다. 이들 도면은 이중 게이트형의 상보형 MISFET 제조에 적용되는 제3실시예의 방법에 대한 순차 단계들을 나타내는 단면도이다. 제2실시예에서와 동일하게, 이 실시예의 제조 방법에 의하면, 실리콘 기판(1)의 표면상에 분리층(2), 게이트 절연체(3) 및 게이트 전극(4)을 우선 형성시킨 후, P채널 트랜지스터(1B)를 이온 주입을 위한 레지스트 마스크(13A)로 피복시키고 비소 이온을 n채널 트랜지스터(1A) 내로 주입시킨다. 저농도 확산층(10)을 이와 같이 형성한다. 여기서, 게이트 전극(4)은 어떠한 불순물도 함유하지 않는 폴리실리콘이나 또는 폴리실리콘이 하부층으로서 배치되도록 적층되어 있는 폴리실리콘과 다른 저 저항 물질 (금속 또는 금속 실리사이드) 층으로 형성된다. 이후에, 제조 방법시에, n채널 트랜지스터(1A)를 박막 절연체(6')로 피복하여 P채널 트랜지스터의 게이트 전극의 측벽 상에 박막의 측벽 절연체(6)를 형성한다. 그후에, 제조 방법시에, 실리콘 단결정 박막으로 형성된 상승된 소스 및 드레인(7)이 형성되도록 실리콘 박막의 선택적 성장을 행한다 [제8(b)도]. 이러한 경우 실리콘 단결정 박막의 두께는 약 50nm이다. 여기서, 게이트 전극이 폴리실리콘으로 형성된 경우, 붕소 불순물을 함유한 약 50nm 두께의 폴리실리콘 박막이 게이트 전극의 상부 상에 피착된다. 게이트 전극(4)의 상부가 텅스텐 실리사이드와 같은 금속 실리사이드로 형성된 경우에는 게이트 전극 상에는 실리콘 박막이 형성되지 않는다. 그후에, n채널 트랜지스터의 게이트 전극(4)과 P채널 트랜지스터의 게이트 전극(4)의 측벽 상에 두꺼운 측벽 절연체(12)가 형성된다 [제8(c)도].
그후에, P채널 트랜지스터(1B)를 이온 주입을 위한 레지스트 마스크(13B)로 피복하고 n채널 트랜지스터(1A) 내에 고농도 비소 이온 주입을 행하여 소스 및 드레인 확산층(11)을 형성한다 [제9(a)도]. 동시에, 노출된 n채널 트랜지스터의 게이트 폴리실리콘만을 비소로 도핑하여 이 전극은 n형 게이트 전극(4A)이 된다. 다음에, n채널 트랜지스터 영역만을 레지스트 마스크(13C)로 피복하고, 붕소와 같은 P형 불순물 이온을 P채널 트랜지스터 영역 내로 주입시켜 P채널 트랜지스터의 깊은 소스 및 드레인 접합면(11B)을 형성하고 동시에 P채널 트랜지스터의 게이트 전극이 P형 게이트 전극(4B)으로 변환되어진다 [제9(b)도]. 최종으로, 어니일링을 행하여 이온 주입에 의해 주입된 불순물을 활성화시켜 P채널 트랜지스터의 상승된 소스 및 드레인(7)의 붕소가 기판내로 확산되어 기판의 내부에서 얕은 소스 및 드레인 접합면(9)이 형성된다 [제9(c)도]. 본 발명을 적용시킨 MISFET를 이와 같이 형성한다.
다음에, 제10(a)도 내지 제10(d)도를 참조하면서 본 발명의 제4실시예에 대해서 기술하기로 한다. 제10(a)도 내지 제10(d)도는 n채널 트랜지스터와 P채널 트랜지스터 모두 소스 및 드레인이 상승된 소스 및 드레인 영역을 갖는 상보형 MOSFET의 제조 방법을 도시하고 있다. 다음의 기술에서, 특정한 설명을 하지 않은 임의의 소자는 제8(a)도 내지 제9(c)도를 참조하여 상술한 것과 동일한 소자이다.
이 실시예의 제조 방법에 따르면, P채널 트랜지스터(1B) 전체를 박막 절연체(6A')로 피복하고, 비소 또는 인을 도핑한 실리콘 단결정 박막을 n채널 트랜지스터의 소스 및 드레인 영역을 형성하기 위한 영역에만 선택적으로 성장시켜 n형의 상승된 소스 및 드레인(7A)을 형성한다. 이러한 공정에 의해 패시트(8A)가 형성된다 [제10(a)도]. 다음에, 제10(b)도에서 도시된 바와 같이, 제조 공정 시에, 표면 전체상에 박막 트랜지스터(6B)를 피착하고, P채널 트랜지스터(1B)의 박막 절연체에 대해서만 비등방성 건식 에칭을 행하여 실리콘 기판의 표면을 노출시킨다. 다음에, 실리콘 기판의 노출된 표면상에 붕소를 도핑한 실리콘 단결정 박막을 선택적으로 성장시켜 P형의 상승된 소스 및 드레인(7B)을 형성시킨다. 또한 이 경우에도 패시트(8B)가 형성된다 [제10(c)도]. 다음에, 어니일링을 행하여 상승된 소스 및 드레인(7B)의 불순물이 실리콘 기판(1) 내로 확산되어 기판의 내부에 n형의 소스 및 드레인 접합면(9A)과 실리콘 기판(1)의 내부에 P형의 소스 및 드레인 접합면(9B)이 형성된다 [제10(d)도]. 본 발명을 n채널 트랜지스터와 P채널 트랜지스터의 소스 및 드레인 영역에 적용시킨 상보형 MISFET가 이와 같이 형성된다.
상술한 제4실시예의 경우, P형 소자의 상승 단계시에, 게이트 측벽은 제1측벽 절연체(6A)와 제2측벽 절연체(6B)의 층으로 형성된다. 따라서, 측벽의 두께는 n형 소자의 두께 보다 두껍게되고, n형 소자 및 P형 소자는 이들의 측벽이 서로 독립한 두께를 갖도록 형성될 수는 없다. 이러한 점을 개선시킨 본 발명의 제5실시예에 대해서 제11(a)도 내지 제11(c)도를 참조하면서 후술하기로 한다.
이 실시예의 제조 방법에 따르면, n채널 트랜지스터(1A)의 게이트의 측면과 P채널 트랜지스터(1B) 전체를 제1절연체(6A 및 6A') 각각으로 피복한다. 여기서, 제1절연체(6A 및 6A')용으로 실리콘 기판, 게이트 절연체 및 게이트 물질과는 다르게 에칭에 의해 선택적으로 제거될 수 있는 물질을 사용한다. 여기서, 제1절연체(6A 및 6A')는 실리콘 질화물막으로 형성된다. 제조 방법시에, n채널 트랜지스터의 소스 및 드레인을 형성해야할 영역에 비소 또는 인으로 도핑한 단결정 박막을 선택적으로 성장시킨다. 이러한 공정에 의해, 상승된 소스 및 드레인(7A) 상에 패시트(8A)가 형성된다 [제11(a)도]. 그 후에, 인산을 사용하여 실리콘 질화물막(6A 및 6B)을 선택적으로 제거시킨다. 다음에, 제11(b)도에서 도시된 바와 같이, n채널 트랜지스터(1A) 전체와 P채널 트랜지스터의 게이트 측면을 피복하는 제2절연체(6B' 및 6B)를 형성하고, P채널 트랜지스터의 소스 및 드레인 영역을 형성해야 할 영역에만 붕소를 도핑한 실리콘 단결정 박막을 선택적으로 성장시켜 P형의 상승된 소스 및 드레인(7B)을 형성시킨다. 이러한 공정에 의해, 패시트(8B)가 형성된다 [제11(b)도]. 다음에, 어니일링을 행하여 상승된 소스 및 드레인의 불순물을 실리콘 기판(1) 내로 확산시켜 기판의 내부에 n형의 소스 및 드레인 접합면(9AA)과 P형의 소스 및 드레인 접합면(9B)을 형성한다 [제11(c)도]. 본 발명을 n채널 트랜지스터 및 P채널 트랜지스터의 소스 및 드레인 영역에 적용시킨 상보형 MISFET가 이와 같이 형성된다. 절연체(6A 및 6A')를 제거시킨 후 절연체(6B 및 6B')를 형성하기 때문에, n채널 트랜지스터 및 P채널 트랜지스터는 독립된 두께의 게이트 측벽막으로 형성된다. n채널 트랜지스터 및 P채널 트랜지스터의 형성 순서를 역으로 할 수 있다는 것에 주목해야 한다.
상술한 실시예들의 경우, MISFET는 실리콘 반도체 기판 상에 형성되었다. 그러나, 본 발명은 특정 기판에만 국한되는 것은 아니다. 예를 들어, MISFET를 SOI(실리콘 온 절연체)의 표면상에 형성시킨 경우에도 동일한 효과를 얻을 수 있는데, 이 경우의 장점은 트랜지스터의 소스 및 드레인의 형성시에 이온 주입에 의한 결정 파괴가 발생하지 않고 또한 SOI 기판 상에 양질의 확산층을 형성시킬 수 있다. 소스 및 드레인 확산층이 통상의 이온 주입에 의해 형성된 경우, 파괴된 결정을 회복하는 것은 특히 SOI 기판의 경우에 곤란하다. 반대로, 본 발명의 방법에 의하면, 불순물 확산층의 결정질이 양호하게 유지되며, 결정질의 회복 문제도 극복할 수 있다.
또한, 소스 및 드레인 영역의 상승된 소스 및 드레인 표면상에 티타늄 실리사이드 등의 금속 박막이 형성되더라도, 본 발명의 효과는 손실되지 않는다는 것에 주목해야 한다.
상술된 바와 같이, 본 발명의 MISFET 및 그 제조 방법에 따르면, 소스 및 드레인 영역의 상승된 소스 및 드레인에 대해 사용된 단결정 박막의 선택적 성장시에, 성장 중에 불순물 도핑을 행한 후, 불순물을 고상 확산에 의해 실리콘 기판내로 확산시켜 실리콘 기판의 주 평면상에 소스 및 드레인 접합면이 형성된다. 이러한 제조 방법에 의해, 접합 깊이의 편차가 없는 매우 얕은 접합을 실현할 수 있다.
또한, 본 발명에 따르면, 실리콘 기판의 내부에서의 불순물 프로파일이 가파르게 되고 상승된 소스 및 드레인이 게이트 전극 부근에 위치될 수 있으므로 접합 깊이를 얕게 함으로써 종래 기술에서 발생하는 기생 저항의 증가를 방지시킨다. 또한, 본 발명에 따르면, 얕은 접합의 형성시에 이온 주입을 행하지 않으므로, 게이트 전극에 대향하는 상승된 소스 및 드레인의 측면이 패시트에서 완전히 형성될 수 있으며, 게이트 전극과 소스 및 드레인 영역 사이에 발생되는 기생 용량이 현저하게 감소되어 진다. 또한, 본 발명에 따르면, 상술된 장점들을 지닌 상보형 MISFET는 어느 한 도전형의 상승된 소스 및 드레인을 선택적 성장에 의해 형성할 시에 다른 도전형의 소자를 절연체로 피복시킴으로써 용이하게 제조할 수 있다.
Claims (6)
- MISFET(metal insulator semiconductor field effect transistor)에 있어서, 반도체 기판의 주 평면 상에 형성된 게이트 절연체, 상기 게이트 절연체 상에 형성된 게이트 전극, 상기 게이트 전극을 가로질러 상기 반도체 기판의 상기 주 평면 상에 선택적으로 피착되는 일 도전형의 불순물로 도핑되는 반도체 박막층, 상기 반도체 기판의 상기 주 평면 상에 상기 반도체 박막층 아래에 형성되는 상기 반도체 박막층의 도전형과 동일한 도전형의 소스 및 드레인 확산층 - 적어도 상기 게이트와 마주하는 상기 확산층의 가장자리부는 상기 반도체 박막에 처음부터 도핑된 불순물에 의해 형성됨 -, 및 상기 게이트 전극의 측벽에 대향하는 상기 반도체 박막의 단부에 형성되며, 상기 게이트 전극의 측벽면과 상기 반도체 기판의 상기 주 평면 사이에 경사각을 갖는 패시트면(facet face)을 포함하되, 상기 반도체 박막층은 실리콘 단결정, 게르마늄 단결정 또는 실리콘과 게르마늄의 혼합 결정의 박막이며, 상기 반도체 기판의 상기 주 평면은 {100} 평면이며, 상기 패시트 면은 {311} 평면 또는 {111} 평면이며, 상기 게이트 전극의 채널 폭 방향은 <11> 방향인 MISFET.
- n형 MISFET와 p형 MISFET를 모두 포함하는 상보형 MISFET에 있어서, 상기 n형 MISFET와 p형 MISFET 중의 적어도 하나는, 반도체 기판의 주 평면 상에 형성된 게이트 절연체, 상기 게이트 절연체 상에 형성된 게이트 전극, 상기 게이트 전극을 가로질러 상기 반도체 기판의 상기 주 평면 상에 선택적으로 피착되는 n형 또는 p형으로 도핑되는 반도체 박막층, 상기 반도체 기판의 상기 주 평면 상에 상기 반도체 박막층 아래에 형성되는 상기 반도체 박막층의 도전형과 동일한 도전형의 소스 및 드레인 확산층 - 적어도 상기 게이트와 마주하는 상기 확산층의 가장자리부는 상기 반도체 박막에 처음부터 도핑된 불순물에 의해 형성됨 -, 및 상기 게이트 전극의 측벽에 대향하는 상기 반도체 박막의 단부에 형성되며, 상기 게이트 전극의 측벽면과 상기 반도체 기판의 상기 주 평면 사이에 경사각을 갖는 패시트면을 포함하되, 상기 반도체 박막층은 실리콘 단결정, 게르마늄 단결정 또는 실리콘과 게르마늄의 혼합 결정의 박막이며, 상기 반도체 기판의 상기 주 평면은 {100} 평면이며, 상기 패시트 면은 {311} 평면 또는 {111} 평면이며, 상기 게이트 전극의 채널 폭 방향은 <11> 방향인 상보형 MISFET.
- 상보형 MISFET 제조 방법에 있어서, 반도체 기판의 주 평면 상의 게이트 절연체 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽면 상에 제1절연체를 형성하는 단계, 상기 반도체 기판의 상기 주 평면의 영역에 일 도전형의 불순물을 포함하는 반도체 박막층을 선택적으로 피착하는 단계, 및 상기 불순물을 상기 반도체 내로 확산시켜, 적어도 상기 게이트 전극과 마주하는 소스 및 드레인 확산층의 가장자리부를 구성하는 확산층을 형성하는 단계를 포함하되, 상기 반도체 기판 상에 상기 상보형 트랜지스터의 상기 게이트 절연체와 상기 게이트 전극을 형성한 후, 상기 반도체 기판의 표면 전체를 절연체로 피복하는 단계, 및 어느 한 도전형의 MISFET가 형성될 영역 안에, 그리고 다른 도전형의 MISFET의 상기 게이트 전극의 상기 측벽면 상에 상기 절연체를 남겨놓고 상기 절연체를 비등방성 건식 에칭하는 단계를 더 포함하는 상보형 MISFET 제조 방법.
- 상보형 MISFET 제조 방법에 있어서, 반도체 기판의 주 평면 상의 게이트 절연체 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽면 상에 제1절연체를 형성하는 단계, 상기 반도체 기판의 상기 주 평면의 영역에 일 도전형의 불순물을 포함하는 반도체 박막층을 선택적으로 피착하는 단계, 및 상기 불순물을 상기 반도체 내로 확산시켜, 적어도 상기 게이트 전극과 마주하는 소스 및 드레인 확산층의 가장자리부를 구성하는 확산층을 형성하는 단계를 포함하되, 상기 반도체 기판 상에 상기 상보형 트랜지스터의 상기 게이트 절연체와 상기 게이트 전극을 형성한 후, 상기 반도체 기판의 표면 전체를 절연체로 피복하는 단계, 어느 한 도전형의 MISFET가 형성될 영역 안에, 그리고 다른 도전형의 MISFET의 상기 게이트 전극의 상기 측벽면 상에 상기 절연체를 남겨놓고 상기 절연체를 비등방성 건식 에칭하는 단계, 및 상기 비등방성 건식 에칭 단계 이후에, 반도체 박막층을 선택적으로 성장시킨 후 상기 절연체를 선택적으로 제거하는 단계를 더 포함하는 상보형 MISFET 제조 방법.
- 상보형 MISFET 제조 방법에 있어서, 반도체 기판의 주 평면 상의 게이트 절연체 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽면 상에 제1절연체를 형성하는 단계, 상기 반도체 기판의 상기 주 평면의 영역에 일 도전형의 불순물을 포함하는 반도체 박막층을 선택적으로 피착하는 단계 - 상기 불순물은 상기 피착 단계 도중에 상기 반도체 내로 확산되어, 적어도 상기 게이트 전극과 마주하는 소스 및 드레인 확산층의 가장자리부를 구성하는 확산층을 형성하고, 상기 반도체 박막층의 선택적 성장 시에, 상기 게이트 전극의 상기 측벽면과 상기 반도체 기판의 상기 주 평면 사이에 경사각을 갖는 상기 패시트 면은 상기 게이트 전극의 상기 측벽에 대향하는 상기 반도체 박막층의 단부에 형성됨 -, 상기 반도체 박막층을 선택적으로 성장시킨 후, 상기 게이트 전극의 상기 측벽면 상에 형성된 상기 제1절연체를 피복하는 제2절연체를 형성하는 단계, 및 일 도전형의 불순물의 이온을 상기 반도체 박막층 내로 또는 상기 반도체 박막층을 통하여 주입시켜 상기 일 도전형의 불순물을 상기 소스 및 드레인 내로 도핑시키고 또한 상기 불순물을 상기 게이트 전극 내로 도핑시키는 단계를 포함하는 MISFET 제조 방법.
- 상보형 MISFET 제조 방법에 있어서, 반도체 기판의 주 평면 상의 게이트 절연체 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽면 상에 제1절연체를 형성하는 단계, 상기 반도체 기판의 상기 주 평면의 영역에 일 도전형의 불순물을 포함하는 반도체 박막층을 선택적으로 피착하는 단계 - 상기 반도체 박막층은 적어도 상기 게이트 전극과 마주하는 소스 및 드레인 확산층의 가장자리부를 구성하며, 상기 반도체 박막층의 선택적 성장 시에, 상기 게이트 전극의 상기 측벽면과 상기 반도체 기판의 상기 주 평면 사이에 경사각을 갖는 상기 패시트 면은 상기 게이트 전극의 상기 측벽에 대향하는 상기 반도체 박막층의 단부에 형성됨 -, 상기 반도체 박막층을 선택적으로 성장시킨 후, 상기 게이트 전극의 상기 측벽면 상에 형성된 상기 제1절연체를 피복하는 제2절연체를 형성하는 단계, 및 일 도전형의 불순물의 이온을 상기 반도체 박막층 내로 또는 상기 반도체 박막층을 통하여 주입시켜 상기 일 도전형의 불순물을 상기 소스 및 드레인 내로 도핑시키고 또한 상기 불순물을 상기 게이트 전극 내로 도핑시키는 단계를 포함하는 상보형 MISFET 제조 방법.
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