JPH0786579A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0786579A JPH0786579A JP22836893A JP22836893A JPH0786579A JP H0786579 A JPH0786579 A JP H0786579A JP 22836893 A JP22836893 A JP 22836893A JP 22836893 A JP22836893 A JP 22836893A JP H0786579 A JPH0786579 A JP H0786579A
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- Japan
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- epitaxial layer
- gate
- drain
- gate electrode
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Abstract
(57)【要約】
【目的】 極浅拡散層を用いてもゲート側壁下のソー
ス，ドレインの抵抗を小さくすることができ、より微細
化に適した半導体装置を提供すること。 【構成】 半導体基板上にＭＯＳトランジスタを形成し
た半導体記憶装置において、ｎ型Ｓｉ基板１１上に素子
形成領域を囲むように形成された素子分離領域１２と、
基板１１上にゲート酸化膜１３を介して形成されたゲー
ト電極１４と、このゲート電極１４のソース・ドレイン
形成側の基板１１上に形成された硼素添加のＳｉエピタ
キシャル層１５と、ゲート電極１４の側部でＳｉエピタ
キシャル層１５の上に形成された側壁絶縁膜１６と、Ｓ
ｉエピタキシャル層１５からの固相拡散により基板表面
に形成されたｐ型の極浅拡散層（ソース・ドレイン領
域）１８とを具備してなることを特徴とする。
ス，ドレインの抵抗を小さくすることができ、より微細
化に適した半導体装置を提供すること。 【構成】 半導体基板上にＭＯＳトランジスタを形成し
た半導体記憶装置において、ｎ型Ｓｉ基板１１上に素子
形成領域を囲むように形成された素子分離領域１２と、
基板１１上にゲート酸化膜１３を介して形成されたゲー
ト電極１４と、このゲート電極１４のソース・ドレイン
形成側の基板１１上に形成された硼素添加のＳｉエピタ
キシャル層１５と、ゲート電極１４の側部でＳｉエピタ
キシャル層１５の上に形成された側壁絶縁膜１６と、Ｓ
ｉエピタキシャル層１５からの固相拡散により基板表面
に形成されたｐ型の極浅拡散層（ソース・ドレイン領
域）１８とを具備してなることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特に半導体基板上にＭＯＳトランジスタを形成した半導
体装置に関する。
特に半導体基板上にＭＯＳトランジスタを形成した半導
体装置に関する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタは益々微細化
され、この微細化に伴いソース，ドレイン拡散層の深さ
も浅くすることが要求されている。例えば、図５に示す
ように、ＰＳＧやＢＳＧ等のゲート側壁絶縁膜からの固
相拡散等により、接合深さが３５ｎｍ程度の極浅ソー
ス，ドレインを有する微細ゲート超（例えばゲート長１
００ｎｍ）のＭＯＳトランジスタを実現することが可能
となっている。
され、この微細化に伴いソース，ドレイン拡散層の深さ
も浅くすることが要求されている。例えば、図５に示す
ように、ＰＳＧやＢＳＧ等のゲート側壁絶縁膜からの固
相拡散等により、接合深さが３５ｎｍ程度の極浅ソー
ス，ドレインを有する微細ゲート超（例えばゲート長１
００ｎｍ）のＭＯＳトランジスタを実現することが可能
となっている。
【０００３】なお、図５において、１はｎ型シリコン基
板、３はゲート酸化膜、４はゲート電極、６は側壁絶縁
膜としてのＢＳＧ膜、８，９はｎ型拡散層（ソース・ド
レイン領域）である。
板、３はゲート酸化膜、４はゲート電極、６は側壁絶縁
膜としてのＢＳＧ膜、８，９はｎ型拡散層（ソース・ド
レイン領域）である。
【０００４】しかしながら、この種のＭＯＳトランジス
タにあっては、次のような問題があった。即ち、図５を
見ても分かるように、側壁絶縁膜６からの固相拡散によ
る極浅拡散層部分８の抵抗が増大するため、ドレイン電
流が減少するという問題があった。
タにあっては、次のような問題があった。即ち、図５を
見ても分かるように、側壁絶縁膜６からの固相拡散によ
る極浅拡散層部分８の抵抗が増大するため、ドレイン電
流が減少するという問題があった。
【０００５】
【発明が解決しようとする課題】このように従来、側壁
絶縁膜からの固相拡散等により極浅ソース，ドレインを
形成したＭＯＳトランジスタにあっては、ゲート側壁下
の極浅拡散層部分の抵抗が増大し、ドレイン電流が減少
するという問題があった。
絶縁膜からの固相拡散等により極浅ソース，ドレインを
形成したＭＯＳトランジスタにあっては、ゲート側壁下
の極浅拡散層部分の抵抗が増大し、ドレイン電流が減少
するという問題があった。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、極浅拡散層を用いても
ゲート側壁下のソース，ドレインの抵抗を小さくするこ
とができ、より微細化に適した半導体装置を提供するこ
とにある。
ので、その目的とするところは、極浅拡散層を用いても
ゲート側壁下のソース，ドレインの抵抗を小さくするこ
とができ、より微細化に適した半導体装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明の骨子は、ＭＯＳ
トランジスタのゲート側壁下部に基板から積み上げた半
導体層をソース，ドレインの一部として使用することに
ある。即ち本発明は、半導体基板上にＭＯＳトランジス
タを形成した半導体記憶装置において、半導体基板上に
ゲート絶縁膜を介して形成されたゲート電極と、このゲ
ート電極のソース・ドレイン形成側の基板上に形成され
た半導体層と、ゲート電極の側部で半導体層の上に形成
された側壁絶縁膜と、基板表面に形成されたソース・ド
レイン領域とを具備してなることを特徴とする。
トランジスタのゲート側壁下部に基板から積み上げた半
導体層をソース，ドレインの一部として使用することに
ある。即ち本発明は、半導体基板上にＭＯＳトランジス
タを形成した半導体記憶装置において、半導体基板上に
ゲート絶縁膜を介して形成されたゲート電極と、このゲ
ート電極のソース・ドレイン形成側の基板上に形成され
た半導体層と、ゲート電極の側部で半導体層の上に形成
された側壁絶縁膜と、基板表面に形成されたソース・ド
レイン領域とを具備してなることを特徴とする。
【０００８】また本発明は、半導体基板上にＭＯＳトラ
ンジスタを形成した半導体記憶装置において、半導体基
板上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極の側部に形成された第１の側壁絶縁膜
と、ゲート電極のソース・ドレイン形成側の基板上に形
成された半導体層と、ゲート電極の側部で半導体層の上
に形成された第２の側壁絶縁膜と、基板表面に形成され
たソース・ドレイン領域とを具備してなることを特徴と
する。
ンジスタを形成した半導体記憶装置において、半導体基
板上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極の側部に形成された第１の側壁絶縁膜
と、ゲート電極のソース・ドレイン形成側の基板上に形
成された半導体層と、ゲート電極の側部で半導体層の上
に形成された第２の側壁絶縁膜と、基板表面に形成され
たソース・ドレイン領域とを具備してなることを特徴と
する。
【０００９】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 半導体層はエピタキシャル成長層であること。 (2) 基板表面のソース・ドレイン領域は、エピタキシャ
ル層からの固相拡散により形成されたものであること。 (3) エピタキシャル層の露出した部分に、該エピタキシ
ャル層よりも膜厚の厚い第２のエピタキシャル層を形成
し、この第２のエピタキシャル層をソース，ドレインの
一部として使用すること。 (4) ゲート電極及び側壁絶縁膜をマスクとして基板中に
不純物をイオン注入し、固相拡散によるソース・ドレイ
ン領域よりも深い第２のソース・ドレイン領域を形成す
ること。
は次のものがあげられる。 (1) 半導体層はエピタキシャル成長層であること。 (2) 基板表面のソース・ドレイン領域は、エピタキシャ
ル層からの固相拡散により形成されたものであること。 (3) エピタキシャル層の露出した部分に、該エピタキシ
ャル層よりも膜厚の厚い第２のエピタキシャル層を形成
し、この第２のエピタキシャル層をソース，ドレインの
一部として使用すること。 (4) ゲート電極及び側壁絶縁膜をマスクとして基板中に
不純物をイオン注入し、固相拡散によるソース・ドレイ
ン領域よりも深い第２のソース・ドレイン領域を形成す
ること。
【００１０】
【作用】本発明によれば、ゲート側壁下に半導体層を積
み上げ、これをソース，ドレインの一部として使用し、
ゲート側壁下のソース，ドレイン領域の実効的厚さを厚
くして、この部分の抵抗を下げることができる。従っ
て、極浅拡散層を用いてもゲート側壁下のソース，ドレ
インの抵抗を小さくすることができ、今後の微細化にも
十分対応することができる。
み上げ、これをソース，ドレインの一部として使用し、
ゲート側壁下のソース，ドレイン領域の実効的厚さを厚
くして、この部分の抵抗を下げることができる。従っ
て、極浅拡散層を用いてもゲート側壁下のソース，ドレ
インの抵抗を小さくすることができ、今後の微細化にも
十分対応することができる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１（ａ）は、本発明の第１の実施例に係
わるＭＯＳトランジスタの素子構造を示す断面図であ
る。ここでは、ｐチャネルＭＯＳトランジスタを例にと
り説明するが、不純物のタイプを変えるだけでｎチャネ
ルＭＯＳトランジスタにも適用することができる。
する。 （実施例１）図１（ａ）は、本発明の第１の実施例に係
わるＭＯＳトランジスタの素子構造を示す断面図であ
る。ここでは、ｐチャネルＭＯＳトランジスタを例にと
り説明するが、不純物のタイプを変えるだけでｎチャネ
ルＭＯＳトランジスタにも適用することができる。
【００１２】ｎ型Ｓｉ基板１１上にフィールド酸化膜
（素子分離領域）１２が形成され、フィールド酸化膜１
２で囲まれた素子形成領域には、ゲート酸化膜１３を介
して多結晶シリコン電極（ゲート電極）１４が形成され
ている。ゲート電極１４が形成されていない基板表面に
は第１のＳｉエピタキシャル層１５が形成され、ゲート
電極１４の側壁にはＣＶＤ−ＳｉＯ2 膜からなる側壁絶
縁膜１６が形成されている。この側壁絶縁膜１６はＳｉ
エピタキシャル層１５上に形成されている。
（素子分離領域）１２が形成され、フィールド酸化膜１
２で囲まれた素子形成領域には、ゲート酸化膜１３を介
して多結晶シリコン電極（ゲート電極）１４が形成され
ている。ゲート電極１４が形成されていない基板表面に
は第１のＳｉエピタキシャル層１５が形成され、ゲート
電極１４の側壁にはＣＶＤ−ＳｉＯ2 膜からなる側壁絶
縁膜１６が形成されている。この側壁絶縁膜１６はＳｉ
エピタキシャル層１５上に形成されている。
【００１３】また、Ｓｉエピタキシャル層１５上には第
２のＳｉエピタキシャル層１７が形成されている。基板
表面のＳｉエピタキシャル層１５の下部には、固相拡散
によるｐ型拡散層（極浅拡散層）１８が形成されてお
り、この極浅拡散層１８がソース・ドレイン領域をなす
ものとなっている。
２のＳｉエピタキシャル層１７が形成されている。基板
表面のＳｉエピタキシャル層１５の下部には、固相拡散
によるｐ型拡散層（極浅拡散層）１８が形成されてお
り、この極浅拡散層１８がソース・ドレイン領域をなす
ものとなっている。
【００１４】次に、上記実施例のＭＯＳトランジスタの
製造方法を、図２を参照して説明する。まず、図２
（ａ）に示すように、ｎ型Ｓｉ基板１１上に素子分離領
域１２を形成した後、熱酸化によるゲート酸化膜１３及
び多結晶シリコン電極１４を形成し、これらをゲートパ
ターンに加工する。
製造方法を、図２を参照して説明する。まず、図２
（ａ）に示すように、ｎ型Ｓｉ基板１１上に素子分離領
域１２を形成した後、熱酸化によるゲート酸化膜１３及
び多結晶シリコン電極１４を形成し、これらをゲートパ
ターンに加工する。
【００１５】次いで、図２（ｂ）に示すように、エピタ
キシャル成長法を用い、例えば硼素を添加しながら、ソ
ース・ドレイン形成領域に第１のＳｉエピタキシャル層
１５を選択的に成長させる。このＳｉエピタキシャル層
１５の厚さは５０ｎｍ、硼素の濃度は１×１０20ｃｍ-3
とした。
キシャル成長法を用い、例えば硼素を添加しながら、ソ
ース・ドレイン形成領域に第１のＳｉエピタキシャル層
１５を選択的に成長させる。このＳｉエピタキシャル層
１５の厚さは５０ｎｍ、硼素の濃度は１×１０20ｃｍ-3
とした。
【００１６】なお、Ｓｉエピタキシャル層１５はＳｉ表
面から成長するので、図２（ａ）のような構成であれば
格別にマスクを設けることなく、ソース・ドレイン形成
領域のみに選択的に成長させることができる。ゲート電
極１４として多結晶シリコンを用いた場合、このゲート
電極１４の表面にもＳｉエピタキシャル層が成長される
が、ゲート電極１４側と基板側のＳｉエピタキシャル層
が接触しない限り問題とならない。また、ゲート電極１
４としてメタルを用いればゲート電極表面へのＳｉエピ
タキシャル層の成長を防止することができる。
面から成長するので、図２（ａ）のような構成であれば
格別にマスクを設けることなく、ソース・ドレイン形成
領域のみに選択的に成長させることができる。ゲート電
極１４として多結晶シリコンを用いた場合、このゲート
電極１４の表面にもＳｉエピタキシャル層が成長される
が、ゲート電極１４側と基板側のＳｉエピタキシャル層
が接触しない限り問題とならない。また、ゲート電極１
４としてメタルを用いればゲート電極表面へのＳｉエピ
タキシャル層の成長を防止することができる。
【００１７】次いで、図２（ｃ）に示すように、一様に
例えばＣＶＤ−ＳｉＯ2 膜を堆積した後、異方性エッチ
ングを用いてエッチバックすることにより、ゲート電極
１４の側部に側壁絶縁膜としてのＣＶＤ−ＳｉＯ2 膜１
６を（例えば膜厚８０ｎｍ）を形成する。この側壁絶縁
膜１６はＢＳＧのように不純物を添加したものでもよい
し（ｎチャネルＭＯＳトランジスタの場合はＰＳＧ，Ａ
ｓＳＧ）、ＳｉＮ等でもよい。
例えばＣＶＤ−ＳｉＯ2 膜を堆積した後、異方性エッチ
ングを用いてエッチバックすることにより、ゲート電極
１４の側部に側壁絶縁膜としてのＣＶＤ−ＳｉＯ2 膜１
６を（例えば膜厚８０ｎｍ）を形成する。この側壁絶縁
膜１６はＢＳＧのように不純物を添加したものでもよい
し（ｎチャネルＭＯＳトランジスタの場合はＰＳＧ，Ａ
ｓＳＧ）、ＳｉＮ等でもよい。
【００１８】次いで、再びエピタキシャル成長法を用
い、硼素を添加しながら、Ｓｉエピタキシャル層１５上
にこれよりも膜厚の厚い第２のＳｉエピタキシャル層１
７を選択的に成長させ（例えば膜厚１００ｎｍ、硼素の
濃度は５×１０20ｃｍ-3）、メタルとのコンタクトを取
る厚いソース，ドレイン電極を形成する。さらに、熱工
程によりＳｉエピタキシャル層１５から基板１１に硼素
を固相拡散させて極浅拡散層（ソース・ドレイン領域）
１８を形成することにより、前記図１（ａ）に示す構造
が得られる。
い、硼素を添加しながら、Ｓｉエピタキシャル層１５上
にこれよりも膜厚の厚い第２のＳｉエピタキシャル層１
７を選択的に成長させ（例えば膜厚１００ｎｍ、硼素の
濃度は５×１０20ｃｍ-3）、メタルとのコンタクトを取
る厚いソース，ドレイン電極を形成する。さらに、熱工
程によりＳｉエピタキシャル層１５から基板１１に硼素
を固相拡散させて極浅拡散層（ソース・ドレイン領域）
１８を形成することにより、前記図１（ａ）に示す構造
が得られる。
【００１９】ここで、極浅ソース・ドレイン領域１８を
形成する際には、ゲート電極端とソース，ドレインとの
間にオフセットが生じないようにする。このとき、拡散
層１８の深さは例えば１３ｎｍである。ゲート側壁をＢ
ＳＧで形成したときはＢＳＧからも硼素が拡散して拡散
層１８の深さを浅くしてもオフセットをより確実に防ぐ
ことができる。
形成する際には、ゲート電極端とソース，ドレインとの
間にオフセットが生じないようにする。このとき、拡散
層１８の深さは例えば１３ｎｍである。ゲート側壁をＢ
ＳＧで形成したときはＢＳＧからも硼素が拡散して拡散
層１８の深さを浅くしてもオフセットをより確実に防ぐ
ことができる。
【００２０】なお、これ以降は、層間絶縁膜の堆積、ド
レインコンタクトホールの開口、金属配線の形成、さら
にパッシベーション膜の形成を行うことにより、ＭＯＳ
トランジスタが完成する。
レインコンタクトホールの開口、金属配線の形成、さら
にパッシベーション膜の形成を行うことにより、ＭＯＳ
トランジスタが完成する。
【００２１】このように本実施例によれば、Ｓｉエピタ
キシャル層１５からの固相拡散によりソース・ドレイン
領域１８を形成しているので、ソース・ドレイン領域１
８を極浅に形成することができ、さらにＳｉエピタキシ
ャル層１５の存在によりソース，ドレインの抵抗を十分
小さくすることができる。Ｓｉエピタキシャル層１５上
にＳｉエピタキシャル層１７を設けることにより、さら
にソース，ドレインの抵抗を小さくすることができる。
キシャル層１５からの固相拡散によりソース・ドレイン
領域１８を形成しているので、ソース・ドレイン領域１
８を極浅に形成することができ、さらにＳｉエピタキシ
ャル層１５の存在によりソース，ドレインの抵抗を十分
小さくすることができる。Ｓｉエピタキシャル層１５上
にＳｉエピタキシャル層１７を設けることにより、さら
にソース，ドレインの抵抗を小さくすることができる。
【００２２】また、側壁絶縁膜１６がＳｉエピタキシャ
ル層１５の上に存在し、Ｓｉエピタキシャル層１５はゲ
ート側壁部に接しているため、固相拡散による極浅のソ
ース・ドレイン領域１８をゲートとセルフアラインで正
確に位置決め形成することができる。これは、ＭＯＳト
ランジスタの素子特性のバラツキ防止に極めて有効であ
る。
ル層１５の上に存在し、Ｓｉエピタキシャル層１５はゲ
ート側壁部に接しているため、固相拡散による極浅のソ
ース・ドレイン領域１８をゲートとセルフアラインで正
確に位置決め形成することができる。これは、ＭＯＳト
ランジスタの素子特性のバラツキ防止に極めて有効であ
る。
【００２３】図１（ｂ）は基本的には図１（ａ）と同様
の構成であるが、Ｓｉエピタキシャル層１７を形成する
代わりに、基板側に深い拡散層１９を形成している。こ
れは、前記図２（ｃ）に示す工程の後、素子分離領域１
２，ゲート電極１４及び側壁絶縁幕１６をマスクに硼素
をイオン注入して、第１のソース・ドレイン領域１８よ
りも深い第２のソース・ドレイン領域１９を形成したも
のである。このような構成であっても、図１（ａ）のＭ
ＯＳトランジスタと同様の効果が得られる。 （実施例２）図３（ａ）は、本発明の第２の実施例に係
わるＭＯＳトランジスタの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
の構成であるが、Ｓｉエピタキシャル層１７を形成する
代わりに、基板側に深い拡散層１９を形成している。こ
れは、前記図２（ｃ）に示す工程の後、素子分離領域１
２，ゲート電極１４及び側壁絶縁幕１６をマスクに硼素
をイオン注入して、第１のソース・ドレイン領域１８よ
りも深い第２のソース・ドレイン領域１９を形成したも
のである。このような構成であっても、図１（ａ）のＭ
ＯＳトランジスタと同様の効果が得られる。 （実施例２）図３（ａ）は、本発明の第２の実施例に係
わるＭＯＳトランジスタの素子構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００２４】この実施例が先に説明した第１の実施例と
異なる点は、ゲート電極の上部に酸化膜や窒化膜等の絶
縁膜を形成し、さらにゲート電極の側部に薄いゲート側
壁を形成したものである。これ以外は第１の実施例と同
様である。
異なる点は、ゲート電極の上部に酸化膜や窒化膜等の絶
縁膜を形成し、さらにゲート電極の側部に薄いゲート側
壁を形成したものである。これ以外は第１の実施例と同
様である。
【００２５】図４は、第２の実施例のＭＯＳトランジス
タの製造工程を示す断面図である。この実施例では、前
記図２（ａ）に示す工程の後、図４（ａ）に示すよう
に、ゲート電極１４の側部に第１の側壁絶縁膜３１を形
成し、さらにゲート電極１４の上に上部絶縁膜３２を形
成する。
タの製造工程を示す断面図である。この実施例では、前
記図２（ａ）に示す工程の後、図４（ａ）に示すよう
に、ゲート電極１４の側部に第１の側壁絶縁膜３１を形
成し、さらにゲート電極１４の上に上部絶縁膜３２を形
成する。
【００２６】ここで、第１の側壁絶縁膜３１の厚さは１
０ｎｍと極めて薄くする。この側壁絶縁膜３１はＳｉＯ
2 でもよいし、ＢＳＧのように不純物を添加したもので
もよいし（ｎチャネルＭＯＳトランジスタの場合はＰＳ
Ｇ，ＡｓＳＧ）、ＳｉＮ等でもよい。上部絶縁膜３２は
必ずしも必要ではなく、省略してもよい。
０ｎｍと極めて薄くする。この側壁絶縁膜３１はＳｉＯ
2 でもよいし、ＢＳＧのように不純物を添加したもので
もよいし（ｎチャネルＭＯＳトランジスタの場合はＰＳ
Ｇ，ＡｓＳＧ）、ＳｉＮ等でもよい。上部絶縁膜３２は
必ずしも必要ではなく、省略してもよい。
【００２７】これ以降は、図４（ｂ）（ｃ）に示すよう
に第１の実施例と同様にして、第１のＳｉエピタキシャ
ル層１５，第２の側壁絶縁膜１６，第２のＳｉエピタキ
シャル層１７を形成し、さらに固相拡散により極浅のソ
ース・ドレイン領域１８を形成することにより、前記図
３（ａ）に示す構造が得られる。
に第１の実施例と同様にして、第１のＳｉエピタキシャ
ル層１５，第２の側壁絶縁膜１６，第２のＳｉエピタキ
シャル層１７を形成し、さらに固相拡散により極浅のソ
ース・ドレイン領域１８を形成することにより、前記図
３（ａ）に示す構造が得られる。
【００２８】このような構成であれば、第１の実施例と
同様の効果が得られるのは勿論のこと、Ｓｉエピタキシ
ャル層１５を選択成長する際に、ゲート側壁に不要なエ
ピタキシャル層が形成されるのを未然に防止することが
できる。
同様の効果が得られるのは勿論のこと、Ｓｉエピタキシ
ャル層１５を選択成長する際に、ゲート側壁に不要なエ
ピタキシャル層が形成されるのを未然に防止することが
できる。
【００２９】図３（ｂ）は基本的には図３（ａ）と同様
の構成であるが、Ｓｉエピタキシャル層１７を形成する
代わりに、基板側に深い拡散層１９を形成している。こ
れは、前記図４（ｃ）に示す工程の後、素子分離領域１
２，ゲート電極１４及び側壁絶縁幕１６をマスクに硼素
をイオン注入して、第１のソース・ドレイン領域１８よ
りも深い第２のソース・ドレイン領域１９を形成したも
のである。このような構成であっても、図１（ａ）のＭ
ＯＳトランジスタと同様の効果が得られる。
の構成であるが、Ｓｉエピタキシャル層１７を形成する
代わりに、基板側に深い拡散層１９を形成している。こ
れは、前記図４（ｃ）に示す工程の後、素子分離領域１
２，ゲート電極１４及び側壁絶縁幕１６をマスクに硼素
をイオン注入して、第１のソース・ドレイン領域１８よ
りも深い第２のソース・ドレイン領域１９を形成したも
のである。このような構成であっても、図１（ａ）のＭ
ＯＳトランジスタと同様の効果が得られる。
【００３０】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ソース・ドレイン領域
の抵抗をより小さくするために第２のエピタキシャル層
又は第２のソース・ドレイン拡散層を形成したが、第１
のソース・ドレイン領域及び第１のエピタキシャル層で
十分に抵抗が小さい場合は、第２のエピタキシャル層や
第２のソース・ドレイン拡散層を形成する必要はない。
れるものではない。実施例では、ソース・ドレイン領域
の抵抗をより小さくするために第２のエピタキシャル層
又は第２のソース・ドレイン拡散層を形成したが、第１
のソース・ドレイン領域及び第１のエピタキシャル層で
十分に抵抗が小さい場合は、第２のエピタキシャル層や
第２のソース・ドレイン拡散層を形成する必要はない。
【００３１】本実施例では半導体層としてエピタキシャ
ル層を用いたが、これに限る必要はなく、用途に応じて
アモルファス層，多結晶層でもよい。また、ゲート近傍
のソース・ドレインの形成も半導体層からの固相拡散に
限定する必要はなく、半導体層形成以前にドーピングし
ておいてもよいし、半導体形成後に半導体層を通してイ
オン注入で形成してもよい。また、各部の材料，膜厚等
は仕様に応じて適宜変更可能である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
ル層を用いたが、これに限る必要はなく、用途に応じて
アモルファス層，多結晶層でもよい。また、ゲート近傍
のソース・ドレインの形成も半導体層からの固相拡散に
限定する必要はなく、半導体層形成以前にドーピングし
ておいてもよいし、半導体形成後に半導体層を通してイ
オン注入で形成してもよい。また、各部の材料，膜厚等
は仕様に応じて適宜変更可能である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
【００３２】
【発明の効果】以上詳述したように本発明によれば、Ｍ
ＯＳトランジスタのゲート側壁下部に基板から積み上げ
た半導体層をソース，ドレインの一部として使用するこ
とにより、極浅拡散層を用いてもゲート側壁下のソー
ス，ドレインの抵抗を小さくすることができ、より微細
化に適した半導体装置を実現することが可能となる。
ＯＳトランジスタのゲート側壁下部に基板から積み上げ
た半導体層をソース，ドレインの一部として使用するこ
とにより、極浅拡散層を用いてもゲート側壁下のソー
ス，ドレインの抵抗を小さくすることができ、より微細
化に適した半導体装置を実現することが可能となる。
【図１】第１の実施例に係わるＭＯＳトランジスタの素
子構造を示す断面図。
子構造を示す断面図。
【図２】第１の実施例の製造工程を示す断面図。
【図３】第２の実施例に係わるＭＯＳトランジスタの素
子構造を示す断面図。
子構造を示す断面図。
【図４】第２の実施例の製造工程を示す断面図。
【図５】従来のＭＯＳトランジスタの素子構造を示す断
面図。
面図。
１１…シリコン基板（半導体基板） １２…素子分離酸化膜 １３…ゲート酸化膜（ゲート絶縁膜） １４…多結晶シリコン電極（ゲート電極） １５…第１のＳｉエピタキシャル層 １６…第２の側壁絶縁膜 １７…第２のＳｉエピタキシャル層 １８…第１のソース・ドレイン領域（極浅拡散層） １９…第２のソース・ドレイン領域 ３１…第１の側壁絶縁膜 ３２…上部絶縁膜
Claims (2)
- 【請求項１】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、このゲート電極のソース・ドレイ
ン形成側の基板上に形成された半導体層と、前記ゲート
電極の側部で前記半導体層の上に形成された側壁絶縁膜
と、前記基板表面に形成されたソース・ドレイン領域と
を具備してなることを特徴とする半導体記憶装置。 - 【請求項２】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、このゲート電極の側部に形成され
た第１の側壁絶縁膜と、前記ゲート電極のソース・ドレ
イン形成側の基板上に形成された半導体層と、前記ゲー
ト電極の側部で前記半導体層の上に形成された第２の側
壁絶縁膜と、前記基板表面に形成されたソース・ドレイ
ン領域とを具備してなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22836893A JPH0786579A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22836893A JPH0786579A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786579A true JPH0786579A (ja) | 1995-03-31 |
Family
ID=16875372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22836893A Pending JPH0786579A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786579A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-09-14 JP JP22836893A patent/JPH0786579A/ja active Pending
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