KR100524635B1 - 피모스 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 인-시츄 도핑 선택적 에피택셜 성장 기법(in-situ doped selective epitaxial growth)을 이용하여 전기적 특성을 향상시킨 PMOS 소자 및 그 제조 방법에 관한 것으로서, 본 발명의 PMOS 소자 제조방법은 절연 기판 상에 산화막층과 질화막층을 차례로 적층한 후 기판 중앙 부위만 남기도록 선택적으로 패터닝하는 단계와, 상기 기판의 양측면 상에 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층의 높이에 상응하도록 제 1 폴리 실리콘층을 형성함과 동시에 p형 불순물 이온 가스를 주입하여 상기 제 1 폴리 실리콘층 내에 도핑하여 소스/드레인 영역을 형성하는 단계와, 상기 제 1 폴리 실리콘층을 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층을 소정 부분 덮을 정도로 성장시켜 제 2 폴리 실리콘층을 형성함과 동시에 p형 불순물 이온을 주입하여 제 2 폴리 실리콘층 내에 도핑하여 LDD 영역을 형성하는 단계와, 상기 제 2 폴리 실리콘층을 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층을 완전히 덮도록 성장시켜 제 3 폴리 실리콘층을 형성함과 동시에 n형 불순물 이온을 주입하여 제 3 폴리 실리콘층 내에 도핑하여 채널층을 형성하는 단계와, 상기 제 3 폴리 실리콘층을 포함한 기판 전면에 산화막 및 게이트 전극 형성 물질을 적층한 후 선택적으로 패터닝하여 게이트 산화막 및 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 PMOS 소자의 제조 방법에 관한 것으로서, 특히 인-시츄 도핑 선택적 에피택셜 성장 기법(in-situ doped selective epitaxial growth)을 이용하여 전기적 특성을 향상시킨 PMOS 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 크기 및 디자인 룰(design rule)이 점차 축소됨에 따라, 반도체 소자를 구성하는 중요한 요소인 MOSFET(Metal Oxide Semiconductor FET)의 크기 축소(scale down)도 점차 가속화되고 있다. 그러나, MOSFET의 크기 감소는 게이트 유효 채널 길이(gate effect channel length)를 감소시켜 소스와 드레인 사이의 펀치 스루(punch through) 및 단채널효과(Short Channel Effect; SCE)를 유발시킨다. 이러한 펀치 스루 및 단채널효과를 개선하기 위해 선택적 에피층 성장(Selective Epitaxial Growth)을 이용한 반도체 소자에 대한 연구가 진행되고 있다.
한편, 종래의 PMOS 소자의 경우, 캐리어의 이동도(carrier mobility) 즉, 홀(hole)의 이동도가 전자(electron) 이동도의 30% 수준에 불과하기 때문에 온-커런트(on-current)를 향상시키기 위하여 도판트 프로파일을 최적화시키는 방법을 택하고 있다. 그런데, 소자의 전기적 특성은 서로 상관 관계(trade-off)를 갖기 때문에 온-커런트의 향상시키면 오프-커런트(off-current)의 증가를 야기한다. 즉, PMOS의 접합(junction)을 구성하는 도판트로 주로 붕소(boron)가 적용되는데, 붕소의 확산도(diffusivity)는 매우 큰 값을 갖고 있어 온-커런트의 향상을 위해 도핑 농도를 증가시킬 경우 소스/드레인 간의 강한 전계가 발생하여 펀치 스루 현상이 쉽게 발생된다. 또한, 후속 열처리 공정의 진행시 열에 의한 영향에 민감하여, 약 650℃ 이상의 열처리 공정시에는 문턱 전압(threshold voltage)의 재조절이 요구되는 등의 번거로움이 뒤따른다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 선택적 에피택셜 성장 기법을 이용하여 PMOS 소자 내의 캐리어 이동도 등의 전기적 특성을 향상시키는 PMOS 소자 및 그 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 PMOS 소자는 절연 기판 상의 중앙 부위에 선택적으로 패터닝되어 순차적으로 형성되어 있는 산화막층과 질화막층;과, 상기 산화막층 및 질화막층 좌우의 기판 상에 형성되어 상기 산화막층 및 질화막층의 높이와 동일한 높이를 갖으며, p형 불순물 이온이 주입된 소스/드레인 영역을 구비하는 제 1 폴리 실리콘층;과, 상기 질화막층을 소정 부분 덮도록 제 1 폴리 실리콘층 상에 형성되어 LDD 영역을 구비하는 제 2 폴리 실리콘층;과, 상기 제 2 폴리 실리콘층과 동일 높이를 갖도록 상기 질화막층 상에 형성되어 채널층을 구비하는 제 3 폴리 실리콘층;과, 상기 제 2 및 제 3 폴리 실리콘층에 형성되어 있는 게이트 스택을 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 폴리 실리콘층은 상기 기판 상에 형성되어 상기 질화막층과 동일한 높이를 갖으며, p형 불순물 이온이 주입된 소스/드레인 영역을 구비하는 제 1 폴리 실리콘층과, 상기 질화막층을 소정 부분 덮도록 제 1 폴리 실리콘층 상에 형성되어 LDD 영역을 구비하는 제 2 폴리 실리콘층과, 상기 제 2 폴리 실리콘층과 동일 높이를 갖도록 상기 질화막층 상에 형성되어 채널층을 구비하는 제 3 폴리 실리콘층으로 구성되는 것을 특징으로 한다.
본 발명의 PMOS 소자 제조방법은 절연 기판 상에 산화막층과 질화막층을 차례로 적층한 후 기판 중앙 부위만 남기도록 선택적으로 패터닝하는 단계와, 상기 기판의 양측면 상에 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층의 높이에 상응하도록 제 1 폴리 실리콘층을 형성함과 동시에 p형 불순물 이온 가스를 주입하여 상기 제 1 폴리 실리콘층 내에 도핑하여 소스/드레인 영역을 형성하는 단계와, 상기 제 1 폴리 실리콘층을 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층을 소정 부분 덮을 정도로 성장시켜 제 2 폴리 실리콘층을 형성함과 동시에 p형 불순물 이온을 주입하여 제 2 폴리 실리콘층 내에 도핑하여 LDD 영역을 형성하는 단계와, 상기 제 2 폴리 실리콘층을 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층을 완전히 덮도록 성장시켜 제 3 폴리 실리콘층을 형성함과 동시에 n형 불순물 이온을 주입하여 제 3 폴리 실리콘층 내에 도핑하여 채널층을 형성하는 단계와, 상기 제 3 폴리 실리콘층을 포함한 기판 전면에 산화막 및 게이트 전극 형성 물질을 적층한 후 선택적으로 패터닝하여 게이트 산화막 및 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 특징에 따르면, 채널층 및 LDD(Lightly Doped Drain) 하부에 질화막을 형성시켜 기판에 대한 압축 응력을 가하게 함으로서 채널층의 캐리어 이동도, 정확히는 홀(hole)의 이동도를 향상시키며, 인-시츄 도핑 선택적 에피택셜 성장 기법을 사용하여 채널 층 내의 도펀트 농도 분포가 채널의 중심부에서 높고 소스/드레인 쪽으로 갈수록 낮아지는 도펀트 분포를 구현하여 안정적인 게이트 구동을 담보할 수 있다.
이하, 도면을 참조하여 본 발명의 PMOS 소자 및 그 제조방법을 상세히 설명하기로 한다. 도 1은 본 발명의 PMOS 소자의 구조 단면도이다.
도 1에 도시한 바와 같이, 먼저 필드 산화 또는 STI(Shallow Trench Isolation) 공정을 통해 제조된 소자 격리막(도시하지 않음)을 구비하는 절연 기판(101) 상의 중앙 부위에 선택적으로 패터닝되어 순차적으로 형성되어 있는 산화막층(102)과 질화막층(103)이 구비된다. 상기 산화막층(102)은 후속 공정에서의 RIE(Reactive Ion Etching)과 같은 식각 공정 수행시 기판의 손상을 방지하기 위한 일종의 보호막으로서, 그 두께는 5∼15nm 정도가 바람직하다. 상기 산화막층(102) 상에 형성되어 있는 질화막층(103)은 기판 자체에 압축 응력을 가하는 역할을 수행하여 기판 내에서의 캐리어 이동도, 정확히는 홀(hole)의 이동도를 향상시킨다. 상기 질화막층(103)의 두께는 두꺼울수록 홀 이동도 향상 효과가 증대되지만, 후속의 선택적 에피택셜 성장 공정 시간이 증가하는 문제가 있다. 이러한 점을 고려하여 바람직한 질화막층(103)의 두께는 35∼150nm 정도이다. 또한, 후속 공정에서 형성될 게이트 스택 및 LDD 영역(gate stack)의 크기를 고려하여 질화막층(103)의 폭은 (게이트 폭의 길이 + 2 x LDD 영역의 길이) 정도로 형성하는 것이 바람직하다.
상기 기판(101) 상에 상기 질화막층(103)을 충분히 덮도록 폴리 실리콘층(104)이 형성되어 있는데, 상기 폴리 실리콘층은(104) 구체적으로 제 1, 제 2, 제 3 폴리 실리콘층(104a, 104b, 104c)으로 구성된다. 상기 제 1 폴리 실리콘층(104a)은 상기 질화막층(103)과 동일한 높이를 갖으며, P형 불순물 이온이 주입된 소스/드레인 영역을 구비한다. 상기 제 2 폴리 실리콘층(104b)은 상기 질화막층(103)을 소정 부분 덮도록 제 1 폴리 실리콘층(104a) 상에 형성되어 LDD(Lightly Doped Drain) 영역을 구비한다. 상기 제 3 폴리 실리콘층(104c)은 상기 제 2 폴리 실리콘(104b)층과 동일 높이를 갖도록 상기 질화막층(103) 상에 형성되어 채널층을 구비한다. 상기 채널층의 도펀트 프로파일(dopant profile)은 채널의 중심으로부터 소스/드레인 영역으로 갈수록 도펀트의 농도가 낮게 형성되어 있어 문턱 전압에 영향을 미치는 전계를 최소화하게 된다.
한편, 상기와 같은 제 1, 제 2, 제 3 폴리 실리콘층(104a, 104b, 104c)은 모두 선택적 에피택셜 성장 기법을 이용하는데, 상기 제 2 폴리 실리콘층(104b)의 성장시에는 기판 측면에서부터의 성장이 실시되기 때문에 중앙 쪽으로의 패이싯(facet)(105)이 발생된다. 상기 패이싯(105)은 LDD 영역과 게이트 산화막(106) 간에 이격을 줌으로써 접합 영역과 오버랩되는 게이트의 끝부분에 강한 전계가 집중되어 발생하는 핫 캐리어 효과(hot carrier effect)를 억제하는 역할을 수행한다.
상기와 같이 제 1, 제 2, 제 3 폴리 실리콘(104a, 104b, 104c)으로 구성되는 폴리 실리콘층 상에는 게이트 산화막(106), 게이트 전극(107) 및 게이트 측벽(108)으로 구성되는 게이트 스택(gate stack)이 형성되어 있다.
도 2a 내지 2f는 본 발명의 PMOS 소자 제조방법을 설명하기 위한 공정 단면도이다. 먼저, 도 2a 및 도 2b에 도시한 바와 같이, 절연 기판 상에 필드 산화 또는 STI 공정을 이용하여 소자 격리막(도시하지 않음)을 형성한다. 소자 격리막을 형성한 후에, 기판(101) 상에 산화막층(102)과 질화막층(103)을 차례로 적층한 후 기판 중앙 부위만 남기도록 선택적으로 패터닝한다. 상기 산화막층(102)은 후속 공정에서의 RIE(Reactive Ion Etching)과 같은 식각 공정 수행시 기판의 손상을 방지하기 위한 일종의 보호막으로서, 그 두께는 5∼15nm 정도가 바람직하다. 그리고, 상기 질화막층(103)은 물리적 화학 기상 증착법(Physical Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 형성한다. 상기와 같이 PECVD법을 이용하는 이유는 홀(hole)의 이동도를 높이기 위함으로 반대로 전자(electron)의 이동도를 높이기 위해서는 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition; LPCVD)이 이용된다. 이 때, 상기 질화막층(103)의 형성 두께는 두꺼울수록 홀 이동도의 향상 효과가 증대되지만, 후속 선택적 에피택셜 성장 공정 시간이 증가하는 문제가 있기 때문에 35∼150nm 정도로 형성하는 것이 바람직하다. 또한, 상기 질화막층(103)의 폭은 이후 형성될 게이트 스택 및 LDD 영역의 크기를 고려하여 (게이트 폭의 길이 + 2 x LDD 영역의 길이) 정도로 형성하는 것이 바람직하다. 상기와 같이 PECVD법으로 증착, 패터닝된 질화막층(103)은 기판에 대해 압축 응력을 가하는 역할을 하여 기판 내의 홀 이동도를 향상시키게 된다.
이어, 도 2c에 도시한 바와 같이, 상기 질화막층(103)과 동일 높이를 갖도록 상기 기판 상에 제 1 폴리 실리콘층(104a)을 선택적 에피택셜 성장 기법을 이용하여 성장시킨다. 또한, 상기 제 1 폴리 실리콘층(104a)의 형성과 동시에 B2H6 가스와 같은 p형 불순물 원소를 포함한 도핑 가스를 반응 챔버 내에 주입하여 p형 불순물 이온이 상기 제 1 폴리 실리콘층(104a) 내에 주입되도록 하여 소스/드레인 영역을 형성한다. 이와 같이 폴리 실리콘층의 성장과 함께 도핑 주입되는 것을 주지하는 바와 같이 인-시츄 도핑 선택적 에피택셜 성장 기법(in-situ doped selective epitaxial growth)이라 일컫는다.
도 2d에 도시한 바와 같이, 상기 제 1 폴리 실리콘층(104a)을 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층(103)을 소정 부분 덮도록 성장시켜 제 2 폴리 실리콘층(104b)을 형성한다. 상기 제 2 폴리 실리콘층(104b)은 수직 성장함과 함께 기판 중앙 쪽으로의 측면 성장도 수행되기 때문에 필연적으로 기판 중앙 부위 쪽의 제 2 폴리 실리콘(104b)은 패이싯(facet)(105) 형상을 갖게 된다. 상기 패이싯(105)은 LDD 영역과 게이트 산화막 간에 이격을 줌으로써 접합 영역과 오버랩되는 게이트의 끝부분에 강한 전계가 집중되어 발생하는 핫 캐리어 효과(hot carrier effect)를 억제하는 역할을 수행한다. 상기 제 2 폴리 실리콘층(104b)을 형성하는 공정에서도 제 1 폴리 실리콘층(104a)을 형성할 때와 마찬가지로 인-시츄 도핑 선택적 에피택셜 성장 기법을 이용하는데, 이 단계의 공정에서는 B2H6 가스와 같은 p형 불순물 원소를 함유하는 가스를 주입하여 상기 제 2 폴리 실리콘층(104b) 내에 LDD 영역을 형성하도록 한다.
상기와 같이 LDD 영역을 구비하는 제 2 폴리 실리콘층(104b)을 형성한 후에, 도 2e에 도시한 바와 같이 상기 제 2 폴리 실리콘층(104b)을 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층을 완전히 덮도록 성장시켜 제 3 폴리 실리콘층(104c)을 형성함과 동시에 n형 불순물 이온을 주입하여 제 3 폴리 실리콘층(104c) 내에 도핑하여 채널층을 형성한다.
제 3 폴리 실리콘층(104c)을 형성하는 공정 역시 인-시츄 도핑 선택적 에피택셜 성장 기법을 이용한다. PH3 가스와 같은 n형 불순물 원소를 함유하는 가스를 주입하여 제 3 폴리 실리콘층(104c) 내에 p형 불순물 이온이 주입되도록 하여 채널층을 형성한다. 이 때, 상기 n형 불순물 원소를 함유하는 가스는 분압을 서서히 올려주어 채널층 중심 부위에서 도핑 농도가 최대값을 가지도록 한다. 채널층 중심에서 소스/드레인 쪽으로 갈수록 도핑 농도를 낮게 함으로써 문턱 전압에 미치는 전계의 영향을 최소화할 수 있다.
마지막으로, 상기와 같이 제 1, 제 2, 제 3 폴리 실리콘층(104a, 104b, 104c)이 형성된 기판 상에 산화막 및 게이트 전극 형성 물질을 적층한 후 선택적으로 패터닝하여 게이트 산화막(106) 및 게이트 전극(107)을 형성하는 등의 일련의 반도체 형성 공정을 진행함으로써 본 발명의 PMOS 소자의 제조 방법을 완료한다.
한편, 상기 제 2 폴리 실리콘층(104b)의 형성시 성장 속도가 빠른 공정 조건을 사용할 경우에는 패이싯(facet)면(105)의 분율이 증가하여 채널 형성 후에 제 2, 제 3 폴리 실리콘층(104b, 104c)의 평탄화를 위한 CMP(Chemical Mechanical Polishing) 공정을 실시하고 이어, 기판 표면의 손상을 제거하기 위한 산화 및 세정 공정을 추가로 실시한다.
상술한 바와 같은 본 발명의 PMOS 소자 및 그 제조방법은 다음과 같은 효과가 있다.
PECVD법으로 증착된 질화막을 채널층 및 LDD 영역 하부에 위치시켜 기판에 압축 응력을 가하게 함으로써, 오프-커런트(off-current)의 증가를 최소화하고 온-커런트(on-current)를 최대화하여 홀의 이동도(hole mobility)를 향상시킴과 동시에 질화막이 일종의 전류 방어막 역할을 하여 단채널 효과(short channel effect)를 근본적으로 억제하는 장점이 있다.
또한, 인-시츄 도핑 선택적 에피택셜 성장 기법을 이용하여, 채널층에서의 도핑 프로파일을 채널층 중심으로부터 소스/드레인 영역 쪽으로 갈수록 도판트 농도를 낮아지도록 유도하여 문턱 전압에 미치는 전계의 영향을 최소화할 수 있게 된다. 이와 더불어, 선택적 에피택셜 성장 중, 측면 성장 과정에서 발생하는 패이싯(facet)을 이용하여 LDD 영역과 게이트 산화막 간에 이격을 줌으로써 접합 영역과 오버랩되는 게이트의 끝부분에 강한 전계가 집중되어 발생하는 핫 캐리어 효과(hot carrier effect)를 억제하는 효과를 거둘 수 있다.
도 1은 본 발명의 PMOS 소자의 구조 단면도.
도 2a 내지 2f는 본 발명의 PMOS 소자의 제조방법을 설명하기 위한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 절연 기판 102 : 산화막층
103 : 질화막층 104 : 폴리 실리콘층
104a : 제 1 폴리 실리콘층 104b : 제 2 폴리 실리콘층
104b : 제 3 폴리 실리콘층 105 : 패이싯(facet)
106 : 게이트 산화막 107 : 게이트 전극
108 : 게이트 측벽
Claims (15)
- 절연 기판 상의 중앙 부위에 선택적으로 패터닝되어 순차적으로 형성되어 있는 산화막층과 질화막층;상기 산화막층 및 질화막층 좌우의 기판 상에 형성되어 상기 산화막층 및 질화막층의 높이와 동일한 높이를 갖으며, p형 불순물 이온이 주입된 소스/드레인 영역을 구비하는 제 1 폴리 실리콘층;상기 질화막층을 소정 부분 덮도록 제 1 폴리 실리콘층 상에 형성되어 LDD 영역을 구비하는 제 2 폴리 실리콘층;상기 제 2 폴리 실리콘층과 동일 높이를 갖도록 상기 질화막층 상에 형성되어 채널층을 구비하는 제 3 폴리 실리콘층;상기 제 2 및 제 3 폴리 실리콘층에 형성되어 있는 게이트 스택을 포함하여 이루어지는 것을 특징으로 하는 PMOS 소자.
- 삭제
- 제 1 항에 있어서, 상기 산화막은 5∼15nm 정도의 두께를 갖는 것을 특징으로 하는 PMOS 소자.
- 제 1 항에 있어서, 상기 질화막은 35∼150nm 정도의 두께를 갖는 것을 특징으로 하는 PMOS 소자.
- 제 1 항에 있어서, 상기 질화막은 (게이트 폭의 길이 + 2 x LDD 영역의 길이) 정도의 폭을 갖는 것을 특징으로 하는 PMOS 소자.
- 제 2 항에 있어서, 상기 제 2 폴리 실리콘층의 측면 부위는 모서리 부위가 면 모양을 갖는 패이싯(facet) 형상을 갖는 것을 특징으로 하는 PMOS 소자.
- 절연 기판 상에 산화막층과 질화막층을 차례로 적층한 후 기판 중앙 부위만 남기도록 선택적으로 패터닝하는 단계;상기 기판의 양측면 상에 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층의 높이에 상응하도록 제 1 폴리 실리콘층을 형성함과 동시에 p형 불순물 이온 가스를 주입하여 상기 제 1 폴리 실리콘층 내에 도핑하여 소스/드레인 영역을 형성하는 단계;상기 제 1 폴리 실리콘층을 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층을 소정 부분 덮을 정도로 성장시켜 제 2 폴리 실리콘층을 형성함과 동시에 p형 불순물 이온을 주입하여 제 2 폴리 실리콘층 내에 도핑하여 LDD 영역을 형성하는 단계;상기 제 2 폴리 실리콘층을 선택적 에피택셜 성장 기법을 이용하여 상기 질화막층을 완전히 덮도록 성장시켜 제 3 폴리 실리콘층을 형성함과 동시에 n형 불순물 이온을 주입하여 제 3 폴리 실리콘층 내에 도핑하여 채널층을 형성하는 단계;상기 제 3 폴리 실리콘층을 포함한 기판 전면에 산화막 및 게이트 전극 형성 물질을 적층한 후 선택적으로 패터닝하여 게이트 산화막 및 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 PMOS 소자 제조방법.
- 제 7 항에 있어서, 상기 산화막은 5∼15nm 정도의 두께를 갖도록 형성하는 것을 특징으로 하는 PMOS 소자의 제조방법.
- 제 7 항에 있어서, 상기 질화막은 35∼150nm 정도의 두께를 갖도록 형성하는 것을 특징으로 하는 PMOS 소자의 제조방법.
- 제 7 항에 있어서, 상기 질화막은 (게이트 폭의 길이 + 2 x LDD 영역의 길이) 정도의 폭을 갖도록 형성하는 것을 특징으로 하는 PMOS 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 1 폴리 실리콘층 내에 소스/드레인 영역을 형성하는 단계는 도핑 가스로 B2H6 가스를 사용하는 것을 특징으로 하는 PMOS 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 2 폴리 실리콘층 내에 LDD 영역을 형성하는 단계는 도핑 가스로 B2H6 가스를 사용하는 것을 특징으로 하는 PMOS 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 3 폴리 실리콘층 내에 채널층을 형성하는 단계는 도핑 가스로 n형 불순물 원소를 함유하는 가스를 주입하고, 도핑 가스 분압을 서서히 올려주어 채널층 중심에서의 도핑 농도가 최대값을 갖도록 하는 것을 특징으로 하는 PMOS 소자의 제조방법.
- 제 7 항 또는 제 13 항에 있어서, 상기 도핑 가스로 PH3 가스를 사용하는 것을 특징으로 하는 PMOS 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 3 폴리 실리콘층을 형성하는 단계 이후에,제 2 및 제 3 폴리 실리콘층을 평탄화하는 공정과;상기 제 2 및 제 3 폴리 실리콘층 상의 손상을 제거하기 위한 산화 공정 및 세정 공정을 더 포함하여 이루어지는 것을 특징으로 하는 PMOS 소자의 제조방법.
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| KR19990038113A (ko) * | 1997-11-03 | 1999-06-05 | 윤종용 | 모스 소자의 제조방법 |
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2002
- 2002-06-12 KR KR10-2002-0032871A patent/KR100524635B1/ko not_active IP Right Cessation
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