JP4777987B2 - 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法 - Google Patents

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Description

本発明は概して半導体に関し、特に非常に小さい寸法を有する半導体トランジスタに関する。
従来のトランジスタは通常、ソース及びドレインに同じ材料を使用する。使用される材料は特定用途向けにカスタマイズされる。例えば、非常に大きな電力を処理する能力をトランジスタに対して必要とする用途では、高いブレークダウン電圧を有するトランジスタ材料が望ましい。このような材料として、大きいバンドギャップエネルギーを有すると知られている材料を挙げることができる。流れる電流が非対称となるトランジスタは、トランジスタ素子性能を向上させるという利点をもたらす。更に、高いブレークダウン電圧及び小さいドレイン接合リーク電流を必要とするトランジスタの場合、ドレイン領域の材料のバンドギャップが大きいことが望ましい。
トランジスタの別の設計パラメータでは、トランジスタチャネル歪みの大きさを考慮に入れる。トランジスタのチャネル歪みを出来る限り大きくすることが望ましい。チャネル歪みを最大にするために、高歪み材料をソース及びドレインの両方に使用する。しかしながら、公知の高歪み材料はバンドギャップエネルギーが小さく、従ってトランジスタのブレークダウン電圧を低くし、かつドレイン接合リーク電流を大きくしてしまう。従って、トランジスタの設計では、トレードオフをとって単一材料では実現しない２つの所望の特性を最大化する。
他社は、非対称な不純物イオン注入を行って形成される非対称トランジスタ構造を提案している。非対称トランジスタ構造を使用する目的は、接合容量が回路性能に与える影響を最小化し、接合リーク電流及びゲートリーク電流を減らすことにある。
非対称にドープされたトランジスタでは、トランジスタのソース及びドレインの材料のバンドギャップエネルギーが小さくなることに起因して生じるブレークダウン及び接合リークの問題を解決することができない。
本発明は例を通して示され、そして添付の図において制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
図１に示すのは、本発明による半導体装置１０である。基板１２が設けられる。一の形態では、基板１２は埋め込み酸化膜材料またはいずれかの半導体材料である。例えば、砒化ガリウム、ゲルマニウム、シリコンゲルマニウムのような材料、及び他の材料を基板材料として使用することができる。シリコン、砒化ガリウム、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどのような半導体層を基板１２の上に形成する。半導体層は、第１半導体層領域１４及び第２半導体層領域１６に誘電体分離領域１３によって分離される。誘電体分離領域１３はいずれかの誘電体材料とすることができ、かつ通常は酸化膜である。
図２に示すのは酸化ハフニウム層１８を有する半導体装置１０であり、この酸化ハフニウム層１８は、第１半導体層領域１４、第２半導体層領域１６、及び誘電体分離領域１３を覆う。酸化ハフニウム層１８は、一の形態では、原子層堆積法（ＡＬＤ）または有機金属化学気相成長法（ＭＯＣＶＤ）、或いは物理気相成長法（ＰＶＤ）を使用することにより形成される。酸化ハフニウム層１８はアモルファス酸化ハフニウム層である。ここで、酸化ハフニウム層１８は、熱処理プロセスによって結晶膜または多結晶（すなわち、部分的に結晶化した）膜に改質することができるいずれかのアモルファス２元金属酸化物またはアモルファス３元金属酸化物として更に一般化された形で形成することができることを理解されたい。例示のためにのみであるが、議論の残りの部分では、使用される２元金属酸化物または３元金属酸化物はハフニウム酸化物であると仮定する。
図３に示すのは、熱処理２０が施される半導体装置１０である。熱処理２０は、半導体装置１０を高温でアニールして酸化ハフニウム層１８を結晶化させ、そして緻密化して多結晶酸化ハフニウム層１９を形成するものとして示される。代表的なアニール温度は或る時間に関して５００℃超であり、この時間の長さは部分的に、酸化ハフニウム層１８の膜厚、及び酸化ハフニウム層１８の所望の密度によって決定される。ここで、別の形態では、酸化ハフニウム層１８は、多結晶酸化ハフニウムを直接堆積させることにより半導体装置１０上に堆積させることができる。
図４に示すのは、フォトレジストマスク２２を、半導体装置１０の内、第２半導体層領域１６及び誘電体分離領域１３上の部分の上に形成される構成の半導体装置１０である。フォトレジストマスク２２が正規の位置に形成されると、シリコンイオンまたはいずれかの重イオンを注入する。例えば、他の重イオンとして、ゲルマニウムイオン、キセノンイオン、またはガリウムイオンを挙げることができる。ここで、シリコンを堆積させるのではなく、多結晶酸化ハフニウム層１９をアモルファス化するいずれかの重イオンの注入を使用することができることを理解されたい。別の形態では、イオン注入を使用するのではなく、シリコンの直接注入を行って酸化ハフニウム層１９をアモルファスシリケート層に改質することができる。
図５に示すのは、図４のイオン注入が完了した時点の半導体装置１０である。イオン注入によって、多結晶酸化ハフニウム層１９の内、シリコンイオンが注入された領域が改質される。その結果、多結晶酸化ハフニウム層１９がアモルファス酸化ハフニウム層２４になる。アモルファス酸化ハフニウム層２４は第１半導体層領域１４上に設けられ、多結晶酸化ハフニウム層１９は第２半導体層領域１４上に設けられる。誘電体分離領域１３の上には、アモルファス酸化ハフニウム層２４と多結晶酸化ハフニウム層１９との間の境界が位置する。
図６に示すのは、アモルファス酸化ハフニウム層２４を除去した構成の半導体装置１０である。一の形態では、従来のウェットエッチングプロセスを使用してアモルファス酸化ハフニウム層２４を、下地の第１半導体層領域１４または多結晶酸化ハフニウム層１９のいずれをも除去することなくクリーンに除去する。ウェットエッチングはハフニウムに対する選択性が非常に大きい。一の形態では、希フッ酸ＨＦを使用してアモルファス酸化ハフニウム層２４を除去することができる。
図７に示すのは、半導体層２６を第１半導体層領域１４上に形成した構成の半導体装置１０である。一の形態では、半導体層２６は露出半導体材料の上にのみエピタキシャル成長する。従って、半導体層２６は誘電体分離領域１３上には全く形成されない。一の形態では、第１半導体層領域１４はシリコンゲルマニウムにより形成される。他の半導体材料だけでなく、非常に多くの誘電体材料の内のいずれかを第１半導体層領域１４上にエピタキシャル成長させることができることが明らかである。半導体層２６の成長は所定の高さで停止する。一の形態では、半導体層２６の高さは多結晶酸化ハフニウム層１９の高さとほぼ同じなるようにするが、他のいずれかの高さとすることもできる。半導体層２６は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、炭素含有シリコン、及びこれらの材料をｉｎ−ｓｉｔｕドープした構成の材料のような多数の半導体材料のいずれかを用いて形成することができる。半導体層２６は第１半導体層領域１４とは異なる材料により形成されるように選択される。例えば、半導体層領域１４がシリコンの場合、半導体層２６は、シリコンゲルマニウム、炭化シリコン、ゲルマニウム、または他の或る半導体材料となるように選択することができる。従って、処理のこの時点において、２つの電気的に絶縁された領域を有する半導体装置が形成され、これらの電気的に絶縁された領域は、２つの明らかに異なる露出半導体材料を有し、これらの材料から更に別の素子が形成される。
図８に示すのは、図７の構造を使用する半導体装置１０の一の形態である。以下に更に、半導体装置１０の別の使用方法について図９〜１９を参照しながら開示する。図８には、図７の半導体装置１０に基づいて形成される第１トランジスタ４６及び第２トランジスタ４８が示される。最初に、多結晶酸化ハフニウム層１９を、酸化ハフニウムを化学的に除去する熱処理を使用することにより除去する。この熱処理の一例がＨＣｌガス及び熱の組み合わせを使用するプロセスである。このような熱処理プロセスについては、Ｈｏｂｂｓらによる国際公開公報ＷＯ ０３／０１２８５０ Ａ１に記載されている。多結晶酸化ハフニウム層１９は依然として多結晶相のままである。次に、薄いゲート酸化膜層２８が半導体層２６及び第２半導体層領域１６の上に形成される。ゲート及びスペーサを有する従来のトランジスタが、第１半導体層領域１４及び第２半導体層領域１６の各々の内部に形成される。詳細には、第１トランジスタ４６がシリコンゲルマニウム材料を有するチャネルにより形成され、そして第２トランジスタ４８がシリコン材料を有するチャネルにより形成される。従って、単一のプロセスにおいて、異なる材料から成る構成素子を有するトランジスタが形成されている。トランジスタ４６は従来のサイドウォールスペーサ３２、ゲート３０、及びソース２９及びドレイン３１を有する。トランジスタ４８は従来のサイドウォールスペーサ３６、ゲート３４、及びソース３８及びドレイン４０を有する。
チャネル４２には或る導電型のキャリアが誘起され、この導電型はチャネル４４の導電型とは異なる。従って、第１半導体層領域１４のトランジスタに関する歪みを第２半導体層領域１６のトランジスタに関する歪みに対して異なる形で最適化することができる。従って、トランジスタ４６は、非常に近接するが分離領域によって分離されるトランジスタ４８とは異なるバンドギャップ材料を有するチャネル材料により形成することができる。例えば、チャネル材料を変えることにより、他方のトランジスタをロジック用途に使用しながら一方のトランジスタを高電力用途に設計することができる。ここに詳細に説明する方法において酸化ハフニウムをマスクとして使用する手法は、トランジスタを同じ基板の上に、異なるバンドギャップ材料チャネルを有するように形成するための有効なプロセスである。開示するプロセスでは、相対的に研磨量が少ない化学研磨除去処理を行うのとは異なり、プラズマによるエッチングを全く使用しない。
図９に示すのは、図７の半導体装置１０の別の使用方法である。説明を分かり易くするために、図１〜８の要素に類似する図９〜１９の要素には同じ要素番号を付している。
ここで、誘電体分離領域１３は所望の用途に基づいて適切な深さになるようなサイズに形成されることに注目されたい。従って、ここに記載する実施形態では、誘電体分離領域１３の表面までの深さは、前に示した誘電体分離領域の表面までの深さよりも、多結晶酸化ハフニウム層１９を除去した後に従来のウェットエッチングを使用することにより深くしている。多結晶酸化ハフニウム層１９は図８を参照しながら上に記載したように除去される。ゲート４９及び５３は、一の形態ではポリシリコンであり、そして薄いゲート酸化膜層２８の上に、ポリシリコンを従来の方法により堆積させ、そしてエッチングすることにより形成される。別の形態では、ゲート４９及びゲート５３は金属により形成され、そして別の形態ではゲート４９及びゲート５３は、金属層及びポリシリコン層の積層構造により形成される。ここで、半導体装置１０は寸法通りには必ずしも描かれている訳ではないので、これらのゲートの高さ及び幅は大きく変わり得ることを理解されたい。ゲート４９及びゲート５３の各々の上には、絶縁体５０及び絶縁体５４がそれぞれ形成される。絶縁体５０及び絶縁体５４は一の実施形態では堆積法により形成されるが、ゲート４９及びゲート５３の材料組成によって変わる形でエピタキシャル成長させることができる。絶縁体５０及び絶縁体５４の高さは、ゲート積層構造が以下に議論するように所定の高さを有するように選択される。別の形態では、絶縁体５０及び絶縁体５４は使用せず、そしてゲート構造はゲート４９及びゲート５３のみを含む。薄いスペーサ５２がゲート４９、絶縁体５０、及び薄いゲート酸化膜層２８を取り囲んで被覆する。同様に、薄いスペーサ５６がゲート５３、絶縁体５４、及び薄いゲート酸化薄膜層２８を取り囲んで被覆する。一の形態では、薄いスペーサ５２、及び薄いスペーサ５６は窒化膜スペーサである。
図１０に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、シリコンのリセスエッチングを行ってゲート４９に横方向に隣接する半導体層領域１４の量を減らし、かつゲート５３に横方向に隣接する第２半導体層領域１６の量を減らす。従って、半導体層２６はサイズが小さくなり、かつゲート４９及び薄いゲート酸化膜層２８の直下にのみ残る。半導体層２６はゲート４９に接続されるゲート積層構造に含まれるが、ゲート５３に接続されるゲート積層構造には含まれないので、ゲート４９を有するゲート積層構造の方が、高さが高くなる。ここで、第１半導体層領域１４及び第２半導体層領域１６の量を大幅に減らすことにより、通常、ゲート４９及び５３の各々に関するソース領域及びドレイン領域となるべき部分をそれぞれ除去してしまうことになる。このように半導体装置を形成することにより、後の工程におけるゲート４９及び５３の各々に関するリセスソース及びリセスドレインの形成が可能になる。
図１１に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、シリコンまたは重イオンを浅い角度で傾斜注入して誘電体層を、重イオン注入を使用してアモルファスにする。シリコン以外の他の例示としてのイオンとして、ガリウム、ゲルマニウム、シリコン、キセノン、または他の元素を挙げることができる。イオン注入は、半導体装置１０の下地層へのダメージを防止するために非常にエネルギーの低いイオン注入とする。例えば、１０ＫｅＶ以下のイオン注入エネルギーが望ましく、かつ３〜５ＫｅＶの範囲、またはこの範囲以下のイオン注入エネルギーが好ましい。まず、下地の起伏に忠実に従った構造の（コンフォーマルな）保護誘電体層５８を堆積させる。この堆積は、行うかどうかが任意のプロセス工程であり、そして一の形態では、材料ＴＥＯＳを誘電体として使用する。コンフォーマルな保護誘電体層５８を使用する場合、コンフォーマルな酸化ハフニウム層６０をコンフォーマルな保護誘電体層５８を覆うように堆積させる。先行技術による実施形態と同じように、酸化ハフニウム層６０は更に一般的には、２元金属酸化物層または３元金属酸化物層として形成することができ、これらの金属酸化物層は熱処理プロセスにより結晶化させる、または多結晶化させる（すなわち、部分的に結晶化させる）ことができる。酸化ハフニウムを緻密化し、そして結晶化するための任意の熱処理は、堆積直後の酸化ハフニウムが結晶構造を持たない場合に行うことができる。コンフォーマルな保護誘電体層５８及びコンフォーマルな酸化ハフニウム層６０が一旦形成されてしまうと、重イオンの傾斜注入を行う。図示の形態では、傾斜注入は左から右に向かって行われる。ここで、傾斜注入の方向は逆にすることができることを理解されたい。シリコンの傾斜注入を行うことを前提とする。しかしながら、ゲルマニウムのような他の注入元素を使用することができる。コンフォーマルな酸化ハフニウム層６０の露出領域はアモルファス化し、そしてアモルファス酸化ハフニウム層６６が形成される。傾斜注入を使用することによって、注入イオンが酸化ハフニウムに衝突することがないシャドウ領域６２及びシャドウ領域６４を形成することができる。これらの領域では、酸化ハフニウムはアモルファス化されず、コンフォーマルな酸化ハフニウム層６０が多結晶層のまま残る。
ここで、シャドウ領域６２及びシャドウ領域６４は幾つかの方法により調整することができることを理解されたい。例えば、注入角度を調整して、シャドウ領域６２及びシャドウ領域６４の各々の内部に含まれる領域の大きさを変えることができる。更に、ゲート４９及びゲート５３またはゲート４９／絶縁体５０、及びゲート５３／絶縁体５４の高さを大きくして（すなわち高くして）、シャドウ領域６２及びシャドウ領域６４の長さをそれぞれ長くすることができる。高さの高いゲート構造は或るプロセスにとって必ずしも望ましい訳ではないので、ゲート４９及びゲート５３を図示の構造よりも小さくし、そして絶縁体５０及び絶縁体５４を図示の構造よりも高くすることができる。別の実施形態では、絶縁体５０及び絶縁体５４は使用しなくてもよく、そしてゲート４９及びゲート５３を最初は所望の高さよりもずっと高く形成し、その後、傾斜イオン注入の終了後に高さを低くすることができる。ここで、別の形態では、異なるトランジスタを集積回路に、ゲート積層構造が異なる高さになるように形成することができることにも注目されたい。例えば、絶縁体５０の高さを絶縁体５４の高さとは異なるようにして、シャドウ領域の長さを異ならせることができる。別の構成として、絶縁体５０及び絶縁体５４を使用しない場合、ゲート４９は、ゲート５３の高さとは異なる高さになるように形成することができる。
図１２に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、アモルファス酸化ハフニウム層６６、及び設ける場合の下地のコンフォーマルな保護誘電体層５８が従来のＨＦ系ウェットエッチングにより除去される。ウェットエッチングは、アモルファス酸化ハフニウム、及び一の形態においてコンフォーマルな保護誘電体層５８に使用される材料であるＴＥＯＳをエッチングするようにアモルファス酸化ハフニウム及びＴＥＯＳに対して非常に大きな選択性を示す。傾斜注入を行う結果、コンフォーマルな酸化ハフニウム層６０の残りの部分はゲート４９及びゲート５３の各々の一方の側にのみ沿って残る状態になり、かつこれらのゲートの一方の側のみから横方向に短い距離だけ延びる。
図１３に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、半導体領域７０及び半導体領域７２は第１半導体層領域１４及び第２半導体層領域１６の露出部分の上に選択的にエピタキシャル成長する。半導体領域７０及び半導体領域７２に適する材料として、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、炭化シリコン（ＳｉＣ）、シリコン（Ｓｉ）、及び他の半導体材料を挙げることができる。これらの材料にはｉｎ−ｓｉｔｕドープする、または成長に続くドープを行うことができる。半導体領域７０及び半導体領域７２は、該当する隣接ゲートのソースまたはドレインとして機能することになる。ソースとして使用される場合、半導体領域７０及び半導体領域７２はチャネルストレッサ（ｃｈａｎｎｅｌ ｓｔｒｅｓｓｏｒ：チャネルに横方向引っ張り歪みを生じさせてキャリアの移動度を高くするように作用する要素）として機能する。ドレインとして使用される場合、半導体領域７０及び半導体領域７２はバンドギャップエネルギーの大きい材料（炭素添加シリコンまたは炭化シリコン、或いはシリコン）となるように選択される。
図１４に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、コンフォーマルな酸化ハフニウム層６０を、酸化ハフニウムを化学的に除去する熱処理を使用することにより除去する。この熱処理の例が、ＨＣｌガス及び熱の組み合わせを使用するプロセスである。前に述べたように、このような熱処理プロセスは、Ｈｏｂｂｓらによる国際公開公報ＷＯ ０３／０１２８５０ Ａ１に提示されている。
図１５に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、コンフォーマルな保護誘電体層５８を従来のウェットエッチングを使用して選択的に除去する。コンフォーマルな酸化ハフニウム層６０のエッチング及び除去をこのように行った結果、第１半導体層領域１４及び第２半導体層領域１６がゲート４９及びゲート５３それぞれの右側で露出する。これらの領域を露出させることによって、第２リセス電流電極を後の工程で形成するための領域が確保される。
図１６に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、第２のシリコン、または第２の重イオンの傾斜注入を行う。まず、コンフォーマルな保護誘電体層７４の堆積を行う。この堆積は、実行するかどうかが任意のプロセス工程であり、そして一の形態では、材料ＴＥＯＳを誘電体として使用する。コンフォーマルな保護誘電体層７４を使用する場合、コンフォーマルな酸化ハフニウム層７５をコンフォーマルな保護誘電体層７４上に堆積させる。酸化ハフニウム層７５はアモルファス酸化ハフニウム層である。ここで、酸化ハフニウム層７５は、いずれかのアモルファス２元金属酸化物またはアモルファス３元金属酸化物として更に一般化した形態で用いることができ、これらの金属酸化物を熱処理プロセスにより改質して結晶膜または多結晶（すなわち、部分的に結晶化した）膜とすることができることに注目されたい。例示のためにのみ行うのであるが、議論の残りの部分では、使用する２元金属酸化物または３元金属酸化物は酸化ハフニウムであることを前提とする。酸化ハフニウムを緻密化し、そして結晶化するための任意の熱処理は、堆積直後の酸化ハフニウムが結晶構造を持たない場合に行うことができる。コンフォーマルな保護誘電体層７４及びコンフォーマルな酸化ハフニウム層７５が一旦形成されてしまうと、重イオンの傾斜注入を行う。図示の形態では、傾斜注入は右から左に向かって行われる。シリコン傾斜注入を行うことを前提とする。コンフォーマルな酸化ハフニウム層７５の露出領域はアモルファス化され、そしてアモルファス酸化ハフニウム層７６を構成する。傾斜注入を使用することによって、注入イオンが酸化ハフニウムに衝突することがないシャドウ領域７８及びシャドウ領域８０を形成することができる。これらの領域では、酸化ハフニウムはアモルファス化されず、かつコンフォーマルな酸化ハフニウム層７５が多結晶層のまま残る。
図１７に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、アモルファス酸化ハフニウム層７６、及び設ける場合の下地のコンフォーマルな保護誘電体層７４が従来のＨＦ系ウェットエッチングにより除去される。ウェットエッチングは、アモルファス酸化ハフニウム及びＴＥＯＳをエッチングするようにアモルファス酸化ハフニウム及びＴＥＯＳに対して非常に大きな選択性を示す。傾斜注入を行う結果、コンフォーマルな酸化ハフニウム層７５の残りの部分はゲート４９及びゲート５３の各々の一方の側にのみ沿って残る状態になり、かつこれらのゲートの一方の側のみから横方向に短い距離だけ延びる。
図１８に示すのは半導体装置１０に対する処理を更に進めたときの半導体装置の状態であり、この場合、半導体領域８４及び半導体領域８６は第１半導体層領域１４及び第２半導体層領域１６のそれぞれの露出部分の上に選択的にエピタキシャル成長する。半導体領域８４及び半導体領域８６に適する材料として、シリコンゲルマニウム、ゲルマニウム、炭化シリコン、シリコン、及び他の半導体材料を挙げることができる。どの材料が選択されるかに関係なく、半導体領域８４及び半導体領域８６は半導体領域７０及び半導体領域７２とは異なる材料により形成される。これらの材料にはｉｎ−ｓｉｔｕドープする、または成長に続くドープを行うことができる。半導体領域８４及び半導体領域８６は、該当する隣接ゲートのソースまたはドレインのいずれかとして機能することになる。ソースとして使用される場合、半導体領域８４及び半導体領域８６はチャネルストレッサとして機能する。ドレインとして使用される場合、半導体領域８４及び半導体領域８６はバンドギャップエネルギーの大きい材料（炭素添加シリコンまたは炭化シリコン、或いはシリコン）となるように選択される。この時点では、コンフォーマルな酸化ハフニウム層７５は、酸化ハフニウムを化学的に除去する熱処理を使用することにより除去される。この熱処理の例が、ＨＣｌガス及び熱の組み合わせを使用するプロセスである。前に述べたように、このような熱処理プロセスは、Ｈｏｂｂｓらによる国際公開公報ＷＯ ０３／０１２８５０ Ａ１に提示されている。コンフォーマルな酸化ハフニウム層７５を除去した後、コンフォーマルな保護誘電体層７４を従来のウェットエッチングを使用して除去して図１８に示す構造を形成する。ここで、半導体装置１０に対してハロイオン注入またはソース／ドレイン調整注入のような従来の処理を更に行って半導体装置１０の特性パラメータを更に調整することができる。
図１９に示すのは、半導体装置１０に対する処理を更に進めた状態であり、機能トランジスタをゲート４９及びゲート５３の周りに形成する様子を示している。薄いスペーサ５２がサイドウォールスペーサ８８となり、このサイドウォールスペーサがゲート４９の周りに、かつ半導体領域７０及び半導体領域８４の内、ゲート４９に横方向に隣接する部分の上に延びる。薄いスペーサ５２の上側部分をゲート４９（及び絶縁体５０）の上から、シリサイドオフセットスペーサ９０を形成する前に、または形成している間にドライエッチングプロセスにより除去する。絶縁体５０も除去する。半導体領域７０内部に形成されるのはシリサイド領域９２であり、そして半導体領域８４内部に形成されるのはシリサイド領域９４である。ゲート４９との電気コンタクトはシリサイド領域９３によって行われる。ここで、ゲート４９が金属により形成される場合、シリサイド領域９３は必要ではなく、そしてサイドウォール酸化膜スペーサ８８及びシリサイドオフセットスペーサ９０がほぼゲート４９のサイドウォール上部で終端することに注目されたい。
同様に、薄いスペーサ５６はサイドウォール酸化膜スペーサ９５となり、このスペーサはゲート５３の周りに、かつ半導体領域７２及び半導体領域８６の内、ゲート５３に横方向に隣接する部分の上に延在する。薄いスペーサ５６の上側部分をゲート５３（及び絶縁体５４）の上から、シリサイドオフセットスペーサ９６を形成する前に、または形成している間にドライエッチングプロセスにより除去する。絶縁体５４も除去する。半導体領域７２内部に形成されるのはシリサイド領域９７であり、そして半導体領域８６内部に形成されるのはシリサイド領域９８である。ゲート５３との電気コンタクトはシリサイド領域９９によって行われる。ここで、ゲート５３が金属により形成される場合、シリサイド領域９９も必要ではなく、そしてサイドウォール酸化膜スペーサ９５及びシリサイドオフセットスペーサ９６がほぼゲート５３のサイドウォール上部で終端することに注目されたい。シリサイドオフセットスペーサ９０及びシリサイドオフセットスペーサ９６を使用するかどうかは任意である。
以上のように、半導体形成方法、及び非対称なソース及びドレイン電極材料を有するトランジスタ構造、及びチャネル材料が左右不同の構成のトランジスタ群について提示してきたことを理解されたい。ソース、ドレイン、及びチャネル材料は、特定の電力及び性能要求に関して最適化することができ、かつ歪みに関して最適化することができる。理想のトランジスタ構造では、大きなバンドギャップ材料をドレインに関して用い、かつ小さいバンドギャップの歪み材料をソースに関して用いるので、開示されるトランジスタ構造及び方法を使用して異なる最適な材料を同じトランジスタに用いることができる。
明細書ではこれまで、本発明について特定の実施形態を参照しながら説明してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、ソース及びドレイン電極にリセスを全く形成しないトランジスタ構造及び方法を使用することができ、このような構造として、完全空乏モードで作動するプレーナＳＯＩトランジスタのような非常に薄いトランジスタ、または縦方向のマルチゲートデバイスを挙げることができる。別の表現をすると、トランジスタは、ソース及びドレインを隆起させ、かつソース及びドレインの材料を非対称になるように使用する形で形成することができる（すなわち、ドレイン及びソースは共にゲートの横方向かつ下方に位置する）。本明細書において提示する構造はゲートサイドウォールスペーサを有する全てのトランジスタに適用することができる。また、バイポーラトランジスタ、ナノ結晶トランジスタ、ＧａＡｓトランジスタ、及び他のタイプのトランジスタのような種々のタイプのトランジスタを実現することができる。構造をソースまたはドレインの上に形成する必要があるいずれの集積構造も、非対称構造を使用することによって高性能化することができる。ＨｆＯ２以外のアモルファスの２元または３元金属酸化物であって、熱処理プロセスによって結晶化させる、または部分的に結晶化させることができ、かつアモルファス化することができ、そして続いて化学処理によって除去することができるアモルファスの２元または３元金属酸化物を使用することができる。従って、本明細書及び図は本発明を制限するものとしてではなく、例示として捉えられるべきであり、そしてこのような変更は全て本発明の技術範囲に含まれるべきものである。
一の形態では、トランジスタ半導体装置を形成する方法が本明細書において提供される。半導体基板を設ける。制御電極を半導体基板の上に形成する。第１電流電極を半導体基板の内部に、かつ制御電極に隣接して形成し、第１電流電極は所定の第１半導体材料を有する。第２電流電極を半導体基板の内部に、かつ制御電極に隣接して設けて、チャネルを半導体基板の内部に形成し、第２電流電極は所定の第１半導体材料とは異なる所定の第２半導体材料を有する。所定の第１半導体材料は、第１電流電極のバンドギャップエネルギーを最適化するように選択され、そして所定の第２半導体材料は、チャネルの歪みを最適化するように選択される。一の例示としての形態では、所定の第１半導体材料は炭化シリコンとなるように選択され、そして所定の第２半導体材料はシリコンゲルマニウムとなるように選択される。第１電流電極及び第２電流電極は、制御電極を基板上の半導体領域の上に形成することにより形成される。コンフォーマルな第１酸化ハフニウム層は制御電極の周りに、かつ制御電極に横方向に隣接して形成される。第１の傾斜イオン注入は第１の側面方向から制御電極に向かって行い、そしてコンフォーマルな第１酸化ハフニウム層は制御電極の第１側面に沿って、かつ制御電極の上方でアモルファス化される。制御電極の第１側面に沿った、制御電極の上方の、更には制御電極の第１側面に横方向に隣接する部分がアモルファス化されているコンフォーマルな第１酸化ハフニウム層を除去する。第１電流電極は、半導体領域の第１の露出部分からのエピタキシャル成長により形成される。コンフォーマルな第１酸化ハフニウム層の内、制御電極の第１側面とは反対側の制御電極の第２側面に沿った、かつ制御電極の第２側面に横方向に隣接する部分が除去される。コンフォーマルな第２酸化ハフニウム層は制御電極の周りに、かつ制御電極に横方向に隣接して、更には第１電流電極の上に形成される。第２の傾斜イオン注入は、第２の側面方向から、第１の側面方向とは反対側の制御電極に向かって行い、そしてコンフォーマルな第２酸化ハフニウム層は制御電極の第２側面に沿って、かつ制御電極の上方でアモルファス化される。制御電極の第２側面に沿った、制御電極の上方の、更には制御電極の第２辺に横方向に隣接する部分がアモルファス化されているコンフォーマルな第２酸化ハフニウム層を除去する。第２電流電極は、半導体領域の第２の露出部分からのエピタキシャル成長により形成される。別の形態では、制御電極は、絶縁材料を制御電極の上に形成することにより垂直に延伸し、この延伸によって、制御電極に隣接する所定のシャドウ領域が第１傾斜注入及び第２傾斜注入が行われる間に大きくなる。別の形態では、制御電極、第１電流電極、及び第２電流電極を有する第２半導体素子を形成し、そして第２半導体素子を第１半導体素子から分離領域によって分離し、かつ第２半導体素子は第１素子のチャネル材料組成とは異なる材料組成のチャネルを有する。別の形態では、分離領域を使用して第１半導体領域及び第２半導体領域を形成する。第１半導体素子及び第２半導体素子の制御電極を形成する前に、コンフォーマルな初期酸化ハフニウム層を第１半導体領域、分離領域、及び第２半導体領域の上に形成する。第１半導体領域上のコンフォーマルな初期酸化ハフニウム層をアモルファス化し、そして除去する。所定のチャネル材料を第１半導体領域の露出部分の上に形成するとともに、所定のチャネル材料は第２半導体領域の上には形成しない。コンフォーマルな初期酸化ハフニウム層を第２半導体領域から除去する。
別の形態では、半導体基板を有する一のトランジスタが設けられる。制御電極が半導体基板の上に設けられる。第１電流電極が半導体基板の上に設けられ、かつ制御電極の第１側面の一部分に隣接する。第１電流電極は所定の第１半導体材料である。第２電流電極が半導体基板の上に設けられ、かつ制御電極の第２側面の一部分に隣接し、第１電流電極及び第２電流電極によってチャネルが制御電極の下に形成される。第２電流電極は所定の第１半導体材料とは異なる所定の第２半導体材料を有する。所定の第１半導体材料は、第１電流電極のバンドギャップエネルギーを最適化するように選択され、そして所定の第２半導体材料は、チャネルの歪みを最適化するように選択される。第２トランジスタは一のトランジスタに横方向に隣接し、かつ絶縁材料によって分離され、第２トランジスタはチャネルを有するトランジスタであり、第２半導体素子の第２チャネルは、第１半導体素子のチャネルの組成とは異なるチャネル材料組成を有する。第２トランジスタはゲート、及び第１及び第２電流電極を含み、これらのトランジスタ構成要素はそれぞれ、一のトランジスタのゲート、第１電流電極及び第２電流電極と同じ材料組成を有する。一の形態では、所定の第１半導体材料はシリコンゲルマニウムであり、そして所定の第２半導体材料は炭化シリコンである。別の形態では、半導体層が基板の上に設けられ、かつ基板と第１電流電極及び第２電流電極の各々との間に位置し、半導体層の高さは、制御電極に隣接する部分よりも制御電極直下における部分の方が高い。別の形態では、制御電極を横方向に取り囲むオフセットスペーサが設けられる。
更に別の形態では、半導体ベース層を設けることによりトランジスタを形成する方法が提供される。誘電体層を半導体ベース層の上に形成する。誘電体層の一部分を、誘電体層に重イオンを注入することによりアモルファス化する。誘電体層の内、アモルファスになっている部分を除去し、そして誘電体層の内、アモルファスになっていない残りの部分を残す。半導体層を半導体の内、アモルファスになっている誘電体層の部分が除去された領域の上に、他の領域に半導体層を形成することなく形成する。誘電体層の内、アモルファスになっていない残りの部分を除去する。半導体層を第１チャネル材料として使用するチャネルを有する第１トランジスタを形成する。横方向に隣接し、かつ半導体ベース層を第１チャネル材料とは異なる第２チャネル材料として使用するチャネルを有するトランジスタを形成する。別の形態では、第１トランジスタ及び横方向に隣接するトランジスタの各々の第１電流電極を第１半導体材料により同時に形成する。第１トランジスタ及び横方向に隣接するトランジスタの各々の第２電流電極を第１半導体材料とは異なる第２半導体材料により形成する。別の形態では、第１トランジスタ及び横方向に隣接するトランジスタの各々の第１電流電極は、半導体ベース層からのエピタキシャル成長により形成されるとともに、第２電流電極の位置を決める領域の下の半導体ベース層からの成長は、アモルファスではない第１誘電体によって阻止される。第１トランジスタ及び横方向に隣接するトランジスタの各々の第２電流電極は、半導体ベース層からのエピタキシャル成長により形成されるとともに、第１トランジスタ及び横方向に隣接するトランジスタの第１電流電極の成長は、アモルファスではない第２誘電体によって阻止される。一の形態では、酸化ハフニウムを誘電体層として使用する。一の形態では、傾斜重イオン注入を使用して誘電体層の一部分をアモルファス化する。シャドウ領域は、第１トランジスタの制御電極の高さを利用することにより形成され、シャドウ領域は誘電体層の内、アモルファスではない残りの部分を画定する。別の形態では、制御電極の高さは、絶縁材料を制御電極の上に形成することにより一時的に伸ばすことができ、制御電極は伸びた高さを傾斜重イオン注入が行われている間に有する。使用される場合には、絶縁材料は、第１トランジスタが完成する前に制御電極から除去される。傾斜重イオン注入の角度を所定の値に調整して所定の最小面積を有するシャドウ領域を形成する。一の形態では、誘電体層は金属酸化膜である。別の形態では、誘電体層は、誘電体層の一部分をアモルファス化する前に熱処理プロセスにより多結晶化させる。
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。本明細書で使用される「ａ」または「ａｎ」という用語は「１つ」または「１つよりも多い」として定義される。本明細書で使用される「ｐｌｕｒａｌｉｔｙ」という用語は「２つ」または「２つよりも多い」として定義される。本明細書で使用される「ａｎｏｔｈｅｒ」という用語は「少なくとも２番目の」または「２番目に続く３番目以降の」として定義される。本明細書で使用される「ｉｎｃｌｕｄｉｎｇ ａｎｄ／ｏｒ ｈａｖｉｎｇ」という用語は「ｃｏｍｐｒｉｓｉｎｇ」（すなわち広義語）として定義される。本明細書で使用される「ｃｏｕｐｌｅｄ」という用語は「ｃｏｎｎｅｃｔｅｄ」として定義されるが、必ずしも直接にという意味ではなく、必ずしも機械的にという意味でもない。
異なる材料から成るチャネルを持つトランジスタを有する半導体素子を示す断面図。 異なる材料から成るチャネルを持つトランジスタを有する半導体素子を示す断面図。 異なる材料から成るチャネルを持つトランジスタを有する半導体素子を示す断面図。 異なる材料から成るチャネルを持つトランジスタを有する半導体素子を示す断面図。 異なる材料から成るチャネルを持つトランジスタを有する半導体素子を示す断面図。 異なる材料から成るチャネルを持つトランジスタを有する半導体素子を示す断面図。 異なる材料から成るチャネルを持つトランジスタを有する半導体素子を示す断面図。 異なる材料から成るチャネルを持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。 非対称な電流電極を持つトランジスタを有する半導体素子を示す断面図。

Claims (2)

  1. 半導体素子の製造方法であって、
    半導体領域を有する半導体基板を設ける工程と、
    前記半導体領域の上方に、前記半導体領域とは異なる材料からなり、かつ、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、炭素含有シリコン、及びこれらの材料をin-situドープした構成の材料のうちから選択された材料からなる半導体層を形成する工程と、
    第１の側面及び第２の側面を有するゲート電極を前記半導体領域及び前記半導体層の上方に形成する工程と、
    前記ゲート電極を用いて前記半導体層及び前記半導体領域をエッチングして、前記半導体領域を露出させる工程と、
    ２元金属酸化物または３元金属酸化物からなる第１のコンフォーマル層を前記ゲート電極を囲む部分、及び、前記ゲート電極の第１の側面側及び第２の側面側に隣接する前記半導体領域上の部分に形成する工程と、
    前記ゲート電極の前記第１の側面に当接する第１の側面方向から、第１の傾斜イオン注入を前記ゲート電極の前記第１の側面に向かって行うことによって、前記第１のコンフォーマル層の内、前記ゲート電極の前記第１の側面に沿った部分、前記ゲート電極の上方の部分、及び前記ゲート電極の前記第１の側面から前記第２の側面とは反対側の方向に離隔して延びる部分をアモルファス化する工程と、
    前記第１のコンフォーマル層の前記アモルファス化されている部分を除去することによって、前記ゲート電極の前記第１の側面側の前記半導体領域の第１の部分を露出する工程と、
    炭化シリコンからなるドレインを前記ゲート電極に隣接するように前記半導体領域の前記第１の部分からのエピタキシャル成長によって形成する工程と、
    前記ドレインをエピタキシャル成長したのち、２元金属酸化物又は３元金属酸化物からなる前記第１のコンフォーマル層の内、前記ゲート電極の前記第１の側面とは反対側の前記ゲート電極の前記第２の側面に沿った部分、前記ゲート電極の前記第２の側面から前記第１の側面とは反対側の方向に離隔して延びる部分を除去する工程と、
    ２元金属酸化物又は３元金属酸化物からなる第２のコンフォーマル層を前記ゲート電極を囲む部分、前記ゲート電極の前記第２の側面側に隣接する前記半導体領域上の部分、及び、前記ドレインの上方の部分に形成する工程と、
    前記ゲート電極の前記第２の側面に当接する第２側面方向から、第２の傾斜イオン注入を前記ゲート電極の前記第２の側面に向かって行うことによって、前記第２のコンフォーマル層の内、前記ゲート電極の前記第２側面に沿った部分、前記ゲート電極の上方の部分、及び前記ゲート電極の前記第２側面から前記第１の側面とは反対側の方向に離隔して延びる部分をアモルファス化する工程と、
    前記第２のコンフォーマル層の内、アモルファス化されている部分を除去することによって、前記ゲート電極の前記第２の側面側の前記半導体領域の第２の部分を露出する工程と、
    シリコンゲルマニウムからなるソースを、チャネルを前記半導体層に形成すべく、前記ゲート電極に隣接するように、前記半導体領域の前記第２の部分からのエピタキシャル成長により形成する工程とを備え、 前記シリコンゲルマニウムからなるソースは、前記ゲート電極の下方に形成されたチャネルにストレスを印加するチャネルストレッサとして機能している、
    半導体素子の製造方法。
  2. 半導体領域を内部に備えた半導体基板と、
    前記半導体領域の上方に設けられ、前記半導体領域とは異なる材料からなり、かつ、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、炭素含有シリコン、及びこれらの材料をin-situドープした構成の材料のうちから選択された材料からなる半導体層と、
    前記半導体領域及び前記半導体層の上方にあるゲート電極と、
    前記半導体領域と前記半導体層は前記ゲート電極を用いて前記半導体領域が露出するまでエッチングされ、前記半導体層と前記半導体領域の一部とに設けられたリセスソース及びリセスドレインと、
    前記半導体層の前記ゲート電極の下方に形成されるチャネルと、
    前記半導体領域の上の前記リセスドレインに設けられた炭化シリコンからなるドレインと、
    前記半導体領域の上の前記リセスソースに設けられたシリコンゲルマニウムからなるソースとを備え、
    前記シリコンゲルマニウムからなるソースは、前記チャネルにストレスを印加するチャネルストレッサとして機能している、半導体素子。
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