KR20000043199A - 반도체소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로,
이중 스페이서막를 이용하여 엘리베이트된 소오스/드레인 접합영역 형성공정시의 LDD 접합을 인슈트 ( in-situ ) 도핑된 에피층의 열공정시 자연스러운 확산에 의해 형성함으로써 충분히 낮은 저항을 갖게 하여 유효채널길이의 확보로 인한 숏채널효과 ( short channel effect ) 개선과 아울러 훨씬 개선된 전류구동능력을 갖게 하고 그에 따른 전기적 특성을 향상시켜 반도체소자의 고집적화에 적합한 초저접합을 갖는 엘리베이트된 소오스/드레인 접합영역이 구비된 게이트전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 초저접합 ( shallow junction ) 을 구현하기 위한 소오스/드레인 형성시, 선택적인 에피택셜 성장 ( selective epitaxial growth, 이하에서 SEG라 함 ) 방법을 이용하여 엘리베이트된 소오스/드레인( elevated source/drain ) 접합영역을 형성하는 기술에 관한 것이다.
반도체 메모리 소자가 고집적화됨에따라 더 얇은 깊이의 초저접합을 요구하게 되었다.
그러나, 낮은 에너지를 이용한 이온주입공정과 RTP 방법으로는 그 한계가 있다.
이러한 문제점을 해결하기 위하여, SEG 기술 개발을 서두르고 있다.
도 1a 내지 도 1c 는 종래기술의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 비활성영역에 소자분리막(12)을 형성한다.
그리고, 활성영역에 게이트산화막(13)과 게이트전극(14)을 형성한다. (도 1a)
그리고, 상기 게이트전극(14)의 상부에 마스크산화막(15)을 형성하고 그 측벽에 스페이서 산화막(16)을 형성한다. (도 1b)
그 다음에, 상기 반도체기판(11)의 노출된 부분을 SEG 시켜 에피실리콘(17)을 형성한다. 이때, 상기 에피실리콘(17)은 상기 저압화학기상증착 ( low pressure chemical vapor deposition, 이하에서 LPCVD 라 함 ) 이나 초고진공화학기상증착 ( ultra high vacuum chemical vapor deposition, 이하에서 UHVCVD 라 함 ) 방법을 이용하여 SEG 시켜 형성한 것이다. (도 1c)
그 다음에, 상기 에피실리콘(17)에 불순물을 이온주입층(18)을 형성한다.
그리고 후속 열공정으로 상기 이온주입층(18)의 불순물을 활성화시켜 반도체기판(11) 내부로 확산되도록 함으로써 엘리베이트된 소오스/드레인을 형성한다. (도 1d, 도 1e)
여기서, 상기 에피실리콘(17)의 끝부분이 각진 형태로 형성되어 후속 이온주입공정으로 형성되는 이온주입층(18)이 게이트전극(14)으로 기울어진 형태로 형성되어 반도체기판(11) 내부로 확산된 형태를 이루게 된다.
이로인하여, 솟채널효과 ( short chnnel effect ) 를 유발하는 등 소자의 전기적 특성이 열화되는 문제점이 있다.
도 2a 내지 도 2e 는 종래기술의 제2실시에에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(21)의 비활성영역에 소자분리막(22)을 형성하고, 활성영역에 게이트산화막(23), 게이트전극(24) 및 마스크 산화막(25) 적층구조를 형성한다.
그리고, 이들을 마스크로하여 상기 반도체기판(21)의 활성영역에 저농도의 불순물 접합영역(26)을 형성한다. (도 2a)
그 다음에, 상기 게이트전극(24)이 형성된 적층구조 측벽에 스페이서 산화막(27)을 100 - 300 Å 두께로 형성한다. (도 2b)
그리고, 노출된 상기 반도체기판(21)의 활성영역을 선택적으로 성장시키는 SEG 공정으로 에피실리콘(28)을 형성한다. 이때, 상기 LPCVD 나 UHVCVD 방법을 이용하여 SEG 시켜 형성하되, 게이트의 두께보다 얇은 500 - 1500 Å 두께로 성장되어 끝부분이 각진 형태로 형성된 것이다. (도 2c)
그 다음에, 상기 스페이서 산화막(29) 측벽에 스페이서 질화막(29)을 일정두께 형성하되, 상기 에피실리콘(28)의 각진 부분을 1/3 - 1/2 정도 도도할 수 있도록 형성한다. (도 2d)
그리고, 상기 소자분리막(22), 적층구조, 스페이서 산화막(27) 및 스페이서 질화막(29)을 마스크로하여 고농도의 불순물을 이온주입함으로써 고농도의 불순물 접합영역(30)을 형성한다.
그리고, 후속 열공정으로 불순물 접합영역(26,30)을 반도체기판(21) 내측으로 확산시켜 엘리베이트된 소오스/드레인을 형성한다.
여기서, 상기 열공정은 퍼니스 ( furnace ) 나 RTA 를 이용하여 실시한다. 이때, 상기 퍼니스를 이용하는 공정은 질소가스 분위기에서 800 - 900 ℃ 정도의 온도에서 10 - 30 분 동안 실시하는 것이다.
그리고, 상기 RTA 의 경우는 질소가스나 암모니아가스분위기에서 900 - 1050 ℃ 의 온도에서 5 - 30 초 동안 실시하는 것이다. (도 2e)
상기한 바와같이 종래기술의 제2실시예에 따른 트랜지스터 형성방법은, 이온주입공정시 아무리 이온 주입 에너지를 낮춘다 하여도 500 Å 이내로는 접합깊이를 낮출 수 없기 때문에 결과적으로 유효채널길이를 감소시키게 된다. 아울러, 이러한 접합깊이증가의 우려 때문에 이온주입의 불순물량도 대략 5E13 이상으로는 높일 수가 없어 결과적으로 LDD 부분의 저항 증가로 인해 접합영역 전체의 직렬저항이 증가하여 트랜지스터의 전류구동능력을 감소시키고, 숏채널효과를 증가시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여,
이중 스페이서막를 이용하여 엘리베이트된 소오스/드레인 형성시 LDD 접합을 인슈트 ( in-situ ) 도핑된 에피층의 열공정시 자연스러운 확산에 의해 형성함으로써 충분히 낮은 저항을 갖게 하여 유효채널길이의 확보로 인한 숏채널효과 개선과 아울러 훨씬 개선된 전류구동능력을 갖게 하고 그에 따른 전기적 특성을 향상시키는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종개기술의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2e 는 종래기술의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 3a 내지 도 3f 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1,11,21 : 반도체기판 2,12,22 : 소자분리막
3,13,23 : 게이트산화막 4,14,24 : 게이트전극
5,15,25 : 마스크산화막 6,16,27 : 스페이서 산화막
7,17,28 : 에피실리콘층 8 : 스페이서 질화막
9,18 : 이온주입층 26 : 저농도의 불순물 접합영역
30 : 고농도의 불순물 접합영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
소자분리막이 형성된 반도체기판 상부에 게이트절연막, 게이트전극, 마스크절연막 및 스페이서 제1절연막이 구비되는 게이트 적층구조를 형성하는 공정과,
상기 반도체기판 표면을 세정하는 공정과,
상기 반도체기판 표면을 SEG 시켜 에피실리콘층을 형성하되, 상기 게이트 적층구조와 경계부에 각진 형상이 구비되는 공정과,
상기 각진 형상을 일정부분 도포하는 스페이서 제2절연막을 상기 스페이서 제1절연막 측벽에 형성하는 공정과,
상기 소자분리막, 게이트 적층구조 및 스페이서 제2절연막을 마스크로하여 상기 반도체기판에 소오스/드레인 접합영역을 형성하기 위한 이온주입공정으로 상기 에피실리콘층에 이온주입층을 형성하는 공정과,
상기 이온주입층을 열처리하여 활성화시킴으로써 반도체기판 표면으로 불순물을 확산시켜 엘리베이트된 소오스/드레인 접합영역을 형성하는 공정을 포함하는 것과,
상기 스페이서 제1절연막은 산화막으로 100 - 500 Å 두께로 형성하는 것과,
상기 세정공정은 RCA, UV 오존, HF 또는 이들의 혼합하여 실시하는 것과,
상기 에피실리콘층은 500 - 1500 Å 두께로 형성되는 것과,
상기 에피실리콘층은 LPCVD 방법으로 SEG 되는 것과,
상기 LPCVD 은 SEG 전에 산화막 성장을 억제하기 위하여 인슈트 공정으로 1 - 5 분 동안 800 - 900 ℃ 온도의 수소 분위기하에서 열처리하는 것과,
상기 LPCVD 방법은 DCS 와 HCl 의 혼합가스를 사용하여 실시하되, 상기 DCS 는 30 - 300 sccm, 상기 HCl 은 30 - 200 sccm 의 유량으로 실시하는 것과,
상기 LPCVD 방법은 증착압력 10 - 50 torr, 증착온도 750 - 950 ℃ 인 조건에서 실시하는 것과,
상기 UHVCVD 방법은 SiH4가스 또는 Si2H6가스를 사용하여 0.1 - 1 torr 의 압력, 400 - 700 ℃ 의 온도에서 실시하는 것과,
상기 스페이서 질화막은 상기 에피실리콘층의 각진 형상을 1/3 - 1/2 를 도포하는 100 - 300 Å 두께로 형성하는 것과,
상기 이온주입층은 B 나 BF2를 이온주입하여 후속공정으로 고농도의 피형 소오스/드레인 접합영역을 형성하는 것과,
상기 B 나 BF2은 각각 1 - 50 keV 의 에너지와, 2 - 100 keV 의 에너지로 이온주입되는 것과,
상기 B 나 BF2은 각각 5×1014- 1×1016이온/㎠ 의 도즈량으로 이온주입되는 것과,
상기 이온주입층은 As 나 P 를 이온주입하여 후속공정으로 고농도의 엔형 소오스/드레인 접합영역을 형성하는 것과,
상기 As 나 P 는 각각 2 - 100 keV 의 에너지와, 2 - 70 keV 의 에너지로 이온주입되는 것과,
상기 As 나 P 은 각각 5×1014- 1×1016이온/㎠ 의 도즈량으로 이온주입되는 것과,
상기 이온주이층을 활성화시키는 열처리공정은 퍼니스 어닐링이나 RTA 를 사용하는 것과,
상기 퍼니스 어닐링은 질소가스 분위기, 800 - 950 ℃ 의 온도에서 10 - 30 분 동안 실시하는 것과,
상기 RTA 는 질소가스 또는 암모니아 가스분위기, 900 - 1050 ℃ 온도에서 5 - 30 초 동안 실시하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3f 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 실리콘으로 형성된 반도체기판(1)의 비활성영역에 트렌치형 소자분리막(2)을 형성한다.
그리고, 상기 반도체기판(1)의 활성영역에 게이트산화막(3), 게이트전극(4) 및 마스크 산화막(5)의 적층구조를 패터닝하고, 그 측벽에 스페이서 산화막(6)을 100 - 500 Å 두께로 형성한다. (도 3a, 도 3b)
그 다음에, 상기 반도체기판(1)을 RCA, UV 오존, HF 또는 이들의 혼합으로 이루어지는 세정공정을 실시한다.
그리고, 상기 반도체기판(1)의 노출된 표면을 LPCVD 방법이나 UHVCVD 방법으로 SEG 시켜 에피실리콘층(7)을 게이트의 두께보다 얇은 500 - 1500 Å 두께로 형성한다. 이때, 상기 에피실리콘층(7)은 상기 스페이서 산화막(6)과 이루는 경계부에서 각진 형상(10)을 이루게 된다.
이때, 상기 LPCVD 방법은 표면에 산화막이 성장되는 현상을 방지하기 위하여 인슈트 공정으로 열처리공정을 실시하되, 에피실리콘층(7)을 형성하기 전에 1 - 5 분 동안 800 - 900 ℃ 온도의 수소분위기하에서 열처리한다.
여기서, 상기 LPCVD 는 디클로로싸일렌 ( dichlorosilane, DCS )와 HCl 의 혼합가스를 사용하여 실시하되, 상기 DCS 는 30 - 300 sccm, 상기 HCl 은 30 - 200 sccm 의 유량을 각각 사용하며, 증착압력 10 - 50 torr, 증착온도 750 - 950 ℃ 인 조건에서 실시한다.
그리고, 상기 UHVCVD 방법은, SiH4나 Si2H6가스를 사용하여 0.1 - 1 torr 정도의 압력, 400 - 700 ℃ 의 온도에서 실시한다. (도 3c)
그리고, 상기 스페이서 산화막(6) 측벽에 스페이서 질화막(8)을 형성한다. 이때, 스페이서 질화막(8)은 상기 각진 형상(10) 부분의 1/3 - 1/2 정도를 도포할 수 있도록 100 - 500 Å 두께로 형성한다. (도 3d)
그 다음에, 상기 게이트 적층구조, 스페이서 산화막(6), 스페이서 질화막(8) 및 소자분리막(2)을 마스크로하여 이온주입공정을 실시함으로써 이온주입층(9)을 형성한다. 이때, 상기 이온주입층(9)은 스페이서 질화막(8)으로 인하여 게이트전극 측으로 기울어져 형성되지않는다.
이때, 상기 이온주입층(9)은 소오스/드레인 접합영역을 형성하기 위한 것으로서, 후속열공정으로 LDD 구조를 갖는 소오스/드레인 접합영역을 형성한다.
여기서, 고농도의 피형 소오스/드레인 접합영역을 형성하는 경우는, 불순물로 B 나 BF2를 사용하되, B 를 사용하는 경우는 1 - 50 keV 의 에너지로, BF2의 경우는 2 - 100 keV 의 에너지로 이온주입하며 각각 5×1014- 1×1016이온/㎠ 의 도즈량으로 실시한다.
여기서, 고농도의 엔형 소오스/드레인 접합영역을 형성하는 경우는, 불순물로 As 나 P 를 사용하되, As 를 사용하는 경우는 2 - 100 keV 의 에너지로, P 의 경우는 2 - 70 keV 의 에너지로 이온주입하며 각각 5×1014- 1×1016이온/㎠ 의 도즈량으로 실시한다. (도 3e)
그 다음에, 상기 이온주입층(9)을 열처리하여 상기 반도체기판(1) 표면으로 확산되도록 함으로써 엘리베이트된 소오스/드레인 접합영역을 형성한다.
이때, 상기 열처리공정은 퍼니스 어닐링이나 RTA 를 사용한다.
여기서, 상기 퍼니스 어닐링은 질소가스 분위기, 800 - 950 ℃ 의 온도에서 10 - 30 분 동안 실시한다.
그리고, 상기 RTA 는 질소가스 또는 암모니아 가스분위기, 900 - 1050 ℃ 온도에서 5 - 30 초 동안 실시한다. (도 3f)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 에피실리콘층의 각진 형상을 갖는 부분에 형성되는 스페이서 질화막으로 인하여 이온주입층의 끝부분에 위치한 불순물 분포가 게이트전극 쪽으로 쳐진 형상을 구비하지않음으로써 숏채널효과와 같은 전기적 특성 열화를 방지하고, 스페이서 질화막은 콘택공정시 식각정지층으로 사용할 수 있음으로 콘택마진 확보에 유리하여 전기적 특성을 향상시킬 수 있는 효과가 있다.
Claims (22)
- 소자분리막이 형성된 반도체기판 상부에 게이트절연막, 게이트전극, 마스크절연막 및 스페이서 제1절연막이 구비되는 게이트 적층구조를 형성하는 공정과,상기 반도체기판 표면을 세정하는 공정과,상기 반도체기판 표면을 선택 에피 성장시켜 에피실리콘층을 형성하되, 상기 게이트 적층구조와 경계부에 각진 형상이 구비되는 공정과,상기 각진 형상을 일정부분 도포하는 스페이서 제2절연막을 상기 스페이서 제1절연막 측벽에 형성하는 공정과,상기 소자분리막, 게이트 적층구조 및 스페이서 제2절연막을 마스크로하여 상기 반도체기판에 소오스/드레인 접합영역을 형성하기 위한 이온주입공정으로 상기 에피실리콘층에 이온주입층을 형성하는 공정과,상기 이온주입층을 열처리하여 활성화시킴으로써 반도체기판 표면으로 불순물을 확산시켜 엘리베이트된 소오스/드레인 접합영역을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 스페이서 제1절연막은 산화막으로 100 - 500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 세정공정은 RCA, UV 오존, HF 또는 이들의 혼합하여 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 에피실리콘층은 500 - 1500 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항 또는 제 4 항에 있어서,상기 에피실리콘층은 저압화학기상증착 방법으로 SEG 되는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 LPCVD 은 SEG 전에 산화막 성장을 억제하기 위하여 인슈트 공정으로 열처리하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 6 항에 있어서,상기 열처리공정은 1 - 5 분 동안 800 - 900 ℃ 온도의 수소분위기하에서 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 LPCVD 방법은 DCS 와 HCl 의 혼합가스를 사용하여 실시하되, 상기 DCS 는 30 - 300 sccm, 상기 HCl 은 30 - 200 sccm 의 유량으로 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 LPCVD 방법은 증착압력 10 - 50 torr, 증착온도 750 - 950 ℃ 인 조건에서 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 9 항에 있어서,상기 UHVCVD 방법은 SiH4가스를 사용하여 0.1 - 1 torr 의 압력, 400 - 700 ℃ 의 온도에서 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 9 항에 있어서,상기 UHVCVD 방법은 Si2H6가스를 사용하여 0.1 - 1 torr 의 압력, 400 - 700 ℃ 의 온도에서 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 스페이서 질화막은 상기 에피실리콘층의 각진 형상을 1/3 - 1/2 를 도포하는 100 - 300 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 이온주입층은 B 나 BF2를 이온주입하여 후속공정으로 고농도의 피형 소오스/드레인 접합영역을 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 B 나 BF2은 각각 1 - 50 keV 의 에너지와, 2 - 100 keV 의 에너지로 이온주입되는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항, 제 13 항 또는 제 14 항에 있어서,상기 B 나 BF2은 각각 5×1014- 1×1016이온/㎠ 의 도즈량으로 이온주입되는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 이온주입층은 As 나 P 를 이온주입하여 후속공정으로 고농도의 엔형 소오스/드레인 접합영역을 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 As 나 P 는 각각 2 - 100 keV 의 에너지와, 2 - 70 keV 의 에너지로 이온주입되는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항, 제 16 항 또는 제 17 항에 있어서,상기 As 나 P 은 각각 5×1014- 1×1016이온/㎠ 의 도즈량으로 이온주입되는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 열처리공정은 퍼니스 어닐링이나 RTA 를 사용하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 19 항에 있어서,상기 퍼니스 어닐링은 질소가스 분위기, 800 - 950 ℃ 의 온도에서 10 - 30 분 동안 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 19 항에 있어서,상기 RTA 는 질소가스 분위기, 900 - 1050 ℃ 온도에서 5 - 30 초 동안 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 19 항에 있어서,상기 RTA 는 암모니아가스 분위기, 900 - 1050 ℃ 온도에서 5 - 30 초 동안 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
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