KR100550381B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법을 개시한다. 이에 의하면, 반도체 소자 및 그 제조 방법은 실리콘 기판의 액티브 영역에 게이트 전극을 형성시키고, 엔모스 트랜지스터를 위한 액티브 영역에 질소이온을 경사 각도로 이온주입시키고, 엘디디를 위한 불순물을 이온주입시키고, 상기 게이트 전극의 측벽에 스페이서를 형성시키고, 소스/드레인을 위한 불순물을 이온주입시킨다.
따라서, 본 발명은 상기 질소이온을 경사 각도로 이온주입시키므로 핫 캐리어 주입이 발생하기 쉬운 부분의 실리콘 기판과 게이트 산화막 사이의 계면에 핫 캐리어 주입 방지막인 실리콘 산화 질화막을 형성시킬 수 있다. 따라서, 본 발명은 핫 캐리어 주입을 방지하므로 엔모스 트랜지스터의 구동 전류를 증가시키고 문턱전압을 안정화시킬 수 있다.
핫 캐리어 주입, 실리콘 산화 질화막, 질소이온, 경사 각도, 이온주입
Description
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 질소이온을 경사 각도로 이온주입하여 핫 캐리어 주입(hot carrier injection)을 방지하도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 핫 캐리어(hot carrier) 특성을 개선하기 위한 공정으로서 엘디디(LDD: lightly doped drain) 공정과 엔오(NO) 게이트 공정이 사용된다.
상기 엘디디 공정은 소스/드레인 영역을 얇게 도핑시킴으로써 채널과 드레인 영역이 접하는 부분 근처에서 형성되는 최대 전계를 저감시키므로 핫 캐리어의 생성을 억제할 수 있다. 하지만, 상기 엘디디 공정은 게이트 길이를 축소시킴에 따라 발생되는 숏 채널 효과(Short Channel Effect)를 억제하기 위해 실리콘 기판의 농 도를 높여야하고 또한 엘디디 접합 깊이를 줄임에 따라 발생되는 기생 저항의 증가를 억제하기 위해 엘디디 도핑 농도를 높여야 한다. 그러므로, 상기 엘디디 공정은 핫 캐리어 특성의 개선시키는데 한계가 있다.
그래서, 최근에는 상기 엘디디 공정에 상기 엔오 게이트 공정을 포함시킴으로써 핫 캐리어 특성을 개선시켜왔다. 상기 엔오 게이트 공정은 게이트 산화막의 성장 후에 상기 게이트 산화막을 통하여 질소를 확산시킴으로써 실리콘 산화막과 실리콘 기판 사이의 계면에 실리콘 산화 질화막을 형성시킨다. 그러므로, 상기 엔오 게이트 공정은 핫 캐리어가 상기 게이트 산화막으로 주입하는 것을 차단하여 핫 캐리어 특성을 개선시킨다. 하지만, 엔오 게이트를 사용할 경우, 상기 실리콘 산화 질화막에 존재하는 트랩 사이트(trap site)에 전자들이 트랩되기 때문에 엔모스(NMOS) 트랜지스터의 전자 이동도가 낮아지고 엔모스 트랜지스터의 구동 전류가 감소한다. 그 결과, 엔모스 트랜지스터의 성능이 악화된다. 또한, 엔모스 트랜지스터의 문턱전압(threshold voltage)이 가변하고 그 변동폭도 확대되므로 엔모스 트랜지스터의 문턱전압을 안정화시키는데 어려움이 많다.
따라서, 본 발명의 목적은 엔오 게이트를 사용하지 않으면서도 엔모스 트랜지스터의 핫 캐리어 특성을 향상시키는데 있다.
본 발명의 다른 목적은 엔모스 트랜지스터의 전자 이동도의 저하에 따른 구동 전류의 저감을 억제하는데 있다.
본 발명의 또 다른 목적은 엔모스 트랜지스터의 문턱전압을 안정화시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자는
제 1 도전형 액티브 영역을 갖는 반도체 기판; 상기 액티브 영역 상에 형성된 게이트 산화막; 상기 게이트 산화막의 일부분 상에 형성된 게이트 전극; 상기 게이트 전극의 측벽에 형성된 스페이서; 상기 게이트 전극을 사이에 두고 상기 액티브 영역에 형성된 제 2 도전형 소스/드레인; 및 상기 게이트 전극의 양측 가장자리부 아래에 위치한, 상기 반도체 기판과 상기 게이트 산화막 사이의 계면에 상기 반도체 기판의 표면에 대한 수직축을 기준으로 소정의 경사 각도로 이온 주입시키고 상기 이온을 확산시켜 핫 캐리어 주입 방지막이 형성되어 포함하는 것을 특징으로 한다.
바람직하게는, 상기 핫 캐리어 주입 방지막이 실리콘 산화 질화막으로 구성될 수 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 제 1 도전형 액티브 영역에 게이트 산화막을 형성시키는 단계; 상기 게이트 산화막의 일부분 상에 게이트 전극을 형성시키는 단계; 상기 게이트 전극의 양측 가장자리부 아래에 위치한, 상기 반도체 기판과 상기 게이트 산화막 사이의 계면에 상기 반도체 기판의 표면에 대한 수직축을 기준으로 소정의 경사 각도로 이온 주입시키고 상기 이온을 확산시켜 핫 캐리어 주입 방지막을 형성시키는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성시키는 단계; 및 상기 게이트 전극을 사이에 두고 상기 액티브 영역에 제 2 도전형 소스/드레인을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 핫 캐리어 주입 방지막으로서 실리콘 산화 질화막을 형 성시킬 수 있다.
바람직하게는, 상기 실리콘 산화 질화막을 형성시키는 단계는
상기 실리콘 산화 질화막의 형성을 위한 이온을 상기 반도체 기판에 소정의 경사 각도로 이온주입시키는 단계; 및 상기 이온을 확산시킴으로써 상기 실리콘 산화 질화막을 형성시키는 단계를 포함할 수 있다.
또한, 상기 이온을 상기 반도체 기판의 표면에 대한 수직축을 기준으로 10°~ 30°의 경사 각도로 이온주입시키는 것이 바람직하고, 상기 반도체 기판의 표면을 상기 수직축에 수직으로 유지한 상태에서 상기 반도체 기판을 소정의 각도씩 회전시키면서 상기 이온을 이온주입시키는 것이 더욱 바람직하다. 상기 반도체 기판의 표면을 상기 수직축에 수직으로 유지한 상태에서 상기 반도체 기판을 90°씩 회전시키면서 상기 이온을 이온주입시키는 것이 바람직하다.
바람직하게는, 상기 이온을 이온주입하는 단계는 엔모스 트랜지스터의 엘디디를 위한 감광막의 패턴을 마스크로 이용하여 이온주입시킬 수 있다.
바람직하게는, 상기 이온으로서 질소이온을 이온주입시킬 수 있다.
바람직하게는, 상기 이온을 이온주입하는 단계는
상기 감광막의 패턴을 마스크로 이용하여 상기 엔모스 트랜지스터의 엘디디를 위한 제 2 도전형 불순물을 이온주입시키는 단계; 및 숏 채널 효과를 억제하기 위해 상기 감광막의 패턴을 마스크로 이용하여 제 1 도전형 불순물을 이온주입시키는 단계를 포함할 수 있다.
바람직하게는, 상기 이온을 급속 열처리 공정에 의해 확산시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 1을 참조하면, 본 발명의 반도체 소자는 실리콘 기판(10)의 액티브 영역 상에 게이트 산화막(20)이 형성되고, 상기 게이트 산화막(20) 상에 게이트 전극(30)이 형성되고, 상기 게이트 전극(30)의 측벽에 캡핑층(40)을 개재하며 스페이서(70)가 형성되고, 상기 게이트 전극(30)의 양측 가장자리부 아래에 위치한, 상기 실리콘 기판(10)과 상기 게이트 산화막(20) 사이의 계면 부분에 핫 캐리어 주입 방지막으로서 실리콘 산화 질화막(50)이 형성되고, 상기 게이트 전극(30)을 사이에 두고 상기 실리콘 기판(10) 내에 소스/드레인(S/D)이 형성된다. 여기서, 상기 소스/드레인(S/D)은 엔모스 트랜지스터를 위한 엔(N)형 불순물 도핑 영역이다.
이와 같은 구조를 갖는 본 발명의 반도체 소자에서는 엔모스 트랜지스터가 동작할 때 핫 캐리어 주입이 발생할 가능성이 높은 영역, 즉 채널과 드레인이 접하는 영역에 해당하는, 실리콘 기판(10)과 게이트 산화막(20) 사이의 계면 부분에 실리콘 산화 질화막(50)이 형성되어 있다.
따라서, 본 발명은 엔오 게이트를 사용하지 않으면서도 상기 핫 캐리어 주입을 상기 실리콘 산화 질화막에 의해 억제시키므로 상기 엔모스 트랜지스터의 핫 캐리어 특성을 향상시킬 수 있다. 또한, 상기 실리콘 산화 질화막의 트랩 사이트에 전자들이 트랩될 가능성이 낮으므로 상기 엔모스 트랜지스터의 전자 이동도가 높아 지고 엔모스 트랜지스터의 구동 전류가 증가한다. 그 결과, 엔모스 트랜지스터의 성능이 향상된다. 또한, 엔모스 트랜지스터의 문턱전압이 안정화된다.
이와 같이 구성되는 반도체 소자에 대한 제조 방법을 도 2a 내지 도 2f를 참조하여 설명하기로 한다. 도 1의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a를 참조하면, 먼저, 단결정 실리콘기판(10)과 같은 반도체 기판의 액티브영역을 아이솔레이션하기 위해 아이솔레이션공정, 예를 들어 STI(Shallow Trench Isolation: STI) 공정을 이용하여 상기 실리콘 기판(10)의 아이솔레이션 영역에 아이솔레이션층(도시 안됨)을 형성한다. 상기 아이솔레이션층의 형성이 완료되고 나면, 상기 실리콘 기판(10)의 액티브 영역에 엔모스 트랜지스터를 위한 p형 웰(well)을 형성한다. 또한, 상기 실리콘 기판(10)의 액티브 영역에 피모스 트랜지스터를 위한 n형 웰(도시 안됨)을 형성한다. 이후, 상기 엔모스 트랜지스터의 문턱전압을 원하는 값으로 조정할 필요가 있을 경우, 상기 문턱전압을 조절하기 위한 이온주입공정을 실시한다. 한편, 상기 실리콘 기판(10)으로는 제 1 도전형 단결정 실리콘기판이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있지만, 본 발명은 설명의 편의상 상기 액티브 영역이 p형 웰인 경우를 기준으로 설명하기로 한다.
이후, 상기 실리콘 기판(10)의 액티브 영역 상에 열산화공정에 의해 게이트 절연막, 예를 들어 게이트 산화막(20)을 성장시킨다. 그 다음에, 상기 게이트 산화막(20) 상에 게이트 전극(30)을 위한 다결정 실리콘층을 증착시키고, 상기 다결정 실리콘층을 상기 게이트 전극(30)으로서 사용하기 위해 고농도의 불순물로 도핑시킨다. 이어서, 상기 다결정 실리콘층을 사진식각공정에 의해 상기 게이트 전극(30)의 패턴으로 형성시킨다. 이때, 상기 게이트 전극(30)의 패턴 외측의 산화막(20)은 후속의 이온주입공정에서 상기 실리콘 기판(10)의 희생막으로서 역할을 한다. 그런 다음, 상기 게이트 전극(30)의 표면 상에 게이트 재산화 공정과 같은 열산화공정에 의해 산화막(40)을 형성시킨다.
도 2b를 참조하면, 상기 산화막(40)이 형성된 상태에서 상기 실리콘 기판(10) 상에 상기 엔모스 트랜지스터의 엘디디 형성을 위한 감광막(도시 안됨)의 패턴을 형성시킨다. 이어서, 상기 감광막의 패턴을 마스크로 이용하여 상기 개구부 내의 영역에 도 2d의 실리콘 산화 질화막(50)의 형성을 위한 질소이온(N)을 이온주입시킨다.
이때, 상기 질소이온(N)을 상기 게이트 전극(30)의 양측 가장자리부 아래 부분의 실리콘 기판(10)에 이온주입시키기 위해 상기 질소이온(N)을 상기 실리콘 기판(10)의 표면(11)에 대한 수직축(13)으로부터 임의의 경사 각도(θ), 예를 들어 10°~ 30°의 경사 각도로 이온주입시키는 것이 바람직하다.
또한, 상기 실리콘 기판(10)의 표면(11)을 상기 수직축(13)에 대해 수직을 유지한 상태에서 상기 실리콘 기판(10)을 예를 들어 시계방향으로 90°만큼 수평 회전시킨 후 상기 질소이온(N)을 상기 경사 각도(θ)로 이온주입시킨다. 이와 같은 방식으로 상기 실리콘 기판(10)을 90°만큼씩 수평 회전시킨 후 상기 질소이온(N)을 이온주입하는 과정을 4회 실시한다. 이는 실리콘 웨이퍼의 전면에 형성된 게이 트 전극의 배열 방향을 고려하여 모든 게이트 전극의 양측 가장자리부 아래의 실리콘 기판에 상기 질소이온(N)을 이온주입시켜주기 위함이다.
여기서, 상기 질소이온(N)의 이온주입 에너지를 10 KeV ~ 50 KeV의 범위에서 결정하는 것이 바람직하고, 이온주입 농도를 상기 실리콘 기판(10)의 디스로케이션(dislocation)을 방지하기 위해 1E13 ion/cm2 ~ 1E15 ion/cm2의 범위에서 결정하는 것이 바람직하다.
한편, 상기 엔모스 트랜지스터의 엘디디 형성을 위한 감광막의 패턴 대신에 별도의 감광막의 패턴을 마스크로 사용하여 상기 질소이온(N)을 이온주입시키는 것도 가능하다.
도 2c를 참조하면, 이후, 상기 질소이온의 이온주입에 사용한 감광막의 패턴을 그대로 이용하면서 통상적인 엔모스 트랜지스터의 엘디디 형성을 위한 공정과 마찬가지로 상기 실리콘 기판(10)의 액티브 영역에 n형 불순물, 예를 들어 비소(As)를 저농도로 이온주입시킨다. 물론, 상기 비소(As) 대신에 인(P)을 이온주입하는 것도 가능하다.
한편, 숏 채널 효과를 억제하기 위해 상기 감광막의 패턴을 마스크로 이용하여 제 1 도전형 불순물, 예를 들어 보론(B)을 이온주입시키는 것도 가능하다.
도 2d를 참조하면, 그 다음에, 상기 이온주입된 비소(As)와 함께 상기 질소이온(N)을 활성화시키기 위해 상기 실리콘 기판(10)을 열처리공정, 예를 들어 급속 열처리(rapid thermal annealing: RTA) 공정에 의해 처리한다.
이때, 상기 비소(As)가 상기 실리콘 기판(10)의 내부로 엘디디(60)의 접합 깊이만큼 확산한다.
또한, 상기 질소이온(N)이 상기 실리콘 기판(10)과 상기 게이트 산화막(20) 사이의 계면으로 확산하여 상기 계면에 실리콘 산화 질화막(50)을 형성시킨다. 이와 아울러, 상기 질소이온이 상기 게이트 전극(30)의 양측 가장자리부 아래에 위치한, 상기 실리콘 기판(10)과 상기 게이트 산화막(20) 사이의 계면으로도 확산하여 상기 계면에도 핫 캐리어 주입 방지막인 실리콘 산화 질화막(50)을 형성시킨다. 따라서, 상기 실리콘 산화 질화막(50)은 채널과 드레인이 접하는 부분에서 발생하기 쉬운 핫 캐리어 주입을 억제시킬 수가 있다.
한편, 상기 급속 열처리 공정 대신에 상기 후속으로 진행되는 열확산공정에 의해 상기 질소이온을 확산시키는 것도 가능하다.
도 2e를 참조하면, 이어서, 상기 게이트 산화막(20)과 상기 산화막(40)을 포함한 전면에 스페이서(70)를 위한 절연막, 예를 들어 질화막을 증착시키고 이를 에치백(etchback)공정에 의해 처리함으로써 상기 게이트 전극(30)의 측벽에 상기 산화막(40)을 개재하며 스페이서(70)를 형성시킨다. 여기서, 상기 에치백공정에 의한 식각 손상이 상기 게이트 전극(30)과 상기 엘디디영역(60)에 가해지는 것을 방지하기 위해 상기 에치백공정의 완료 후에도 상기 게이트 산화막(20)과 상기 산화막(40)이 남아있는 것이 바람직하다.
그런 다음, 상기 게이트 전극(30)과 상기 스페이서(70)를 마스크로 이용하여 소스/드레인(S/D)을 위한 n형 불순물, 예를 들어 비소(As) 또는 인(P)을 고농도로 이온주입시킨다.
도 2f를 참조하면, 이후, 상기 이온주입된 불순물을 활성화시키기 위해 상기 실리콘 기판(10)을 열처리공정에 의해 처리한다. 따라서, 엔모스 트랜지스터의 소스/드레인(S/D)이 상기 게이트 전극(30)을 사이에 두고 형성된다.
따라서, 본 발명은 질소이온을 경사 각도로 이온주입시킴으로써 핫 캐리어 주입이 발생하기 쉬운 채널과 드레인이 접하는 부분에 해당하는, 실리콘 기판과 상기 게이트 산화막 사이의 계면에 핫 캐리어 주입 방지막인 실리콘 산화 질화막을 형성시킨다. 그러므로, 본 발명은 엔모스 트랜지스터의 핫 캐리어 주입 현상을 억제시킬 수 있다.
또한, 본 발명은 상기 실리콘 산화 질화막의 트랩 사이트에 전자가 트랩될 가능성을 낮춤으로써 엔오 게이트에서와 달리 전자의 이동도를 높여 구동 전류를 증가시킬 수 있고, 더욱이 엔오 게이트에서의 문턱전압 불안정을 방지할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 실리콘 기판의 액티브 영역에 게이트 전극을 형성시키고, 엔모스 트랜지스터를 위한 액티브 영역에 질소이온을 경사 각도로 이온주입시키고, 엘디디를 위한 불순물을 이온주입시키고, 상기 게이트 전극의 측벽에 스페이서를 형성시키고, 소스/드레인을 위한 불순물을 이온주입시킨다.
따라서, 본 발명은 상기 질소이온을 경사 각도로 이온주입시키므로 핫 캐리어 주입이 발생하기 쉬운 부분의 실리콘 기판과 게이트 산화막 사이의 계면에 핫 캐리어 주입 방지막인 실리콘 산화 질화막을 형성시킬 수 있다. 따라서, 본 발명은 핫 캐리어 주입을 방지하므로 엔모스 트랜지스터의 구동 전류를 증가시키고 문턱전압을 안정화시킬 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (12)
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- 반도체 기판의 제 1 도전형 액티브 영역에 게이트 산화막을 형성시키는 단계;상기 게이트 산화막의 일부분 상에 게이트 전극을 형성시키는 단계;상기 게이트 전극의 양측 가장자리부 아래에 위치한, 상기 반도체 기판과 상기 게이트 산화막 사이의 계면에 상기 반도체 기판의 표면에 대한 수직축을 기준으로 소정의 경사 각도로 이온 주입시키고 상기 이온을 확산시켜 핫 캐리어 주입 방지막을 형성시키는 단계;상기 게이트 전극의 측벽에 스페이서를 형성시키는 단계; 및상기 게이트 전극을 사이에 두고 상기 액티브 영역에 제 2 도전형 소스/드레인을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 핫 캐리어 주입 방지막으로서 실리콘 산화 질화막을 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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- 제 3 항에 있어서, 상기 이온을 상기 반도체 기판의 표면에 대한 수직축을 기준으로 10°~ 30°의 경사 각도로 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 반도체 기판의 표면을 상기 수직축에 수직으로 유지한 상태에서 상기 반도체 기판을 소정의 각도씩 회전시키면서 상기 이온을 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서, 상기 반도체 기판의 표면을 상기 수직축에 수직으로 유지한 상태에서 상기 반도체 기판을 90°씩 회전시키면서 상기 이온을 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 이온을 이온주입하는 단계는 엔모스 트랜지스터의 엘디디를 위한 감광막의 패턴을 마스크로 이용하여 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3, 4 항, 제 6 항 내지 제 9 항 중 하나에 있어서, 상기 이온으로서 질소이온을 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 감광막의 패턴을 마스크로 이용하여 상기 엔모스 트랜지스터의 엘디디를 위한 제 2 도전형 불순물을 이온주입시키는 단계; 및숏 채널 효과를 억제하기 위해 상기 감광막의 패턴을 마스크로 이용하여 제 1 도전형 불순물을 이온주입시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 이온을 급속 열처리 공정에 의해 확산시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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2003
- 2003-07-07 KR KR1020030045664A patent/KR100550381B1/ko not_active IP Right Cessation
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