JP4186247B2 - 半導体装置の製造方法および導電性シリコン膜の形成方法 - Google Patents
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【発明の属する技術分野】
この発明は、半導体装置の製造方法および導電性シリコン膜の形成方法に関し、特に、相補型MOSトランジスタの製造に適用して好適なものである。
【0002】
【従来の技術】
従来から、高駆動能力が得られるとともに、短チャネル効果が抑制できるデュアルゲート相補型MOSトランジスタ(デュアルゲートCMOSトランジスタ)が有望視されている。このデュアルゲートCMOSトランジスタにおいては、nチャネルMOSトランジスタのゲート電極としてn型不純物、具体的にはリン(P)が高濃度にドープされたn+ 型多結晶シリコン(Si)膜を用いるとともに、pチャネルMOSトランジスタのゲート電極としてp型不純物、具体的にはホウ素(B)が高濃度にドープされたp+ 型多結晶Si膜を用いる。ここで、pチャネルMOSトランジスタのゲート電極としてp+ 型多結晶Si膜を用いるのは、pチャネルMOSトランジスタのゲート電極として、n+ 型多結晶Si膜を用いると、チャネル長が短くなった場合に、しきい値電圧(Vth)を下げるために基板中に設けられたp型埋め込み層を通じてパンチスルーが起きやすくなり、問題となるためである。
【0003】
デュアルゲートCMOSトランジスタの製造においては、通常、まず、基板上にノンドープの多結晶Si膜を成膜し、これをパターニングすることにより、nチャネルMOSトランジスタの形成領域およびpチャネルMOSトランジスタの形成領域にそれぞれゲート電極を形成する。その後、nチャネルMOSトランジスタの形成領域にPをイオン注入することにより、ゲート電極を低抵抗化させるとともに、その活性領域にゲート電極に対して自己整合的にn+ 型のソース領域およびドレイン領域を形成する。また、pチャネルMOSトランジスタの形成領域には、BやBF2 をイオン注入することにより、ゲート電極を低抵抗化させるとともに、その活性領域にゲート電極に対して自己整合的にp+ 型のソース領域およびドレイン領域を形成する。
【0004】
【発明が解決しようとする課題】
ところが、本発明者の研究の結果、特に、上述のpチャネルMOSトランジスタの形成のためのBのイオン注入に関して、種々問題があることが分かった。すなわち、ゲート電極として多結晶Si膜を用いる際には、その多結晶Si膜の抵抗値を下げるために不純物を高濃度でドープしなければならない。ところが、pチャネルMOSトランジスタにおいて、ゲート電極としての多結晶Si膜にBやBF2 をイオン注入する場合には、それらのドーズ量を増加させても電気的活性化率は低く、シート抵抗は300Ω/□程度以下にはなりにくく、ゲート電極の空乏化が生じてしまう。このようなゲート電極の空乏化はpチャネルMOSトランジスタの駆動能力の低下を招くとともに、ゲート酸化膜のQbd値(酸化膜中に流せる電荷量)の低下をも招いてしまう。
【0005】
図10は、膜厚が200nmの多結晶Si膜に20keVのエネルギーでBF2 をイオン注入した場合における、この多結晶Si膜のシート抵抗のドーズ量依存性を示す。なお、比較のため、n型単結晶Siに、同様のイオン注入条件でBF2 をイオン注入した場合の測定結果についても併せて示す。
【0006】
図10より、BF2 のドーズ量を3×1015cm-2から5×1016cm-2まで増加させても、多結晶Si膜のシート抵抗はほとんど変化しないことがわかる。また、n型単結晶Siのシート抵抗も同様の傾向を示すことがわかる。
【0007】
図11は、20keVのエネルギーでBF2 をイオン注入した後、RTA(Rapid Thermal Annealing) 法により、1000℃で10秒間の活性化アニールを行ったSi基板上の酸化膜(SiO2 膜)に、100mA/cm2 の電流ストレスを加えたときの50%Qbd値のドーズ量依存性を示す。なお、この酸化膜の膜厚は4nm、面積は0.1mm2 である。
【0008】
図11より、50%Qbd値は、BF2 のドーズ量を変えてもほとんど変化しないことがわかる。
【0009】
図12は、膜厚が200nmの多結晶Si膜に10keVのエネルギーでPをイオン注入した場合における、この多結晶Si膜のシート抵抗のドーズ量依存性を示す。なお、比較のため、p型単結晶Siに、同様のイオン注入条件でPをイオン注入した場合の測定結果についても併せて示す。
【0010】
図12より、Pのドーズ量を3×1015cm-2から5×1016cm-2まで増加させることにより、多結晶Si膜のシート抵抗は、Bの場合と違って、500Ω/□から30Ω/□へと大きく減少していることがわかる。これは、Pの方がBより電気的活性化率が高いことを意味している。
【0011】
図13は、10keVのエネルギーでPをイオン注入した後、RTA法により1000℃で10秒間の活性化アニールを行ったSi基板上の酸化膜(SiO2 膜)に、100mA/cm2 の電流ストレスを加えたときの50%Qbd値のドーズ量依存性を示す。なお、この酸化膜の膜厚は4nm、面積は0.1mm2 である。
【0012】
図13より、50%Qbd値は、Pのドーズ量の増加に伴って大きく増加し、Pのドーズ量を1×1016cm-2まで増加させると1000C/cm2 にまで達することがわかる。
【0013】
以上のように、p+ 型の多結晶Si膜からなるゲート電極を有するpチャネルMOSトランジスタにおいては、Bの電気的活性化率が低いことに起因して、駆動能力の低下やゲート酸化膜のQbd値の低下などの問題が生じてしまう。一方、n+ 型の多結晶Si膜からなるゲート電極を有するnチャネルMOSトランジスタにおいては、駆動能力の低下やゲート酸化膜のQbd値の低下などの問題はないが、Pの電気的活性化率をより高くし、駆動能力やゲート酸化膜のQbd値のより一層の向上を図ることが望ましい。
【0014】
したがって、この発明の目的は、シリコン膜中にイオン注入されたホウ素の電気的活性化率を向上させ、MIS型トランジスタのゲート電極をこのシリコン膜により構成する場合に、このMIS型トランジスタの電流駆動能力を向上させるとともに、ゲート絶縁膜のQbd値を増加させることができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる半導体装置の製造方法を提供することにある。
【0015】
また、この発明の他の目的は、シリコン膜中にイオン注入されたリンの電気的活性化率を向上させ、MIS型トランジスタのゲート電極をこのシリコン膜により構成する場合に、このMIS型トランジスタの電流駆動能力を向上させるとともに、ゲート絶縁膜のQbd値を増加させることができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる半導体装置の製造方法を提供することにある。
【0016】
また、この発明の他の目的は、シリコン膜中にイオン注入されたホウ素の電気的活性化率を向上させ、低シート抵抗のp型シリコン膜を形成することができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる導電性シリコン膜の形成方法を提供することにある。
【0017】
また、この発明の他の目的は、シリコン膜中にイオン注入されたリンの電気的活性化率を向上させ、低シート抵抗のn型シリコン膜を形成することができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる導電性シリコン膜の形成方法を提供することにある。
【0018】
【課題を解決するための手段】
本発明者は、従来技術が有する上述の課題を解決すべく、鋭意検討を行った。以下にその概要を説明する。
【0019】
シリコン中のホウ素の不活性化の原因は、ホウ素がシリコン結晶の格子間に入ったり、ホウ素のクラスターができたりすることにあると考えられる。これは、ホウ素のイオン注入によって発生する格子間シリコンが、ホウ素に作用することによって起こるものと考えられる (J.Appl.Phys.81(9),1 May 1997,p.6031)。したがって、このような格子間シリコンを減少させれば、ホウ素の不活性化の低減を図ることができる。そして、そのためには、シリコン中に炭素をイオン注入するのが有効であることが知られている。すなわち、シリコン中に炭素をイオン注入すると、炭素は格子間シリコンを捕獲して、この格子間シリコンの個数を低減させ、ホウ素の不活性化を低減させることが知られている (Appl.Phys.Lett. 66(11),13 March 1995,p.1370)。
【0020】
一方、炭素の拡散係数(D=0.33exp(−68/RT)、Rは気体定数、Tは絶対温度)はホウ素の拡散係数(D=10.5exp(−85/RT))より2桁近く大きいため、シリコン膜に炭素およびホウ素をイオン注入した場合、シリコン膜中の炭素が下地に拡散し、汚染するおそれがある。
【0021】
これまで、ホウ素の電気的活性化率を有効に向上させ、しかも炭素の拡散を抑制するための、炭素のイオン注入の最適条件は見い出されていない。そこで、本発明者は、種々検討を行った結果、ホウ素の電気的活性化率を有効に向上させ、しかも下地への炭素の拡散を抑えるのに最適なイオン注入条件を見い出すに至った。
【0022】
また、本発明者は、Pの電気的活性化率を向上させ、しかも下地への炭素の拡散を抑えるための炭素のイオン注入条件の最適化の検討もあわせて行い、その結果、リンの電気的活性化率を有効に向上させ、しかも下地への炭素の拡散を抑えるのに最適なイオン注入条件を見い出すに至った。
【0023】
この発明は以上の検討に基づいて案出されたものである。
【0024】
すなわち、上記目的を達成するために、この発明の第1の発明は、
基板上に導電性シリコン膜を有する半導体装置の製造方法において、
シリコン膜にホウ素をイオン注入する工程と、
シリコン膜に炭素をイオン注入する工程とを有し、
炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の1.2倍以下のドーズ量で行うようにした
ことを特徴とするものである。
【0025】
この発明の第2の発明は、
基板上に導電性シリコン膜を有する半導体装置の製造方法において、
シリコン膜にリンをイオン注入する工程と、
シリコン膜に炭素をイオン注入する工程とを有し、
炭素のイオン注入を、炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の1.2倍以下のドーズ量で行うようにした
ことを特徴とするものである。
【0026】
この発明の第3の発明は、
シリコン膜にホウ素をイオン注入する工程と、
シリコン膜に炭素をイオン注入する工程とを有し、
炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の1.2倍以下のドーズ量で行うようにした
ことを特徴とする導電性シリコン膜の形成方法である。
【0027】
この発明の第4の発明は、
シリコン膜にリンをイオン注入する工程と、
シリコン膜に炭素をイオン注入する工程とを有し、
炭素のイオン注入を、炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の1.2倍以下のドーズ量で行うようにした
ことを特徴とする導電性シリコン膜の形成方法である。
【0028】
この発明の第1および第2の発明において、典型的には、シリコン膜は、MIS型トランジスタのゲート電極の少なくとも一部を構成する多結晶シリコン膜である。また、好適には、この多結晶シリコン膜に炭素をイオン注入するとともに、ソース領域およびドレイン領域の接合をより浅くするためなどの理由により、MIS型トランジスタのソース領域およびドレイン領域にも炭素をイオン注入する。
【0029】
この発明の第1の発明において、典型的には、MIS型トランジスタはpチャネルMOSトランジスタ、特に、デュアルゲートCMOSトランジスタにおけるpチャネルMOSトランジスタである。また、この発明の第2の発明において、典型的には、MIS型トランジスタはnチャネルMOSトランジスタ、特に、デュアルゲートCMOSトランジスタにおけるnチャネルMOSトランジスタである。
【0030】
この発明の第1および第3の発明において、ホウ素の電気的活性化率の向上を図るとともに、下地への炭素の拡散を有効に抑える観点から、好適には、炭素のイオン注入およびホウ素のイオン注入におけるエネルギーを、炭素およびホウ素の投影飛程が、イオン注入されるシリコン膜の膜厚の1/5以下になるように設定する。
【0031】
この発明の第1および第3の発明において、ホウ素のイオン注入は、単体のホウ素で行ってもよいし、ホウ素を含む分子で行ってもよい。
【0032】
この発明の第1および第3の発明において、炭素をイオン注入する工程は、ホウ素をイオン注入する工程の前または後に行ってもよいし、ホウ素をイオン注入する工程と同時に行ってもよい。
【0033】
この発明の第2および第4の発明において、リンの電気的活性化率の向上を図るとともに、下地への炭素の拡散を有効に抑える観点から、好適には、炭素のイオン注入およびリンのイオン注入におけるエネルギーを、炭素およびリンの投影飛程が、イオン注入されるシリコン膜の膜厚の1/5以下になるように設定する。
【0034】
この発明の第2および第4の発明において、炭素をイオン注入する工程は、リンをイオン注入する工程の前または後に行ってもよいし、リンをイオン注入する工程と同時に行ってもよい。
【0035】
上述のように構成されたこの発明の第1および第3の発明によれば、炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の1.2倍以下のドーズ量で行うようにしていることにより、シリコン膜中の格子間シリコンを炭素により効率よく捕獲し、この格子間シリコンを効率よく低減することができるとともに、シリコン膜中の炭素の下地への拡散を抑えることができる。
【0036】
また、この発明の第2および第4の発明によれば、炭素のイオン注入を炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の1.2倍以下のドーズ量で行うようにしていることにより、シリコン膜中の格子間シリコンを炭素により効率よく捕獲することができ、格子間シリコンを効率よく低減することができるとともに、シリコン膜中の炭素の下地への拡散を抑えることができる。
【0037】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。
【0038】
まず、この発明の第1の実施形態によるpチャネルMOSトランジスタの製造方法について説明する。
【0039】
この第1の実施形態によるpチャネルMOSトランジスタの製造方法においては、図1に示すように、まず、例えばn型Si基板のようなn型の半導体基板1に素子分離用の溝2を形成し、この溝2の内部にSiO2 膜を埋め込んで素子分離領域3を形成する。次に、素子分離領域3に囲まれた活性領域の表面に例えば熱酸化法によりSiO2 膜からなるゲート酸化膜4を形成した後、活性領域にVth制御用のチャネルドーピングを行う。
【0040】
次に、例えばCVD法により、半導体基板1の全面にノンドープの多結晶Si膜5とSiO2 膜(図示せず)とを順次形成する。ここで、この多結晶Si膜5の膜厚は例えば100nmである。その後、例えば反応性イオンエッチング(RIE)法により、これらの多結晶Si膜5およびSiO2 膜をゲート電極形状にパターニングする。
【0041】
次に、パターニングされた多結晶Si膜5およびSiO2 膜をマスクとして、例えばBF2 をイオン注入することにより、半導体基板1の活性領域中にp- 型の低濃度ソース領域6aおよび低濃度ドレイン領域7aを形成する。
【0042】
次に、全面に例えばCVD法によりSiO2 膜を形成した後、このSiO2 膜をエッチバックすることにより、多結晶Si膜5およびその上層のSiO2 膜の側壁にサイドウォール8を形成する。
【0043】
次に、多結晶Si膜5上のSiO2 膜以外の部分の表面を覆うレジストパターン9を形成した後、このレジストパターン9をマスクとして、例えばRIE法により多結晶Si膜5上のSiO2 膜をエッチング除去する。
【0044】
次に、レジストパターン9をマスクとし、イオンソースガスとして例えば二酸化炭素(CO2 )を用いて、多結晶Si膜5にCをイオン注入する。ここで、Cのイオン注入条件の一例を挙げると、エネルギーを5keV、ドーズ量を3×1015cm-2とする。その後、レジストパターン9を除去する。
【0045】
次に、図2に示すように、例えばBF2 を、多結晶Si膜5にイオン注入するとともに、多結晶Si膜5およびサイドウォール8をマスクとして半導体基板1の活性領域にイオン注入することにより、多結晶Si膜5をp+ 型化するとともに、p+ 型の高濃度ソース領域6および高濃度ドレイン領域7を形成する。ここで、BF2 のイオン注入条件の一例を挙げると、エネルギーを20keV、ドーズ量を3×1015cm-2とする。
【0046】
ここで、CおよびBF2 のイオン注入のエネルギーを上述のように設定したのは以下のような理由による。すなわち、まず、多結晶Si膜5中でBの電気的活性化に悪影響を及ぼす格子間SiをCにより効率よく捕獲することができるようにするためには、Cの投影飛程(Rp )とBのRp はほぼ同じになるようにする方が望ましいが、すでに述べたように、Cの拡散係数はBの拡散係数に対して2桁近く大きいので、イオン注入のエネルギーをCのRp がBのRp 以下になるように設定することにより、後の工程で行われる熱処理などによって、Cが、多結晶Si膜5からゲート酸化膜4に拡散してゲート酸化膜4を汚染しないようにするためである。この場合、BF2 およびCのイオン注入のエネルギーを上述の値に設定したときのBのRp は約15〜16nmとなり、CのRp は約10nmとなる。
【0047】
また、CおよびBF2 のイオン注入のドーズ量を上述のように設定したのは以下のような理由による。すなわち、BF2 のイオン注入によって多結晶Si膜5中に生じる格子間Siの個数面密度がBF2 のドーズ量の1〜1.4倍であるとすると、BF2 のドーズ量が3×1015cm-2である場合、多結晶Si膜5中に生じる格子間Siの個数面密度は3×1015〜4.2×1015cm-2である。1個のCが捕獲する格子間Siの個数が、1.15〜1.20個であるとすると、これらの格子間SiをCによって捕獲するには、Cのドーズ量を(3/1.20)×1015〜(4.2/1.15)×1015=2.5×1015〜3.6×1015cm-2とする必要がある。そこで、ここでは、上述のように、CおよびBF2 のドーズ量をこの範囲内の3×1015cm-2とした。
【0048】
次に、全面に例えばスパッタリング法によってコバルト(Co)膜を形成し、所定の熱処理を行うことによりSiとCoとを反応させ、CoSi2 膜を形成する。その後、未反応のCo膜を除去することにより、図3に示すように、多結晶Si膜5上にCoSi2 膜10を形成するとともに、p+ 型の高濃度ソース領域6上および高濃度ドレイン領域7上にそれぞれCoSi2 膜11、12を形成する。多結晶Si膜5およびその上のCoSi2 膜10によってゲート電極13が構成される。その後、例えば、1000℃で約10秒間のRTAを行うことにより、Bの活性化を行う。
【0049】
以上により、目的とするpチャネルMOSトランジスタが製造される。
【0050】
上述のようにして製造されたpチャネルMOSトランジスタの特性を、ゲート電極を構成する多結晶Si膜にCをイオン注入していない従来のpチャネルMOSトランジスタと比較したところ、電流駆動能力(Ids)の向上およびゲート酸化膜4のQbd値の増加が確認された。
【0051】
以上説明したように、この第1の実施形態によれば、ゲート電極を構成する多結晶Si膜5にCおよびBF2 をイオン注入し、その際Cのイオン注入を、CのRp がBのRp 以下となるエネルギーおよびBF2 のドーズ量の1.2倍以下のドーズ量で行っていることにより、多結晶Si膜5中の格子間SiをCによって効率よく捕獲することができるので、多結晶Si膜5中のBの電気的活性化率を向上させることができる。また、多結晶Si膜5中のCのゲート酸化膜4への拡散を抑えることができ、Cによる汚染を防止することができる。また、Bの電気的活性化率の向上により、その分BF2 のドーズ量を減少させることができるので、多結晶Si膜5からゲート酸化膜4へ突き抜けるBの量を減少させることができ、これによって、Vthの変化を抑制することができるため、pチャネルMOSトランジスタの特性の安定化を図ることができる。また、多結晶Si膜5中の格子間SiをCによって効率よく捕獲することができることにより、多結晶Si膜5中のBの拡散(Transient Enhanced Diffusion,TED) が抑制されるので、多結晶Si膜5からゲート酸化膜4へ突き抜けるBの量がより一層低減され、pチャネルMOSトランジスタにおけるVth変動のより一層の抑制およびゲート酸化膜4の特性の改善を図ることができる。また、Cによるゲッタリング効果により、ゲート酸化膜4中およびチャネル領域中の金属成分の低減を図ることができる。
【0052】
次に、この発明の第2の実施形態によるpチャネルMOSトランジスタの製造方法について説明する。
【0053】
この第2の実施形態においては、図4に示すように、サイドウォール8を形成し、さらに多結晶Si膜5上のSiO2 膜をエッチング除去した後、多結晶Si膜5、p+ 型の高濃度ソース領域6および高濃度ドレイン領域7に同時にCをイオン注入する。その他のことについては、第1の実施形態と同様である。
【0054】
上述のようにして製造されたpチャネルMOSトランジスタの特性を、ゲート電極の一部を構成する多結晶Si膜にCをイオン注入していない従来のpチャネルMOSトランジスタと比較したところ、電流駆動能力の向上およびゲート酸化膜4のQbd値の増加が確認された。
【0055】
この第2の実施形態によれば、多結晶Si膜5だけでなく、高濃度ソース領域6および高濃度ドレイン領域7にもCをイオン注入していることにより、これらの高濃度ソース領域6および高濃度ドレイン領域7中のBの電気的活性化率も向上させることができるとともに、CによりBの拡散を抑制することができることにより、これらの高濃度ソース領域6および高濃度ドレイン領域7の接合を浅く形成することができ、特性の向上を図ることができる。
【0056】
次に、この発明の第3の実施形態によるデュアルゲートCMOSトランジスタの製造方法について説明する。
【0057】
この第3の実施形態によるデュアルゲートCMOSトランジスタの製造方法においては、図5に示すように、まず、例えばp型Si基板などのようなp型の半導体基板21にn型ウェル22を形成する。次に、半導体基板21に選択的に素子分離用の溝23を形成し、この溝の23の内部にSiO膜を埋め込んで素子分離領域24を形成する。次に、nチャネルMOSトランジスタ部およびpチャネルMOSトランジスタ部における活性領域の表面に、例えば熱酸化法によりそれぞれSiO2 膜からなるゲート酸化膜25、26を形成した後、Vth制御用のチャネルドーピングを行う。
【0058】
次に、例えばCVD法により、半導体基板21の全面にノンドープの多結晶Si膜およびSiO2 膜(図示せず)を順次形成する。ここで、この多結晶Si膜の膜厚は例えば100nmである。その後、例えばRIE法により、これらの多結晶Si膜およびSiO2 膜をゲート電極形状にパターニングする。これによって、nチャネルMOSトランジスタ部およびpチャネルMOSトランジスタ部に、それぞれ上層にSiO2 膜が設けられたゲート電極形状の多結晶Si膜27、28を形成する。
【0059】
次に、pチャネルMOSトランジスタ部の表面をレジストパターン(図示せず)で覆った状態で、nチャネルMOSトランジスタ部において、多結晶Si膜27をマスクとして例えばPなどのn型不純物を半導体基板21にイオン注入することによりn- 型の低濃度ソース領域29aおよび低濃度ドレイン領域30aを形成する。その後、このレジストパターンを除去する。次に、nチャネルMOSトランジスタ部の表面をレジストパターン(図示せず)で覆った状態で、pチャネルMOSトランジスタ部において、多結晶Si膜28をマスクとして例えばBF2 などのp型不純物をn型ウェル22中にイオン注入することにより、p- 型の低濃度ソース領域31aおよび低濃度ドレイン領域32aを形成する。その後、このレジストパターンを除去する。
【0060】
次に、全面に例えばCVD法によりSiO2 膜を形成した後、このSiO2 膜をエッチバックすることにより、多結晶Si膜27およびその上層のSiO2 膜と、多結晶Si膜28およびその上層のSiO2 膜とのそれぞれの側壁にそれぞれサイドウォール33、34を形成する。
【0061】
次に、多結晶Si膜27、28上のSiO2 膜以外の部分の表面を覆うレジストパターン(図示せず)を形成した後、このレジストパターンをマスクとして、例えばRIE法によりそれぞれの多結晶Si膜27、28上のSiO2 膜をエッチング除去する。その後、このレジストパターンを除去する。
【0062】
次に、pチャネルMOSトランジスタ部の多結晶Si膜28以外の部分の表面を覆うレジストパターン35を形成した後、このレジストパターン35をマスクとして多結晶Si膜28にCをイオン注入する。ここで、Cのイオン注入条件の一例を挙げると、エネルギーを5keV、ドーズ量を3×1015cm-2とする。その後、レジストパターン35を除去する。
【0063】
次に、図6に示すように、pチャネルMOSトランジスタ部の表面を覆うようにしてレジストパターン36を形成した後、このレジストパターン36をマスクとして、例えばPを、多結晶Si膜27中にイオン注入するとともに、多結晶Si膜27およびサイドウォール33をマスクとして半導体基板21中にイオン注入する。これによって、多結晶Si膜27をn+ 型化するとともに、n+ 型の高濃度ソース領域29および高濃度ドレイン領域30を形成する。その後、レジストパターン36を除去する。
【0064】
次に、図7に示すように、nチャネルMOSトランジスタ部の表面を覆うようにしてレジストパターン37を除去した後、このレジストパターン37をマスクとして、例えばBF2 を、多結晶Si膜28中にイオン注入するとともに、多結晶Si膜28およびサイドウォール34をマスクとしてn型ウェル22中にイオン注入する。これによって、多結晶Si膜28をp+ 型化するとともに、p+ 型の高濃度ソース領域31および高濃度ドレイン領域32を形成する。ここで、このBF2 のイオン注入条件の一例を挙げると、エネルギーを20keV、ドーズ量を3×1015cm-2とする。
【0065】
次に、全面に例えばスパッタリング法によってCo膜を形成した後、所定の熱処理を行うことによりSiとCoとを反応させ、CoSi2 膜を形成する。その後、未反応のCo膜を除去することにより、図8に示すように、多結晶Si膜27、28上、高濃度ソース領域29、31上および高濃度ドレイン領域30、32上にそれぞれCoSi2 膜38〜43を形成する。多結晶Si膜27およびその上のCoSi2 膜38によってnチャネルMOSトランジスタのゲート電極44が構成され、多結晶Si膜28およびその上のCoSi2 膜39によってpチャネルMOSトランジスタのゲート電極45が構成される。
【0066】
その後、従来公知の方法により、層間絶縁膜や配線などを順次形成することにより、目的とするデュアルゲートCMOSトランジスタが製造される。
【0067】
上述のようにして製造されたデュアルゲートCMOSトランジスタのpチャネルMOSトランジスタの特性を、pチャネルMOSトランジスタのゲート電極を構成する多結晶Si膜にCをイオン注入していない従来のデュアルゲートCMOSトランジスタと比較したところ、pチャネルMOSトランジスタにおける電流駆動能力の向上およびゲート酸化膜26のQbd値の増加が確認された。
【0068】
この第3の実施形態によれば、デュアルゲートCMOSトランジスタのpチャネルMOSトランジスタにおいて第1の実施形態と同様の効果を得ることができ、デュアルゲートCMOSトランジスタの特性の向上を図ることができる。
【0069】
次に、この発明の第4の実施形態によるデュアルゲートCMOSトランジスタの製造方法について説明する。
【0070】
この第4の実施形態においては、図9に示すように、サイドウォール34を形成し、さらに多結晶Si膜27、28上のSiO2 膜をエッチング除去した後、Cを、pチャネルMOSトランジスタ部の多結晶Si膜28およびn型ウェル22にイオン注入すると同時に、nチャネルMOSトランジスタ部の多結晶Si膜27および半導体基板21にイオン注入する。ここで、Cのイオン注入条件の一例を挙げると、エネルギーを5keV、ドーズ量を3×1015cm-2とする。
【0071】
その後、第3の実施形態と同様にして、nチャネルMOSトランジスタ部の多結晶Si膜27、半導体基板21にPを選択的にイオン注入することによって、多結晶Si膜27をn+ 型化するとともに、n+ 型の高濃度ソース領域29および高濃度ドレイン領域30を形成する。その後、pチャネルMOSトランジスタ部の多結晶Si膜28およびn型ウェル22にBF2 を選択的にイオン注入することによって、多結晶Si膜28をp+ 型化するとともに、p+ 型の高濃度ソース領域31および高濃度ドレイン領域32を形成する。ここで、このPおよびBF2 のイオン注入条件の一例を挙げると、Pのイオン注入においては、エネルギーを10keV、ドーズ量を3×1015cm-2とし、BF2 のイオン注入においては、エネルギーを20keV、ドーズ量を3×1015cm-2とする。
【0072】
ここで、P、BF2 およびCのイオン注入におけるエネルギーおよびドーズ量を上述のように設定したのは、第1の実施形態と同様の理由による。この場合、P、BF2 およびCのイオン注入のエネルギーを上述の値に設定したときのPのRp は約15nm、BのRp は約15〜16nm、CのRp は約10nmとなる。また、BF2 のドーズ量が3×1015cm-2、Pのドーズ量が3×1015cm-2である場合、Cのドーズ量を2.5〜3.6×1015cm-2とする必要がある。そこで、Cのドーズ量を、この範囲内の3×1015cm-2とした。その他のことは第3の実施形態と同様である。
【0073】
上述のようにして製造されたデュアルゲートCMOSトランジスタの特性を、Cをイオン注入していない従来のデュアルゲートCMOSトランジスタと比較したところ、pチャネルMOSトランジスタにおける電流駆動能力の向上やゲート酸化膜26のQbd値の増加が確認され、さらに、nチャネルMOSトランジスタの電流駆動能力の向上やゲート酸化膜25のQbd値の増加も確認された。また、接合リーク電流の低減も確認された。
【0074】
この第4の実施形態によれば、pチャネルMOSトランジスタ部の多結晶Si膜28およびn型ウェル22だけでなく、nチャネルMOSトランジスタ部の多結晶Si膜27および半導体基板21にもCをイオン注入していることにより、第2の実施形態と同様の効果を得ることができるとともに、nチャネルMOSトランジスタの多結晶Si膜28、高濃度ソース領域29および高濃度ドレイン領域30におけるPの電気的活性化率をより向上させることができる。また、Cの拡散を抑制しつつ、高濃度ソース領域29および高濃度ドレイン領域30中のPの拡散を抑制することができることにより、高濃度ソース領域29および高濃度ドレイン領域30の接合を浅く形成することができる。さらに、デュアルゲートCMOSトランジスタにおいて、Cによる金属のゲッタリング効果により、接合リーク電流の低減を図ることができる。
【0075】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【0076】
例えば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。
【0077】
また、例えば、上述の第1〜第4の実施形態においては、Cのイオン注入を、低濃度ソース領域6a、29a、31aおよび低濃度ドレイン領域7a、30a、32aを形成した後に行っているが、Cのイオン注入を、低濃度ソース領域6a、29a、31aおよび低濃度ドレイン領域7a、30a、32aを形成する前に行うようにしてもよい。
【0078】
また、例えば、上述の第1〜第4の実施形態においては、多結晶Si膜5、27、28、高濃度ソース領域6、29、31および高濃度ドレイン領域7、30、32上にCoSi2 膜を形成しているが、CoSi2 膜の代わりに、NiSi2 膜やTiSi2 膜を形成するようにしてもよい。
【0079】
また、例えば、上述の第3の実施形態においては、pチャネルMOSトランジスタ部の多結晶Si膜28にのみCをイオン注入しているが、Cを、多結晶Si膜28のみならず、pチャネルMOSトランジスタ部のn型ウェル22にイオン注入するようにしてもよく、また、高濃度ソース領域31および高濃度ドレイン領域32を形成した後に、これらの領域にCをイオン注入するようにしてもよい。
【0080】
また、例えば、上述の第4の実施形態においては、Cを、pチャネルMOSトランジスタ部の多結晶Si膜28およびn型ウェル22にイオン注入するとともに、nチャネルMOSトランジスタ部の多結晶Si膜27および半導体基板21にイオン注入するようにしているが、Cのイオン注入を、高濃度ソース領域29、31および高濃度ドレイン領域30、32を形成した後に行うようにしても、同様の効果を得ることができる。
【0081】
【発明の効果】
以上説明したように、この発明の第1の発明によれば、シリコン膜中への炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の1.2倍以下のドーズ量で行うようにしていることにより、シリコン膜中にイオン注入されたホウ素の電気的活性化率を有効に向上させることができ、このシリコン膜を用いてMIS型トランジスタのゲート電極を構成する場合に、このMIS型トランジスタの電流駆動能力の向上を図ることができるとともに、ゲート絶縁膜のQbd値を増加させることができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる。
【0082】
また、この発明の第2の発明によれば、シリコン膜中への炭素のイオン注入を、炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の1.2倍以下のドーズ量で行っていることにより、シリコン膜中にイオン注入されたリンの電気的活性化率を有効に向上させることができ、このシリコン膜を用いてMIS型トランジスタのゲート電極を構成する場合に、このMIS型トランジスタの電流駆動能力を向上させることができるとともに、ゲート絶縁膜のQbd値を増加させることができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる。
【0083】
また、この発明の第3の発明によれば、シリコン膜中への炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の1.2倍以下のドーズ量で行っていることにより、シリコン膜中にイオン注入されたホウ素の電気的活性化率を有効に向上させ、低シート抵抗のp型シリコン膜を形成することができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる。
【0084】
また、この発明の第4の発明によれば、シリコン膜中への炭素のイオン注入を、炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の1.2倍以下のドーズ量で行っていることにより、シリコン膜中にイオン注入されたリンの電気的活性化率を有効に向上させ、低シート抵抗のn型シリコン膜を形成することができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態によるpチャネルMOSトランジスタの製造方法を説明するための断面図である。
【図2】この発明の第1の実施形態によるpチャネルMOSトランジスタの製造方法を説明するための断面図である。
【図3】この発明の第1の実施形態によるpチャネルMOSトランジスタの製造方法を説明するための断面図である。
【図4】この発明の第2の実施形態によるpチャネルMOSトランジスタの製造方法を説明するための断面図である。
【図5】この発明の第3の実施形態によるデュアルゲートCMOSトランジスタの製造方法を説明するための断面図である。
【図6】この発明の第3の実施形態によるデュアルゲートCMOSトランジスタの製造方法を説明するための断面図である。
【図7】この発明の第3の実施形態によるデュアルゲートCMOSトランジスタの製造方法を説明するための断面図である。
【図8】この発明の第3の実施形態によるデュアルゲートCMOSトランジスタの製造方法を説明するための断面図である。
【図9】この発明の第4の実施形態によるデュアルゲートCMOSトランジスタの製造方法を説明するための断面図である。
【図10】Si膜におけるシート抵抗の、BF2 のドーズ量依存性を示すグラフである。
【図11】酸化膜における50%Qbd値の、BF2 のドーズ量依存性を示すグラフである。
【図12】Si膜におけるシート抵抗の、Pのドーズ量依存性を示すグラフである。
【図13】酸化膜における50%Qbd値の、Pのドーズ量依存性を示すグラフである。
【符号の説明】
1、21・・・半導体基板、5、27、28・・・多結晶Si膜、6、29、31・・・高濃度ソース領域、6a、29a、31a・・・低濃度ソース領域、7、30、32・・・高濃度ドレイン領域、7a、30a、32a・・・低濃度ドレイン領域、13、44、45・・・ゲート電極
Claims (24)
- 基板上に導電性シリコン膜を有する半導体装置の製造方法において、
シリコン膜にホウ素をイオン注入する工程と、
上記シリコン膜に炭素をイオン注入する工程とを有し、
上記炭素のイオン注入を、上記炭素の投影飛程が上記ホウ素の投影飛程以下になるエネルギーおよび上記ホウ素のドーズ量の1.2倍以下のドーズ量で行うようにした
ことを特徴とする半導体装置の製造方法。 - 上記炭素のイオン注入および上記ホウ素のイオン注入におけるエネルギーを、上記炭素および上記ホウ素の投影飛程が上記シリコン膜の膜厚の1/5以下になるように設定することを特徴とする請求項1記載の半導体装置の製造方法。
- 上記炭素をイオン注入する工程を、上記ホウ素をイオン注入する工程より前に行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 上記炭素をイオン注入する工程を、上記ホウ素をイオン注入する工程より後に行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 上記炭素をイオン注入する工程と、上記ホウ素をイオン注入する工程とを同時に行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 上記シリコン膜が、MIS型トランジスタのゲート電極の少なくとも一部を構成する多結晶シリコン膜であることを特徴とする請求項1記載の半導体装置の製造方法。
- 上記炭素を、上記多結晶シリコン膜にイオン注入するとともに、上記MIS型トランジスタのソース領域およびドレイン領域にイオン注入するようにしたことを特徴とする請求項6記載の半導体装置の製造方法。
- 基板上に導電性シリコン膜を有する半導体装置の製造方法において、
シリコン膜にリンをイオン注入する工程と、
上記シリコン膜に炭素をイオン注入する工程とを有し、
上記炭素のイオン注入を、上記炭素の投影飛程が上記リンの投影飛程以下になるエネルギーおよび上記リンのドーズ量の1.2倍以下のドーズ量で行うようにした
ことを特徴とする半導体装置の製造方法。 - 上記炭素のイオン注入および上記リンのイオン注入におけるエネルギーを、上記炭素および上記リンの投影飛程が上記シリコン膜の膜厚の1/5以下になるように設定することを特徴とする請求項8記載の半導体装置の製造方法。
- 上記炭素をイオン注入する工程を、上記リンをイオン注入する工程より前に行うことを特徴とする請求項8記載の半導体装置の製造方法。
- 上記炭素をイオン注入する工程を、上記リンをイオン注入する工程より後に行うことを特徴とする請求項8記載の半導体装置の製造方法。
- 上記炭素をイオン注入する工程と、上記リンをイオン注入する工程とを同時に行うことを特徴とする請求項8記載の半導体装置の製造方法。
- 上記シリコン膜が、MIS型トランジスタのゲート電極の少なくとも一部を構成する多結晶シリコン膜であることを特徴とする請求項8記載の半導体装置の製造方法。
- 上記炭素を、上記多結晶シリコン膜にイオン注入するとともに、上記MIS型トランジスタのソース領域およびドレイン領域にイオン注入するようにしたことを特徴とする請求項13記載の半導体装置の製造方法。
- シリコン膜にホウ素をイオン注入する工程と、
上記シリコン膜に炭素をイオン注入する工程とを有し、
上記炭素のイオン注入を、上記炭素の投影飛程が上記ホウ素の投影飛程以下になるエネルギーおよび上記ホウ素のドーズ量の1.2倍以下のドーズ量で行うようにした
ことを特徴とする導電性シリコン膜の形成方法。 - 上記炭素のイオン注入および上記ホウ素のイオン注入におけるエネルギーを、上記炭素および上記ホウ素の投影飛程が上記シリコン膜の膜厚の1/5以下になるように設定することを特徴とする請求項15記載の導電性シリコン膜の形成方法。
- 上記炭素をイオン注入する工程を、上記ホウ素をイオン注入する工程より前に行うことを特徴とする請求項15記載の導電性シリコン膜の形成方法。
- 上記炭素をイオン注入する工程を、上記ホウ素をイオン注入する工程より後に行うことを特徴とする請求項15記載の導電性シリコン膜の形成方法。
- 上記炭素をイオン注入する工程と、上記ホウ素をイオン注入する工程とを同時に行うことを特徴とする請求項15記載の導電性シリコン膜の形成方法。
- シリコン膜にリンをイオン注入する工程と、
上記シリコン膜に炭素をイオン注入する工程とを有し、
上記炭素のイオン注入を、上記炭素の投影飛程が上記リンの投影飛程以下になるエネルギーおよび上記リンのドーズ量の1.2倍以下のドーズ量で行うようにした
ことを特徴とする導電性シリコン膜の形成方法。 - 上記炭素のイオン注入および上記リンのイオン注入におけるエネルギーを、上記炭素および上記リンの投影飛程が上記シリコン膜の膜厚の1/5以下になるように設定することを特徴とする請求項20記載の導電性シリコン膜の形成方法。
- 上記炭素をイオン注入する工程を、上記リンをイオン注入する工程より前に行うことを特徴とする請求項20記載の導電性シリコン膜の形成方法。
- 上記炭素をイオン注入する工程を、上記リンをイオン注入する工程より後に行うことを特徴とする請求項20記載の導電性シリコン膜の形成方法。
- 上記炭素をイオン注入する工程と、上記リンをイオン注入する工程とを同時に行うことを特徴とする請求項20記載の導電性シリコン膜の形成方法。
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