JP2733082B2 - Ｍｏｓ装置の製法 - Google Patents
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Description
【発明の詳細な説明】 ［発明の背景］ 発明の係る分野 本発明は一般に金属二酸化シリコン半導体（MOS）装
置、より詳細には自己整合形シリサイドと低濃度ドープ
ドレンを有するMOS装置の構造に係る。
置、より詳細には自己整合形シリサイドと低濃度ドープ
ドレンを有するMOS装置の構造に係る。
先行技術の説明 MOS製造技術の最近の進歩により、MOS装置はますます
小型化されて、装置密度および装置速度の増大が図られ
ている。このようにMOS装置が小型化されるのに伴っ
て、ソース・ドレン領域およびホットキャリヤ注入領域
におけるシート抵抗の高さに関心が寄せられるようにな
った。
小型化されて、装置密度および装置速度の増大が図られ
ている。このようにMOS装置が小型化されるのに伴っ
て、ソース・ドレン領域およびホットキャリヤ注入領域
におけるシート抵抗の高さに関心が寄せられるようにな
った。
すなわち、装置が小型化されるに従って、ソース・ド
レン領域の接合深さも寄生効果を最小化するために浅く
なって行く。ソース・ドレン接合深さが浅くなることに
よる直接の結果の１つに、ソース・ドレン領域のシート
抵抗の増大がある。装置小型化によるもう１つの結果
は、金属層を設けてソース・ドレン領域に接触をとる時
の接合の完全性に関するものであり、接合が浅くなるに
従って、ソース・ドレン領域から基板への電流漏れを少
なくすることが難かしくなる。
レン領域の接合深さも寄生効果を最小化するために浅く
なって行く。ソース・ドレン接合深さが浅くなることに
よる直接の結果の１つに、ソース・ドレン領域のシート
抵抗の増大がある。装置小型化によるもう１つの結果
は、金属層を設けてソース・ドレン領域に接触をとる時
の接合の完全性に関するものであり、接合が浅くなるに
従って、ソース・ドレン領域から基板への電流漏れを少
なくすることが難かしくなる。
ソース・ドレン領域のシート抵抗を低減するために開
発された装置構造として自己整合形シリサイド構造とし
て知られるものがある。この構造では金属シリサイド膜
をソース・ドレン領域の他、ポリシリコンゲートにも形
成する。従来の自己整合形シリサイド構造の構成方法に
おいては、ソース・ドレン領域とポリシリコン領域をシ
リサイド化する前に二酸化シリコン側壁スペーサを形成
する。この方法では側壁スペーサのエッチングによって
側壁スペーサで被覆したくないソース・ドレン領域は露
出しておき、この領域をシリサイド化できるようにす
る。ところが接合が既に形成されているために、ソース
・ドレン領域のシリコンをエッチングし過ぎると、接合
深さが浅くなる結果となる。その上、シリサイド形成中
にソース・ドレン領域の上部シリコン層がシリサイドに
よって消費されるため、接合深さがさらに浅くなってし
まう。そのため、従来の製造方法で満足のいく自己整合
形シリサイドMOS装置を製造するためには、所望のシリ
コン領域の二酸化シリコン全部を、接合部まで届くエッ
チングを行うことなく除去しなければならない。
発された装置構造として自己整合形シリサイド構造とし
て知られるものがある。この構造では金属シリサイド膜
をソース・ドレン領域の他、ポリシリコンゲートにも形
成する。従来の自己整合形シリサイド構造の構成方法に
おいては、ソース・ドレン領域とポリシリコン領域をシ
リサイド化する前に二酸化シリコン側壁スペーサを形成
する。この方法では側壁スペーサのエッチングによって
側壁スペーサで被覆したくないソース・ドレン領域は露
出しておき、この領域をシリサイド化できるようにす
る。ところが接合が既に形成されているために、ソース
・ドレン領域のシリコンをエッチングし過ぎると、接合
深さが浅くなる結果となる。その上、シリサイド形成中
にソース・ドレン領域の上部シリコン層がシリサイドに
よって消費されるため、接合深さがさらに浅くなってし
まう。そのため、従来の製造方法で満足のいく自己整合
形シリサイドMOS装置を製造するためには、所望のシリ
コン領域の二酸化シリコン全部を、接合部まで届くエッ
チングを行うことなく除去しなければならない。
有効チャネル長として知られるMOSトランジスタのソ
ース・ドレン間距離を小さくすることによってMOS集積
回路の性能を強化することも行われている。ところが、
ソース・ドレン間印加電圧はチャネル長の縮小と関係な
く一定のままであり、その結果チャネル領域に形成され
る電界が大きくなる。このように高い電界はシリコンと
二酸化シリコンの界面を通してチャネル領域にキャリヤ
（電子または正孔）を注入し、キャリヤを酸化物の中に
閉じ込める能力を有する。二酸化シリコンがMOS装置の
ゲート絶縁体を形成するため、ゲート酸化物の中に閉込
められた電荷が装置の電気特性に影響を及ぼす。ドレン
・ソース間電圧を長く印加するほど、より多くの電荷が
閉込められるため、このことは装置の信頼性の面から見
た場合特に重要な問題である。
ース・ドレン間距離を小さくすることによってMOS集積
回路の性能を強化することも行われている。ところが、
ソース・ドレン間印加電圧はチャネル長の縮小と関係な
く一定のままであり、その結果チャネル領域に形成され
る電界が大きくなる。このように高い電界はシリコンと
二酸化シリコンの界面を通してチャネル領域にキャリヤ
（電子または正孔）を注入し、キャリヤを酸化物の中に
閉じ込める能力を有する。二酸化シリコンがMOS装置の
ゲート絶縁体を形成するため、ゲート酸化物の中に閉込
められた電荷が装置の電気特性に影響を及ぼす。ドレン
・ソース間電圧を長く印加するほど、より多くの電荷が
閉込められるため、このことは装置の信頼性の面から見
た場合特に重要な問題である。
チャネルと高濃度にドープしたソース・ドレン領域と
の間に低濃度ドープ領域を挿入した低濃度ドープドレン
（LDD）構造を用いることによってこの現象を緩和する
ことができる。低濃度ドープ領域はチャネル領域のピー
ク電界を低減する効果があるため、それによってホット
キャリヤ注入の問題を軽減することができるのである。
LDD構造を実施する一般的な方法の１つに、側壁スペー
サの形成を要するためにSWS−LDD（側壁スペーサ低濃度
ドープドレン）構造と呼ばれるものがある。
の間に低濃度ドープ領域を挿入した低濃度ドープドレン
（LDD）構造を用いることによってこの現象を緩和する
ことができる。低濃度ドープ領域はチャネル領域のピー
ク電界を低減する効果があるため、それによってホット
キャリヤ注入の問題を軽減することができるのである。
LDD構造を実施する一般的な方法の１つに、側壁スペー
サの形成を要するためにSWS−LDD（側壁スペーサ低濃度
ドープドレン）構造と呼ばれるものがある。
SWS−LDD装置の構成は、ポリシリコンゲートに隣接し
て側壁スペーサの形成を要する。この側壁スペーサの形
成は、２回のイオン注入工程、すなわち１回めの低濃度
注入と２回めの高濃度注入により低濃度領域と高濃度領
域を形成する工程と工程の間に行われる。SWS−LDD構造
をCMOS（相補形MOS）技術において実施した場合、ドー
パントの各極性に対して２回のリソグラフィー工程、す
なわち各注入に対して１回ずつ必要になる。非LDD構造
の場合、注入を１回しか要さないため、このようなリソ
グラフィー工程も１回で良い。
て側壁スペーサの形成を要する。この側壁スペーサの形
成は、２回のイオン注入工程、すなわち１回めの低濃度
注入と２回めの高濃度注入により低濃度領域と高濃度領
域を形成する工程と工程の間に行われる。SWS−LDD構造
をCMOS（相補形MOS）技術において実施した場合、ドー
パントの各極性に対して２回のリソグラフィー工程、す
なわち各注入に対して１回ずつ必要になる。非LDD構造
の場合、注入を１回しか要さないため、このようなリソ
グラフィー工程も１回で良い。
上述のような接合の完全性の問題が存在する結果、シ
リサイド化後に接合を形成するべく不純物をシリサイド
の中にまたはこれを通して注入する方法が提案されてい
る。その後に熱処理を行なう間に、シリサイド中の不純
物がシリコンの中に拡散して接合を形成する。また、自
己整合シリサイドの特長をLDD構造と組合せてMOS装置の
用途を拡充することが望ましい。自己整合形シリサイド
をCMOS装置においてSWS−LDD構造と共に実施した場合、
ドーパントの各極性に対してもう１回ずつリソグラフィ
ー工程を増やして装置を製造する必要がある。
リサイド化後に接合を形成するべく不純物をシリサイド
の中にまたはこれを通して注入する方法が提案されてい
る。その後に熱処理を行なう間に、シリサイド中の不純
物がシリコンの中に拡散して接合を形成する。また、自
己整合シリサイドの特長をLDD構造と組合せてMOS装置の
用途を拡充することが望ましい。自己整合形シリサイド
をCMOS装置においてSWS−LDD構造と共に実施した場合、
ドーパントの各極性に対してもう１回ずつリソグラフィ
ー工程を増やして装置を製造する必要がある。
要約すると、自己整合形シリサイド構造および低濃度
ドープドレンMOS構造の製造に関して認められる問題点
あるいは欠点は次の３点になる： （１）自己整合形シリサイド構造を実施する場合、側壁
スペーサのエッチングを厳密に制御する必要がある； （２）CMOSにおいてSWS−LDD構造を実施する場合、リソ
グラフィー工程が余分に必要になる； （３）金属の堆積またはシリサイドの形成後に接合を形
成する自己整合形シリサイドLDD構造を実施する場合、
リソグラフィー工程が余分に必要になる。
ドープドレンMOS構造の製造に関して認められる問題点
あるいは欠点は次の３点になる： （１）自己整合形シリサイド構造を実施する場合、側壁
スペーサのエッチングを厳密に制御する必要がある； （２）CMOSにおいてSWS−LDD構造を実施する場合、リソ
グラフィー工程が余分に必要になる； （３）金属の堆積またはシリサイドの形成後に接合を形
成する自己整合形シリサイドLDD構造を実施する場合、
リソグラフィー工程が余分に必要になる。
［発明の要旨］ 本発明の一般的目的は、上記の問題の１つまたはそれ
以上を緩和または解決した小形MOS装置を製造するため
の改良された方法を提供することである。
以上を緩和または解決した小形MOS装置を製造するため
の改良された方法を提供することである。
本発明の別の目的は、側壁スペーサのエッチング処理
の融通性を大きくできる自己整合形シリサイドMOS構造
の製造方法を提供することである。
の融通性を大きくできる自己整合形シリサイドMOS構造
の製造方法を提供することである。
本発明の別の目的は、側壁スペーサと低濃度ドープド
レン（SWS−LDD）の特長を備えたCMOS構造を構成するこ
とができ、しかも各ソース・ドレンドーパントの極性に
対して１回しかリソグラフィー処理を要さない方法を提
供することである。
レン（SWS−LDD）の特長を備えたCMOS構造を構成するこ
とができ、しかも各ソース・ドレンドーパントの極性に
対して１回しかリソグラフィー処理を要さない方法を提
供することである。
本発明のさらに別の目的は、各ソース・ドレンドーパ
ントの極性に関して１回のリソグラフィー処理で、接合
形成前にシリサイドの形成またはシリサイドを形成する
金属の堆積を行なうCMOS自己整合形シリサイド低濃度ド
ープドレン構造の製造方法を提供することである。
ントの極性に関して１回のリソグラフィー処理で、接合
形成前にシリサイドの形成またはシリサイドを形成する
金属の堆積を行なうCMOS自己整合形シリサイド低濃度ド
ープドレン構造の製造方法を提供することである。
本発明は、側壁スペーサ材料を堆積する前に材料層の
成長または堆積を行う。この層の材料は側壁スペーサ材
料およびシリコン基板と異なるエッチング特性を有する
ものであり、その後に側壁スペーサのエッチングを行な
う際、この材料がエッチング遮断層として働く。シリコ
ン基板および側壁スペーサ材料に対して実質的に低いエ
ッチング速度を有する異なる第２エッチングを施して、
側壁スペーサによって被覆されていない領域の材料を除
去する。
成長または堆積を行う。この層の材料は側壁スペーサ材
料およびシリコン基板と異なるエッチング特性を有する
ものであり、その後に側壁スペーサのエッチングを行な
う際、この材料がエッチング遮断層として働く。シリコ
ン基板および側壁スペーサ材料に対して実質的に低いエ
ッチング速度を有する異なる第２エッチングを施して、
側壁スペーサによって被覆されていない領域の材料を除
去する。
本発明の一実施態様では、側壁スペーサ材料を堆積す
る前にポリシリコンゲートの形成と第１層の成長を行な
う。第１層の材料はシリコン基板および側壁スペーサ材
料と異なるエッチング特性を有する材料とする。後で側
壁スペーサのエッチングを行なう際に、この材料がエッ
チング遮断層として作用する。次に、シリコン基板およ
び側壁スペーサ材料に対して実質的に低いエッチング速
度を有する第２の異なるエッチングを施して、側壁スペ
ーサによって被覆されていない領域の第１層材料を除去
する。露出したシリコン基板の上に第２層材料は、第１
層よりイオン注入遮断能力が小さくなる厚さまで成長す
る。その後側壁スペーサを除去し、リソグラフィーによ
りイオン注入を行なう領域を形成した後に同じ極性のイ
オン注入を２回続けて行なう。これら２回の注入によ
り、それぞれ高濃度領域と低濃度領域を形成する。
る前にポリシリコンゲートの形成と第１層の成長を行な
う。第１層の材料はシリコン基板および側壁スペーサ材
料と異なるエッチング特性を有する材料とする。後で側
壁スペーサのエッチングを行なう際に、この材料がエッ
チング遮断層として作用する。次に、シリコン基板およ
び側壁スペーサ材料に対して実質的に低いエッチング速
度を有する第２の異なるエッチングを施して、側壁スペ
ーサによって被覆されていない領域の第１層材料を除去
する。露出したシリコン基板の上に第２層材料は、第１
層よりイオン注入遮断能力が小さくなる厚さまで成長す
る。その後側壁スペーサを除去し、リソグラフィーによ
りイオン注入を行なう領域を形成した後に同じ極性のイ
オン注入を２回続けて行なう。これら２回の注入によ
り、それぞれ高濃度領域と低濃度領域を形成する。
本発明の別の実施態様では、ポリシリコンゲートを形
成した後、側壁スペーサ材料の堆積前に第１層材料を堆
積する。この第１層材料は、シリコン基板および側壁ス
ペーサ材料のエッチング特性と異なるエッチング特性を
有する材料である。後に側壁スペーサのエッチングを行
なう際に、この材料がエッチング遮断層として働く。シ
リコン基板および側壁スペーサに対して実質的に低いエ
ッチング速度を有する異なる第２エッチングを施して、
側壁スペーサによって被覆されていない領域からこの材
料を除去する。シリコンおよびポリシリコン領域にシリ
サイドを選択的に形成し、側壁スペーサをエッチング除
去する。このエッチング環境に耐えられないある種のシ
リサイドについては、第２材料層を側壁スペーサ上を除
くシリサイドの上に選択的に成長することができる。ま
た、この第２材料はエッチング特性が側壁スペーサ材料
と異なるものとする。エッチングにより側壁スペーサを
除去する際に、この第２材料が形成されたシリサイド層
を保護するエッチング遮断層として作用する。リソグラ
フィーを行なって適宜に領域を形成し、同じ極性のドー
パントイオン注入を２回続けて行なって、それぞれ低濃
度領域と高濃度領域を形成する。
成した後、側壁スペーサ材料の堆積前に第１層材料を堆
積する。この第１層材料は、シリコン基板および側壁ス
ペーサ材料のエッチング特性と異なるエッチング特性を
有する材料である。後に側壁スペーサのエッチングを行
なう際に、この材料がエッチング遮断層として働く。シ
リコン基板および側壁スペーサに対して実質的に低いエ
ッチング速度を有する異なる第２エッチングを施して、
側壁スペーサによって被覆されていない領域からこの材
料を除去する。シリコンおよびポリシリコン領域にシリ
サイドを選択的に形成し、側壁スペーサをエッチング除
去する。このエッチング環境に耐えられないある種のシ
リサイドについては、第２材料層を側壁スペーサ上を除
くシリサイドの上に選択的に成長することができる。ま
た、この第２材料はエッチング特性が側壁スペーサ材料
と異なるものとする。エッチングにより側壁スペーサを
除去する際に、この第２材料が形成されたシリサイド層
を保護するエッチング遮断層として作用する。リソグラ
フィーを行なって適宜に領域を形成し、同じ極性のドー
パントイオン注入を２回続けて行なって、それぞれ低濃
度領域と高濃度領域を形成する。
上述の目的およびこれ以後に明らかとなる目的を達成
するために、本発明は実質的に特許請求の範囲に定義
し、添付図面を参照しながら次に詳細に説明するような
MOS装置を製造するための改良された方法に係る。
するために、本発明は実質的に特許請求の範囲に定義
し、添付図面を参照しながら次に詳細に説明するような
MOS装置を製造するための改良された方法に係る。
［好適実施態様の詳細な説明］ 添付図面を参照すると、第１図には自己整合形シリサ
イドMOS集積回路の製法の初期段階が示されている。図
示のように、二酸化シリコン膜12をシリコン基板10の上
面に成長させる。従来の方法により、二酸化シリコン膜
12上にポリシリコンゲート14を形成し、拡散またはイオ
ン注入によりソース・ドレン領域16を基板10に形成す
る。基板10とポリシリコンゲート14との間に挟まれた二
酸化シリコン膜12は周知のように、完成されたMOS装置
のゲート絶縁膜として作用する。
イドMOS集積回路の製法の初期段階が示されている。図
示のように、二酸化シリコン膜12をシリコン基板10の上
面に成長させる。従来の方法により、二酸化シリコン膜
12上にポリシリコンゲート14を形成し、拡散またはイオ
ン注入によりソース・ドレン領域16を基板10に形成す
る。基板10とポリシリコンゲート14との間に挟まれた二
酸化シリコン膜12は周知のように、完成されたMOS装置
のゲート絶縁膜として作用する。
次に基板10の露出面およびポリシリコンゲート14の上
に二酸化シリコン層20を成長させる。第１図（ａ）では
従来通り１回の注入拡散による接合を示しているが、本
発明の方法はその他の形式の接合にも適用することがで
きる。二酸化シリコン層20は加熱成長させて良いし、あ
るいは化学蒸着（CVD）法により堆積しても良い。二酸
化シリコン層20を熱成長する場合の厚さは、ポリシリコ
ンおよびシリコン基板を消費し過ぎない程度に薄く、し
かもその後の側壁スペーサのエッチングにおいて良好な
エッチング遮断機能を果せる程度に厚くする。二酸化シ
リコン層20をCVD法により堆積する場合、ポリシリコン
およびシリコンの消費に関する問題はない。この目的
上、二酸化シリコン層20の厚さは150〜2000Åの範囲が
適当である。
に二酸化シリコン層20を成長させる。第１図（ａ）では
従来通り１回の注入拡散による接合を示しているが、本
発明の方法はその他の形式の接合にも適用することがで
きる。二酸化シリコン層20は加熱成長させて良いし、あ
るいは化学蒸着（CVD）法により堆積しても良い。二酸
化シリコン層20を熱成長する場合の厚さは、ポリシリコ
ンおよびシリコン基板を消費し過ぎない程度に薄く、し
かもその後の側壁スペーサのエッチングにおいて良好な
エッチング遮断機能を果せる程度に厚くする。二酸化シ
リコン層20をCVD法により堆積する場合、ポリシリコン
およびシリコンの消費に関する問題はない。この目的
上、二酸化シリコン層20の厚さは150〜2000Åの範囲が
適当である。
次に後に側壁スペーサとなる窒化シリコン層23を堆積
する。窒化シリコン層23の厚さは、必要とする側壁スペ
ーサの幅によって決定されるが、ポリシリコンと側壁の
角度やポリシリコンの厚さといった他の要素も関係す
る。実際的用途には窒化シリコン層23の厚さを1000Åま
たはそれ以上にする必要がある。
する。窒化シリコン層23の厚さは、必要とする側壁スペ
ーサの幅によって決定されるが、ポリシリコンと側壁の
角度やポリシリコンの厚さといった他の要素も関係す
る。実際的用途には窒化シリコン層23の厚さを1000Åま
たはそれ以上にする必要がある。
窒化シリコンの堆積後、第１図（ｂ）に示すように、
窒化シリコンの指向性エッチングを行なって窒化シリコ
ン側壁スペーサ24を形成する。この工程はプラズマエッ
チング装置または反応性イオンエッチング装置において
行なうのが望ましい。エッチング方法は窒化シリコンに
対して十分に高いエッチング速度を有し、酸化物に対し
て十分に低いエッチング速度を有するものでなければな
らない（窒化シリコンと二酸化シリコン間の選択性が良
いことを要する）。平面状表面の窒化シリコンが完全に
除去された時点でエッチングを停止する必要がある。
窒化シリコンの指向性エッチングを行なって窒化シリコ
ン側壁スペーサ24を形成する。この工程はプラズマエッ
チング装置または反応性イオンエッチング装置において
行なうのが望ましい。エッチング方法は窒化シリコンに
対して十分に高いエッチング速度を有し、酸化物に対し
て十分に低いエッチング速度を有するものでなければな
らない（窒化シリコンと二酸化シリコン間の選択性が良
いことを要する）。平面状表面の窒化シリコンが完全に
除去された時点でエッチングを停止する必要がある。
このようなエッチング工程は平面形プラズマエッチン
グ装置において２段階式エッチング技術を用いて実施す
ることができ、この時第１段階の条件を圧力325ミリト
ル、電力175ワット、アルゴンガス流量10sccm、６フッ
化硫黄（SF6）流量60sccmとし、第２段階の条件を、圧
力325ミリトル、電力100ワット、アルゴン流量6sccm、S
F6流量30sccm、クロロジフルオロメタン（CHCl F2）流
量5sccmとする。
グ装置において２段階式エッチング技術を用いて実施す
ることができ、この時第１段階の条件を圧力325ミリト
ル、電力175ワット、アルゴンガス流量10sccm、６フッ
化硫黄（SF6）流量60sccmとし、第２段階の条件を、圧
力325ミリトル、電力100ワット、アルゴン流量6sccm、S
F6流量30sccm、クロロジフルオロメタン（CHCl F2）流
量5sccmとする。
次に二酸化シリコンのエッチングを行なう。このエッ
チングは、二酸化シリコンとシリコン、および二酸化シ
リコンと窒化シリコンの選択性を非常に高くしなければ
ならないが、例えば緩衝フッ化水素酸を用いた湿式エッ
チングによりこれを達成することができる。第１図
（ｃ）に示すように、このエッチングによって、窒化シ
リコン側壁スペーサ24で被覆されていないポリシリコン
ゲート14およびソース・ドレン領域16上の二酸化シリコ
ン20を完全に除去する。第１図（ｃ）から分かるよう
に、窒化シリコン側壁スペーサ24に被覆されている二酸
化シリコン層の部分はエッチング後もそのまま残る。
チングは、二酸化シリコンとシリコン、および二酸化シ
リコンと窒化シリコンの選択性を非常に高くしなければ
ならないが、例えば緩衝フッ化水素酸を用いた湿式エッ
チングによりこれを達成することができる。第１図
（ｃ）に示すように、このエッチングによって、窒化シ
リコン側壁スペーサ24で被覆されていないポリシリコン
ゲート14およびソース・ドレン領域16上の二酸化シリコ
ン20を完全に除去する。第１図（ｃ）から分かるよう
に、窒化シリコン側壁スペーサ24に被覆されている二酸
化シリコン層の部分はエッチング後もそのまま残る。
次に、チタンのようなシリサイド形成金属25（タング
ステン、コバルト等の金属も使用可能）を第１図（ｃ）
の構造の全面に従来の手段によって堆積して、第１図
（ｄ）示す構造を得る。金属層25の下層のシリコンと金
属を加熱反応させ、選択的エッチングを行なって、未反
応の金属を除去するが反応金属をほとんど除去しないよ
うにする。第１図（ｅ）に示す最終的な構造では、窒化
シリコン側壁スペーサ24によって被覆されていないポリ
シリコンゲート14およびソース・ドレン領域16の全面に
シリサイド層26を形成する。
ステン、コバルト等の金属も使用可能）を第１図（ｃ）
の構造の全面に従来の手段によって堆積して、第１図
（ｄ）示す構造を得る。金属層25の下層のシリコンと金
属を加熱反応させ、選択的エッチングを行なって、未反
応の金属を除去するが反応金属をほとんど除去しないよ
うにする。第１図（ｅ）に示す最終的な構造では、窒化
シリコン側壁スペーサ24によって被覆されていないポリ
シリコンゲート14およびソース・ドレン領域16の全面に
シリサイド層26を形成する。
第１図（ａ）〜（ｅ）に示した製法では、従来の自己
整合形シリサイド法と異なり、二酸化シリコン層20を付
加的に成長し、二酸化シリコンではなく窒化シリコンの
側壁スペーサを使用している。従来の製法では、側壁ス
ペーサのエッチングを行なう際に、二酸化シリコンとシ
リコン間のエッチングの選択性と均等性を最適化するだ
けでなく、堆積される二酸化シリコンの均等性も最適化
しなければならない。これに対して第１図の方法では、
側壁スペーサを形成する窒化シリコンおよびシリコンと
はエッチング特性の異なる材料である二酸化シリコンの
層を付加的に設けているため、選択性と均等性を独立し
て制御することが可能である。窒化シリコンと二酸化シ
リコンとの間のエッチング選択性はある程度維持しなけ
ればならないが、これはシリコンデバイスの製造分野で
周知の技術であり、しかも主としてエッチングの均等性
にのみ注意を集中すれば良いので窒化シリコン側壁スペ
ーサのエッチング工程の選択幅が大きくなる。最初に十
分な二酸化シリコンを堆積しておく限り、二酸化シリコ
ンはいずれ除去するのであるから窒化シリコンと二酸化
シリコンの間の選択性は余り重要ではない。特に、その
後に行なう二酸化シリコンのエッチングは緩衝フッ化水
素酸のような化学物質を用いて二酸化シリコンとシリコ
ン間の選択性を非常に高くすることからもこのことが言
える。
整合形シリサイド法と異なり、二酸化シリコン層20を付
加的に成長し、二酸化シリコンではなく窒化シリコンの
側壁スペーサを使用している。従来の製法では、側壁ス
ペーサのエッチングを行なう際に、二酸化シリコンとシ
リコン間のエッチングの選択性と均等性を最適化するだ
けでなく、堆積される二酸化シリコンの均等性も最適化
しなければならない。これに対して第１図の方法では、
側壁スペーサを形成する窒化シリコンおよびシリコンと
はエッチング特性の異なる材料である二酸化シリコンの
層を付加的に設けているため、選択性と均等性を独立し
て制御することが可能である。窒化シリコンと二酸化シ
リコンとの間のエッチング選択性はある程度維持しなけ
ればならないが、これはシリコンデバイスの製造分野で
周知の技術であり、しかも主としてエッチングの均等性
にのみ注意を集中すれば良いので窒化シリコン側壁スペ
ーサのエッチング工程の選択幅が大きくなる。最初に十
分な二酸化シリコンを堆積しておく限り、二酸化シリコ
ンはいずれ除去するのであるから窒化シリコンと二酸化
シリコンの間の選択性は余り重要ではない。特に、その
後に行なう二酸化シリコンのエッチングは緩衝フッ化水
素酸のような化学物質を用いて二酸化シリコンとシリコ
ン間の選択性を非常に高くすることからもこのことが言
える。
本発明では、第１図（ａ）〜（ｅ）の実施態様のよう
に、ソース・ドレン接合領域において除去される上部シ
リコン層の量が加熱成長させる二酸化シリコン層20によ
って決定されるため、非常に精密に制御することができ
る。酸化シリコンを成長させることには、ソース・ドレ
ン接合をドライブ・インするという付随的な効果もあ
る。CVD法で二酸化シリコン層20を堆積すると、それほ
どシリコンの損失が生じない。これに対して従来の方法
の場合、除去されるシリコン層の量は側壁スペーサのエ
ッチングによって決定されるが、この場合二酸化シリコ
ンの堆積の均等性および側壁スペーサのエッチングの均
等性との折り合いを必要とするため、制御が容易ではな
い。
に、ソース・ドレン接合領域において除去される上部シ
リコン層の量が加熱成長させる二酸化シリコン層20によ
って決定されるため、非常に精密に制御することができ
る。酸化シリコンを成長させることには、ソース・ドレ
ン接合をドライブ・インするという付随的な効果もあ
る。CVD法で二酸化シリコン層20を堆積すると、それほ
どシリコンの損失が生じない。これに対して従来の方法
の場合、除去されるシリコン層の量は側壁スペーサのエ
ッチングによって決定されるが、この場合二酸化シリコ
ンの堆積の均等性および側壁スペーサのエッチングの均
等性との折り合いを必要とするため、制御が容易ではな
い。
第２図に示した本発明の方法を用いると、各ソース・
ドレンドーパントの極性に対してリソグラフィーを１回
行なってCMOS SWS−LDD構造を製造することができる。
この方法の目的は、ソース・ドレン領域に注入を行なう
前にソース・ドレン領域の上に２種類の厚さを有する層
を形成することにある。側壁スペーサを形成するまでの
手順を第１図に示した方法と同じであるが、第２図の方
法では側壁スペーサの形成前にソース・ドレンドーパン
トの導入を行なわない点で異なる。
ドレンドーパントの極性に対してリソグラフィーを１回
行なってCMOS SWS−LDD構造を製造することができる。
この方法の目的は、ソース・ドレン領域に注入を行なう
前にソース・ドレン領域の上に２種類の厚さを有する層
を形成することにある。側壁スペーサを形成するまでの
手順を第１図に示した方法と同じであるが、第２図の方
法では側壁スペーサの形成前にソース・ドレンドーパン
トの導入を行なわない点で異なる。
第２図のMOS装置の製法の初期段階を示したのが第２
図（ａ）である。第２図（ａ）に示すように、二酸化シ
リコンのような絶縁材料層12をシリコン基板10の上に形
成し、基板10とポリシリコンゲート14を分離する。第１
実施態様の方法と同じように二酸化シリコン層20と窒化
シリコン側壁スペーサ24を形成する。
図（ａ）である。第２図（ａ）に示すように、二酸化シ
リコンのような絶縁材料層12をシリコン基板10の上に形
成し、基板10とポリシリコンゲート14を分離する。第１
実施態様の方法と同じように二酸化シリコン層20と窒化
シリコン側壁スペーサ24を形成する。
窒化シリコンに対して高い選択性を有する二酸化シリ
コンのエッチングを行なう。この時、プラズマエッチン
グや反応性イオンエッチングがエッチング速度の制御性
に優れるのでこれらの方法の何れかによるのが望まし
い。このエッチングによって、窒化シリコンに保護され
ていない二酸化シリコンを除去し、第２図（ｂ）に示す
ように厚さを100Å〜1800Åと薄くした二酸化シリコン
層28を残す。別の方法として、窒化シリコンによって被
覆されていない二酸化シリコンを緩衝フッ化水素酸のよ
うな化学物質を用いた湿式化学エッチング技術によって
完全に除去しても良い。その後再び二酸化シリコン層を
100Å〜1800Åの厚さに成長させて第２図（ｂ）と同じ
構造を形成する。側壁スペーサの堆積前に堆積する第１
層の材料と再成長させる材料とを同じにする必要はな
い。
コンのエッチングを行なう。この時、プラズマエッチン
グや反応性イオンエッチングがエッチング速度の制御性
に優れるのでこれらの方法の何れかによるのが望まし
い。このエッチングによって、窒化シリコンに保護され
ていない二酸化シリコンを除去し、第２図（ｂ）に示す
ように厚さを100Å〜1800Åと薄くした二酸化シリコン
層28を残す。別の方法として、窒化シリコンによって被
覆されていない二酸化シリコンを緩衝フッ化水素酸のよ
うな化学物質を用いた湿式化学エッチング技術によって
完全に除去しても良い。その後再び二酸化シリコン層を
100Å〜1800Åの厚さに成長させて第２図（ｂ）と同じ
構造を形成する。側壁スペーサの堆積前に堆積する第１
層の材料と再成長させる材料とを同じにする必要はな
い。
エッチバック方式と再成長方式では後者の方が望まし
い。再成長の方が窒化シリコンの側壁スペーサによって
被覆されていない二酸化シリコン28の厚さをより精密に
制御できるためである。この工程の結果、ポリシリコン
ゲート14の上部にさらに二酸化シリコン層30が形成され
る。第２図（ｂ）に示すように、この段階でソース・ド
レン領域の上の二酸化シリコン層の厚さが２種類にな
る。一方の厚さの二酸化シリコンは窒化シリコン側壁ス
ペーサ24の下にあって第２図（ａ）の二酸化シリコン層
20と同じ厚さであり、初期成長堆積条件によって決定さ
れる。他方の厚さの二酸化シリコン層28は窒化シリコン
側壁スペーサによって被覆されておらず、層22より薄く
しなければならないが、その厚さは上述のようなエッチ
ング法または再成長法によって制御される。
い。再成長の方が窒化シリコンの側壁スペーサによって
被覆されていない二酸化シリコン28の厚さをより精密に
制御できるためである。この工程の結果、ポリシリコン
ゲート14の上部にさらに二酸化シリコン層30が形成され
る。第２図（ｂ）に示すように、この段階でソース・ド
レン領域の上の二酸化シリコン層の厚さが２種類にな
る。一方の厚さの二酸化シリコンは窒化シリコン側壁ス
ペーサ24の下にあって第２図（ａ）の二酸化シリコン層
20と同じ厚さであり、初期成長堆積条件によって決定さ
れる。他方の厚さの二酸化シリコン層28は窒化シリコン
側壁スペーサによって被覆されておらず、層22より薄く
しなければならないが、その厚さは上述のようなエッチ
ング法または再成長法によって制御される。
次に窒化シリコンのエッチングを行なって、窒化シリ
コン側壁スペーサを完全に除去する。このエッチングは
高温リン酸エッチングまたはプラズマエッチングによっ
て行なうことができる。リソグラフィー処理を行なって
（不図示）、その後に注入を行なう領域を形成した後、
ソース・ドレンのイオン注入を連続して行なう。熱アニ
ールを行なった後の装置構造を第２図（ｃ）に示す。一
方のイオン注入は低濃度として、低濃度ドープ領域32お
よび高濃度ドープ領域34の両方をドープする。他方のイ
オン注入は高濃度として、主として高濃度ドープ領域34
を形成する。注入条件を最適化して、ソース・ドレン領
域の上の厚さの異なる二酸化シリコンを利用する。この
選択は、極性が同じであるが侵入深さ（到達距離）が相
当異なる２種類の化学種（例えばｎ形の場合は砒素と燐
など）を用いることによって達成できる。また、同じ化
学種を用いて注入エネルギーを変えることによって侵入
深さを変えても、同じ効果をあげることができる。
コン側壁スペーサを完全に除去する。このエッチングは
高温リン酸エッチングまたはプラズマエッチングによっ
て行なうことができる。リソグラフィー処理を行なって
（不図示）、その後に注入を行なう領域を形成した後、
ソース・ドレンのイオン注入を連続して行なう。熱アニ
ールを行なった後の装置構造を第２図（ｃ）に示す。一
方のイオン注入は低濃度として、低濃度ドープ領域32お
よび高濃度ドープ領域34の両方をドープする。他方のイ
オン注入は高濃度として、主として高濃度ドープ領域34
を形成する。注入条件を最適化して、ソース・ドレン領
域の上の厚さの異なる二酸化シリコンを利用する。この
選択は、極性が同じであるが侵入深さ（到達距離）が相
当異なる２種類の化学種（例えばｎ形の場合は砒素と燐
など）を用いることによって達成できる。また、同じ化
学種を用いて注入エネルギーを変えることによって侵入
深さを変えても、同じ効果をあげることができる。
実際の注入条件は、各ドープ領域の所要のシート抵
抗、構造体のもつホットキャリヤ注入免疫も決定する低
濃度ドープ領域の表面濃度なども考慮して決定される。
イオン注入条件はまた、その後に行なう熱アニールによ
っても影響を受ける。熱アニールは、低濃度ドープ領域
に十分な横方向の動きを与えて、ポリシリコン側壁の上
の二酸化シリコン18の幅を超えて拡げるために行なうも
のである。後に挙げた要件は二酸化シリコン層20の最初
の厚さを決定する際にも関係して来るものである。
抗、構造体のもつホットキャリヤ注入免疫も決定する低
濃度ドープ領域の表面濃度なども考慮して決定される。
イオン注入条件はまた、その後に行なう熱アニールによ
っても影響を受ける。熱アニールは、低濃度ドープ領域
に十分な横方向の動きを与えて、ポリシリコン側壁の上
の二酸化シリコン18の幅を超えて拡げるために行なうも
のである。後に挙げた要件は二酸化シリコン層20の最初
の厚さを決定する際にも関係して来るものである。
２回の注入を連続して行なうため、他の領域にマスク
を施すために必要なリソグラフィー工程は１回だけで良
い。このことはソース・ドレン領域の上に厚さの異なる
二酸化シリコンを形成した後に窒化シリコン側壁スペー
サを完全に除去することによって達成される。CMOS技術
においてSWS−LDD構造をｎ形、ｐ形両方のトランジスタ
に実施しようとする時、どちらの形式のトランジスタに
ついても１回のリソグラフィー工程を少なくできること
が理解されよう。
を施すために必要なリソグラフィー工程は１回だけで良
い。このことはソース・ドレン領域の上に厚さの異なる
二酸化シリコンを形成した後に窒化シリコン側壁スペー
サを完全に除去することによって達成される。CMOS技術
においてSWS−LDD構造をｎ形、ｐ形両方のトランジスタ
に実施しようとする時、どちらの形式のトランジスタに
ついても１回のリソグラフィー工程を少なくできること
が理解されよう。
第３図は本発明の別の実施態様による方法を示してお
り、この方法はソース・ドレンドーパントをシリサイド
化後に導入する自己整合形シリサイド構造の構成に係
る。この方法では、本発明の第２実施態様に関連して第
２図（ａ）に示し、上で説明したような構造を獲得し、
窒化シリコン側壁スペーサによって被覆されていない二
酸化シリコンを完全に除去する。この二酸化シリコンの
除去はプラズマ反応性イオンエッチングによっても、ま
た好適にはフッ化水素酸を用いた湿式化学エッチング法
によって行なうことができる。その結果獲得される構造
を示したのが第３図（ａ）であり、二酸化シリコン層22
が窒化シリコン側壁スペーサ24によって被覆されてい
る。酸化ゲート絶縁膜12がポリシリコンゲート14とシリ
コン基板10の間に介在する。次に露出されているシリコ
ン領域およびポリシリコンゲートを覆ってシリサイドが
形成される。これは従来の技術、すなわちチタン等の金
属層を堆積し、該金属を加熱焼結した後、選択的に湿式
エッチングにより未反応の金属を除去してチタン・シリ
サイドを形成する方法によって達成することができる。
その他、タングステンまたはコバルトのような金属をこ
の段階で使用すると、コバルト・シリサイドまたはタン
グステン・シリサイド等を形成することもできる。ま
た、必要であればタングステンを選択的に堆積しても良
い。このシリサイド化の後に得られる自己整合形シリサ
イド構造を示したのが第３図（ｂ）である。
り、この方法はソース・ドレンドーパントをシリサイド
化後に導入する自己整合形シリサイド構造の構成に係
る。この方法では、本発明の第２実施態様に関連して第
２図（ａ）に示し、上で説明したような構造を獲得し、
窒化シリコン側壁スペーサによって被覆されていない二
酸化シリコンを完全に除去する。この二酸化シリコンの
除去はプラズマ反応性イオンエッチングによっても、ま
た好適にはフッ化水素酸を用いた湿式化学エッチング法
によって行なうことができる。その結果獲得される構造
を示したのが第３図（ａ）であり、二酸化シリコン層22
が窒化シリコン側壁スペーサ24によって被覆されてい
る。酸化ゲート絶縁膜12がポリシリコンゲート14とシリ
コン基板10の間に介在する。次に露出されているシリコ
ン領域およびポリシリコンゲートを覆ってシリサイドが
形成される。これは従来の技術、すなわちチタン等の金
属層を堆積し、該金属を加熱焼結した後、選択的に湿式
エッチングにより未反応の金属を除去してチタン・シリ
サイドを形成する方法によって達成することができる。
その他、タングステンまたはコバルトのような金属をこ
の段階で使用すると、コバルト・シリサイドまたはタン
グステン・シリサイド等を形成することもできる。ま
た、必要であればタングステンを選択的に堆積しても良
い。このシリサイド化の後に得られる自己整合形シリサ
イド構造を示したのが第３図（ｂ）である。
次に、酸化を行なってシリサイドの上に二酸化シリコ
ン層を成長させるが、窒化シリコン側壁上にはほとんど
成長させない。この二酸化シリコン層の厚さは、その後
に行なう窒化シリコン側壁スペーサの除去の間チタン・
シリサイドを保護し得る程度としなければならない。こ
の目的のためには、100Å以上とする必要がある。酸化
を行なった後、燐酸エッチングやプラズマエッチング等
によりウェーハをエッチングにかけて窒化シリコン側壁
スペーサを除去するが、シリサイドおよびポリシリコン
ゲートは二酸化シリコン層で保護されるため、これらが
エッチングを受けることはない。次に低濃度イオン注入
と高濃度イオン注入を行なう。その後の熱処理により、
第３図（ｃ）に示すように低濃度ドープ領域32と高濃度
ドープ領域34がそれぞれ形成される。
ン層を成長させるが、窒化シリコン側壁上にはほとんど
成長させない。この二酸化シリコン層の厚さは、その後
に行なう窒化シリコン側壁スペーサの除去の間チタン・
シリサイドを保護し得る程度としなければならない。こ
の目的のためには、100Å以上とする必要がある。酸化
を行なった後、燐酸エッチングやプラズマエッチング等
によりウェーハをエッチングにかけて窒化シリコン側壁
スペーサを除去するが、シリサイドおよびポリシリコン
ゲートは二酸化シリコン層で保護されるため、これらが
エッチングを受けることはない。次に低濃度イオン注入
と高濃度イオン注入を行なう。その後の熱処理により、
第３図（ｃ）に示すように低濃度ドープ領域32と高濃度
ドープ領域34がそれぞれ形成される。
窒化シリコン側壁スペーサの除去を行なう際に、エッ
チング速度の非常に低い他のシリサイドについてはさら
に保護用二酸化シリコン層36を設ける必要はない。但
し、二酸化シリコン層36には、ドーパントが続いてシリ
サイド層26に注入されて焼なましを受けた後、ドーパン
トの外方拡散を防止するという他の利益を与える。シリ
サイド層26の厚さはソース／ドレン領域に所望のシート
抵抗によって決定されると共に、高濃度ドープ接合34を
形成するためのその後のイオン注入および焼なまし条件
によっても決定される。また、チタン・シリサイドの厚
さはその後に行なう高濃度イオン注入における遮断力が
最初の二酸化シリコン層22よりも実質的に小さくするよ
うにするのが望ましい。第２の二酸化シリコン層36に関
するもう１つの考慮すべき点は、チタン・シリサイド層
26と合わせた時の厚さが、次に行なわれる高濃度イオン
注入におけるイオン注入遮断力が第１の二酸化シリコン
層22の遮断能力より小さくしなければならないというこ
とである。これを満足するには、100Å〜2000Åのチタ
ン・シリサイド層と二酸化シリコンを合わせた厚さと、
厚さ150Å〜2000Åの二酸化シリコンとを結合させた厚
さを、二酸化シリコン層22と二酸化シリコン層36の厚さ
を100Å〜2000Åの範囲とした厚さとの上に重ねた厚さ
が上記制約にあてはまる。
チング速度の非常に低い他のシリサイドについてはさら
に保護用二酸化シリコン層36を設ける必要はない。但
し、二酸化シリコン層36には、ドーパントが続いてシリ
サイド層26に注入されて焼なましを受けた後、ドーパン
トの外方拡散を防止するという他の利益を与える。シリ
サイド層26の厚さはソース／ドレン領域に所望のシート
抵抗によって決定されると共に、高濃度ドープ接合34を
形成するためのその後のイオン注入および焼なまし条件
によっても決定される。また、チタン・シリサイドの厚
さはその後に行なう高濃度イオン注入における遮断力が
最初の二酸化シリコン層22よりも実質的に小さくするよ
うにするのが望ましい。第２の二酸化シリコン層36に関
するもう１つの考慮すべき点は、チタン・シリサイド層
26と合わせた時の厚さが、次に行なわれる高濃度イオン
注入におけるイオン注入遮断力が第１の二酸化シリコン
層22の遮断能力より小さくしなければならないというこ
とである。これを満足するには、100Å〜2000Åのチタ
ン・シリサイド層と二酸化シリコンを合わせた厚さと、
厚さ150Å〜2000Åの二酸化シリコンとを結合させた厚
さを、二酸化シリコン層22と二酸化シリコン層36の厚さ
を100Å〜2000Åの範囲とした厚さとの上に重ねた厚さ
が上記制約にあてはまる。
イオン注入条件の選択は上記の厚さに関して最適化す
る必要がある。高濃度イオン注入量の大半が低濃度ドー
プ領域32上の二酸化シリコン層22によって遮断されるよ
うにしなければならない。また、相当量のドーパントが
少なくとも二酸化シリコン層36に侵入してシリサイド層
26の中に留るか、あるいは層26と36の両方を通過するよ
うにしなければならない。この目的を達成すると同時に
このような最適化の融通性を大きくするために、窒化シ
リコン側壁スペーサを完全に除去した後にプラズマエッ
チングまたは反応性イオンエッチングを用いて第２二酸
化シリコン層をエッチバックすると良い。イオンの大半
がシリサイド中に残る場合、その後に行なう熱処理を最
適化して、ドーパントをシリサイド下層のシリコンにド
ライブ・インさせる必要がある。低濃度イオン注入は注
入量の大半が少なくとも二酸化シリコン層22を通過する
ようにしなければならない。この特定例では、ｎ形ドー
パントとして高濃度注入に砒素を用い、低濃度注入に燐
を用いている。シリサイド形成後に窒化シリコン側壁ス
ペーサを除去するため、各ソース・ドレンドーパントの
極性に関して１回のリソグラフィー工程を行なうだけ
で、イオン注入によって低濃度ドープ領域と高濃度ドー
プ領域の両方を形成することができる。
る必要がある。高濃度イオン注入量の大半が低濃度ドー
プ領域32上の二酸化シリコン層22によって遮断されるよ
うにしなければならない。また、相当量のドーパントが
少なくとも二酸化シリコン層36に侵入してシリサイド層
26の中に留るか、あるいは層26と36の両方を通過するよ
うにしなければならない。この目的を達成すると同時に
このような最適化の融通性を大きくするために、窒化シ
リコン側壁スペーサを完全に除去した後にプラズマエッ
チングまたは反応性イオンエッチングを用いて第２二酸
化シリコン層をエッチバックすると良い。イオンの大半
がシリサイド中に残る場合、その後に行なう熱処理を最
適化して、ドーパントをシリサイド下層のシリコンにド
ライブ・インさせる必要がある。低濃度イオン注入は注
入量の大半が少なくとも二酸化シリコン層22を通過する
ようにしなければならない。この特定例では、ｎ形ドー
パントとして高濃度注入に砒素を用い、低濃度注入に燐
を用いている。シリサイド形成後に窒化シリコン側壁ス
ペーサを除去するため、各ソース・ドレンドーパントの
極性に関して１回のリソグラフィー工程を行なうだけ
で、イオン注入によって低濃度ドープ領域と高濃度ドー
プ領域の両方を形成することができる。
以上、説明して来たように、本発明の方法はMOS装置
の製造に関して上で挙げた目的を達成するものである。
また、ここに示した本発明の方法の実施態様に変更を加
えても、必ずしも本発明の精神および目的から逸脱する
ものではない。
の製造に関して上で挙げた目的を達成するものである。
また、ここに示した本発明の方法の実施態様に変更を加
えても、必ずしも本発明の精神および目的から逸脱する
ものではない。
【図面の簡単な説明】 第１図（ａ）〜（ｅ）は自己整合形シリサイドMOS装置
の製法の各段階を示す参考図である。 第２図（ａ）〜（ｃ）は本発明の一実施態様によるSWS
−LDD MOS装置の製法の各段階を示す断面図である。 第３図（ａ）〜（ｃ）は本発明の別の実施態様による自
己整合形シリサイドLDD MOS装置の製法の各段階を示す
断面図である。 10……シリコン基板、 14……ポリシリコンゲート、 16……ソース・ドレン領域、 20……二酸化シリコン層、 24……側壁スペーサ、 26……シリサイド層、 28……二酸化シリコン層、 32……低濃度ドープ領域、 34……高濃度ドープ領域
の製法の各段階を示す参考図である。 第２図（ａ）〜（ｃ）は本発明の一実施態様によるSWS
−LDD MOS装置の製法の各段階を示す断面図である。 第３図（ａ）〜（ｃ）は本発明の別の実施態様による自
己整合形シリサイドLDD MOS装置の製法の各段階を示す
断面図である。 10……シリコン基板、 14……ポリシリコンゲート、 16……ソース・ドレン領域、 20……二酸化シリコン層、 24……側壁スペーサ、 26……シリサイド層、 28……二酸化シリコン層、 32……低濃度ドープ領域、 34……高濃度ドープ領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/088 27/092 (72)発明者 デービット エイチ．ホフマン アメリカ合衆国、11788 ニューヨーク、 ホッポージ、ソレル ヒル レイン ３ (56)参考文献 特開 昭63−124468（ＪＰ，Ａ) 特開 昭62−274665（ＪＰ，Ａ) 特開 昭62−69560（ＪＰ，Ａ) 特開 昭62−118578（ＪＰ，Ａ) 特開 昭62−229976（ＪＰ，Ａ) ＩＢＭ Ｔ．Ｄ．Ｂ． Ｖｏｌ．28, Ｎｏ．１（Ｊｕｎｅ 1985） ｐｐ366 〜367
Claims (19)
- 【請求項１】MOS装置の製法であって、 シリコン基板を提供する段階と、 前記基板にソース・ドレン領域を形成する前にポリシリ
コンゲートを前記基板上に形成する段階と、 前記ポリシリコンゲートおよび前記基板表面の少なくと
も一部を覆って、前記シリコン基板とエッチング特性の
異なる第１材料から成る第１層を堆積する段階と、 前記第１材料とエッチング特性の異なる第２材料から成
る第２層を第１層の上に堆積する段階と、 前記第１層をエッチング遮断層として用いて第２層の選
択的エッチングを行い、前記ポリシリコンゲートの周り
に第２材料から成る側壁スペーサを形成する段階と、 上記第２層のエッチングと異なるエッチングを行って、
前記側壁スペーサに被覆されていない前記第１層を完全
に除去し、前記第１層の厚さより薄い厚さに新たな材料
を選択的に堆積、成長させて第３層を形成する段階と、 その後前記側壁スペーサを除去する段階と、 前記側壁スペーサを除去して露出した第１層および第３
層を通して同極性の不純物イオンの低濃度注入と高濃度
注入を連続して行うことにより、前記基板の表面に、前
記露出した第１層の下の低濃度にドープされた領域と、
前記第３層の下により深い高濃度にドープされた領域よ
り成るソース・ドレン領域を形成する段階とを含んで成
るMOS装置の製法。 - 【請求項２】前記第１材料が二酸化シリコンであり、前
記第２材料が窒化シリコンである請求項１に記載の製
法。 - 【請求項３】前記新たな材料が前記第１材料を含んでい
る請求項１または２に記載の製法。 - 【請求項４】前記第１層を150Å〜2000Åの厚さまで加
熱成長させ、前記第２材料を化学蒸着法により少なくと
も1000Åの厚さまで堆積する請求項１または２に記載の
製法。 - 【請求項５】前記第１層を150Å〜2000Åの厚さまで加
熱成長させ、前記第２層の厚さを前記第１層より小さ
く、100Å〜1800Åとする請求項１または２に記載の製
法。 - 【請求項６】前記第１層の除去を湿式フッ化水素酸エッ
チングによって行う請求項１または２に記載の製法。 - 【請求項７】前記側壁スペーサの除去を、湿式燐酸エッ
チングまたはプラズマエッチングの何れかによって行う
請求項６に記載の製法。 - 【請求項８】MOS装置の製法であって、 シリコン基板を提供する段階と、 前記基板の表面にソース・ドレン領域を形成する前に、
ポリシリコンゲートを前記基板上に形成する段階と、 前記ポリシリコンゲートおよび前記基板の露出表面の少
なくとも一部を覆って、前記シリコン基板とエッチング
特性の異なる第１材料より成る第１層を堆積する段階
と、 前記第１材料とエッチング特性の異なる第２材料を第１
層の上に堆積し、前記第１層をエッチング遮断層として
用いてエッチングを行うことにより前記ポリシリコンゲ
ートの周りに第２材料から成る側壁スペーサを形成する
段階と、 前記側壁スペーサによって被覆されていない前記基板と
ポリシリコンゲート上の第１層を完全に除去する段階
と、 金属を前記基板およびポリシリコンゲートの露出面に堆
積した後、これらと反応させて前記金属のシリサイド層
を、前記シリサイド層のイオン注入遮断能力が前記第１
層より小さくなる厚さまで形成する段階と、 その後前記側壁スペーサを除去する段階と、 前記シリサイド層および前記側壁スペーサを除去して露
出した第１層を通して同じドーパントの低濃度イオン注
入と高濃度イオン注入を連続して行うことにより、前記
基板表面に、前記露出した第１層の下の低濃度にドープ
された領域と、前記シリサイド層の下により深い高濃度
にドープされた領域より成るソース・ドレン領域を形成
する段階とを含んで成るMOS装置の製法。 - 【請求項９】前記側壁スペーサの除去段階の前に、側壁
スペーサ上を除く前記シリサイド層の上に第２層を形成
する段階を含んで成り、前記第２層と前記シリサイド層
とを組合せた時のイオン注入遮断能力が前記第１層より
小さくなるように前記第２層と前記シリサイド層とを合
わせた厚さを決定する請求項８に記載の製法。 - 【請求項１０】前記第１材料が二酸化シリコンであり、
前記第２材料が窒化シリコンである請求項８に記載の製
法。 - 【請求項１１】チタンとコバルトとタングステンとから
成る群から前記金属を選択する請求項10に記載の製法。 - 【請求項１２】前記第１層および第２層が何れも二酸化
シリコンであり、前記側壁スペーサ材料が窒化シリコン
である請求項９に記載の製法。 - 【請求項１３】チタンとコバルトとタングステンとから
成る群から前記金属を選択する請求項12に記載の製法。 - 【請求項１４】前記第１層を150Å〜2000Åの厚さに加
熱成長せしめ、前記側壁スペーサを化学蒸着法により少
なくとも1000Åの厚さまで堆積する請求項10に記載の製
法。 - 【請求項１５】前記シリサイド層の厚さを100Å〜2000
Åとする請求項14に記載の製法。 - 【請求項１６】前記第１層を150Å〜2000Åの厚さまで
加熱成長せしめ、前記側壁スペーサを化学蒸着法により
少なくとも1000Åの厚さまで堆積し、前記第２層を100
Å〜2000Åの厚さまで加熱成長せしめる請求項12に記載
の製法。 - 【請求項１７】前記シリサイド層の厚さを100Å〜2000
Åとする請求項16に記載の製法。 - 【請求項１８】前記側壁スペーサ形成のためのエッチン
グをプラズマエッチングまたは反応性イオンエッチング
の何れかによって行い、前記第１層の除去を湿式フッ化
水素酸エッチングによって行い、前記側壁スペーサの除
去を燐酸エッチングまたはプラズマエッチングの何れか
によって行う請求項10に記載の製法。 - 【請求項１９】前記側壁スペーサ形成のためのエッチン
グをプラズマエッチングまたは反応性イオンエッチング
の何れかによって行い、前記第１層の除去を湿式フッ化
水素酸エッチングによって行い、前記側壁スペーサの除
去を燐酸エッチングまたはプラズマエッチングの何れか
によって行う請求項12に記載の製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14539088A | 1988-01-19 | 1988-01-19 | |
| US145,390 | 1988-01-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023935A JPH023935A (ja) | 1990-01-09 |
| JP2733082B2 true JP2733082B2 (ja) | 1998-03-30 |
Family
ID=22512891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1004593A Expired - Fee Related JP2733082B2 (ja) | 1988-01-19 | 1989-01-11 | Ｍｏｓ装置の製法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2733082B2 (ja) |
| CA (1) | CA1294061C (ja) |
| GB (1) | GB2214349B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102816A (en) * | 1990-03-27 | 1992-04-07 | Sematech, Inc. | Staircase sidewall spacer for improved source/drain architecture |
| EP0521947A1 (en) * | 1990-03-27 | 1993-01-13 | Sematech, Inc. | Staircase sidewall spacer for improved source/drain architecture |
| US5202272A (en) * | 1991-03-25 | 1993-04-13 | International Business Machines Corporation | Field effect transistor formed with deep-submicron gate |
| DE69636818T2 (de) * | 1995-06-19 | 2007-11-08 | Interuniversitair Micro-Elektronica Centrum Vzw | Verfahren zur selbst-justierten Herstellung von implantierten Gebieten |
| US6404343B1 (en) | 1999-06-25 | 2002-06-11 | Act Lsi Inc. | Water leakage monitoring apparatus |
| US6762085B2 (en) * | 2002-10-01 | 2004-07-13 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a high performance and low cost CMOS device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199221A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Manufacture of semiconductor device |
| JPS58158972A (ja) * | 1982-03-16 | 1983-09-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59106172A (ja) * | 1982-12-07 | 1984-06-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 電界効果トランジスタの製造方法 |
| DE3530065C2 (de) * | 1984-08-22 | 1999-11-18 | Mitsubishi Electric Corp | Verfahren zur Herstellung eines Halbleiters |
| JPS6269560A (ja) * | 1985-09-24 | 1987-03-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62118578A (ja) * | 1985-11-18 | 1987-05-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62229976A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS62274665A (ja) * | 1986-05-22 | 1987-11-28 | Nec Corp | 半導体装置の製造方法 |
| US4728617A (en) * | 1986-11-04 | 1988-03-01 | Intel Corporation | Method of fabricating a MOSFET with graded source and drain regions |
| US4859618A (en) * | 1986-11-20 | 1989-08-22 | Sumitomo Electric Industries, Ltd. | Method of producing the gate electrode of a field effect transistor |
-
1989
- 1989-01-03 GB GB8900029A patent/GB2214349B/en not_active Expired - Lifetime
- 1989-01-04 CA CA000587457A patent/CA1294061C/en not_active Expired - Lifetime
- 1989-01-11 JP JP1004593A patent/JP2733082B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭ Ｔ．Ｄ．Ｂ． Ｖｏｌ．２８，Ｎｏ．１（Ｊｕｎｅ １９８５） ｐｐ３６６〜３６７ |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2214349A (en) | 1989-08-31 |
| JPH023935A (ja) | 1990-01-09 |
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