JPH05218417A - 集積回路トランジスタ構成体及びその製造方法 - Google Patents
集積回路トランジスタ構成体及びその製造方法Info
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- JPH05218417A JPH05218417A JP4261918A JP26191892A JPH05218417A JP H05218417 A JPH05218417 A JP H05218417A JP 4261918 A JP4261918 A JP 4261918A JP 26191892 A JP26191892 A JP 26191892A JP H05218417 A JPH05218417 A JP H05218417A
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Abstract
(57)【要約】 （修正有）
【目的】 ソース／ドレインパンチスルーを制御し、ト
ランジスタ性能を向上させた半導体集積回路トランジス
タ構成体とその製法を提供する。 【構成】 電界効果装置のソース／ドレイン領域３０の
下側に薄い絶縁層２４を形成する。この絶縁層は、装置
の全体的な寸法と比較して比較的浅いものである。この
絶縁層は、好適には、例えば酸素又は窒素等の物質を、
ゲートを画定した後に、基板内に注入することにより形
成する。これにより、トランジスタのゲートと自己整合
された絶縁層が形成される。
ランジスタ性能を向上させた半導体集積回路トランジス
タ構成体とその製法を提供する。 【構成】 電界効果装置のソース／ドレイン領域３０の
下側に薄い絶縁層２４を形成する。この絶縁層は、装置
の全体的な寸法と比較して比較的浅いものである。この
絶縁層は、好適には、例えば酸素又は窒素等の物質を、
ゲートを画定した後に、基板内に注入することにより形
成する。これにより、トランジスタのゲートと自己整合
された絶縁層が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
に関するものであって、更に詳細には、集積回路内に電
界効果装置を製造する方法及びその結果得られる構成体
に関するものである。
に関するものであって、更に詳細には、集積回路内に電
界効果装置を製造する方法及びその結果得られる構成体
に関するものである。
【０００２】
【従来の技術】当該技術分野において公知の如く、半導
体集積回路上のデバイス即ち装置の特徴寸法は継続して
減少している。このことは、単一のダイ上に益々より多
数の活性コンポーネントを有する集積回路チップを製造
することを可能としている。一般的に、継続して減少す
る特徴寸法は、より大きな特徴寸法を使用して製造され
るものよりもより廉価により高速のデバイス即ち装置を
製造することを可能としている。
体集積回路上のデバイス即ち装置の特徴寸法は継続して
減少している。このことは、単一のダイ上に益々より多
数の活性コンポーネントを有する集積回路チップを製造
することを可能としている。一般的に、継続して減少す
る特徴寸法は、より大きな特徴寸法を使用して製造され
るものよりもより廉価により高速のデバイス即ち装置を
製造することを可能としている。
【０００３】現在の技術水準におけるデバイス即ち装置
が益々１ミクロンよりかなり小さい特徴寸法を組込むに
従い、より大きな特徴寸法のデバイスの場合には存在し
なかったか又はあまり気にならなかった多数の物理的効
果が重要となってくる。電界効果装置の場合には、特徴
寸法が小さいことは、非常に短いトランジスタのチャン
ネル長であることを意味し、且つこのような短いチャン
ネルに関して多数の問題が発生する。そのような問題の
うちで一つの重要な問題はソース／ドレインパンチスル
ーに関するものであって、その場合には、チャンネル内
へのドレイン空乏領域の延長部がトランジスタの動作に
深刻な影響を与える場合がある。
が益々１ミクロンよりかなり小さい特徴寸法を組込むに
従い、より大きな特徴寸法のデバイスの場合には存在し
なかったか又はあまり気にならなかった多数の物理的効
果が重要となってくる。電界効果装置の場合には、特徴
寸法が小さいことは、非常に短いトランジスタのチャン
ネル長であることを意味し、且つこのような短いチャン
ネルに関して多数の問題が発生する。そのような問題の
うちで一つの重要な問題はソース／ドレインパンチスル
ーに関するものであって、その場合には、チャンネル内
へのドレイン空乏領域の延長部がトランジスタの動作に
深刻な影響を与える場合がある。
【０００４】ソース／ドレインパンチスルーを制御する
ために通常使用される一つの方法は、トランジスタチャ
ンネルにおける不純物のドーピングレベルを増加させる
ことである。しかしながら、このように増加されたドー
パントレベルはチャンネル内の多数キャリアの移動度を
低下させる。そのことは、トランジスタの利得及びスイ
ッチング速度を減少させる効果を有している。
ために通常使用される一つの方法は、トランジスタチャ
ンネルにおける不純物のドーピングレベルを増加させる
ことである。しかしながら、このように増加されたドー
パントレベルはチャンネル内の多数キャリアの移動度を
低下させる。そのことは、トランジスタの利得及びスイ
ッチング速度を減少させる効果を有している。
【０００５】
【発明が解決しようとする課題】従って、改良したトラ
ンジスタ性能を有する半導体集積回路トランジスタ構成
体及びその製造方法を提供することが所望されている。
このような装置を製造する方法は、広く使用されている
半導体製造プロセスと適合性を有するべきであり、且つ
好適には、その製造プロセスに与える複雑性を最小のも
のとすべきである。
ンジスタ性能を有する半導体集積回路トランジスタ構成
体及びその製造方法を提供することが所望されている。
このような装置を製造する方法は、広く使用されている
半導体製造プロセスと適合性を有するべきであり、且つ
好適には、その製造プロセスに与える複雑性を最小のも
のとすべきである。
【０００６】
【課題を解決するための手段】本発明によれば、電界効
果装置のソース／ドレイン領域の下側に薄い絶縁層を形
成する。この絶縁層は、装置の全体的な寸法と比較して
比較的浅いものである。この絶縁層は、好適には、例え
ば酸素又は窒素等の物質をゲートを画定した後に基板内
に注入することにより形成される。これにより、トラン
ジスタのゲートと自己整合した絶縁層が形成される。
果装置のソース／ドレイン領域の下側に薄い絶縁層を形
成する。この絶縁層は、装置の全体的な寸法と比較して
比較的浅いものである。この絶縁層は、好適には、例え
ば酸素又は窒素等の物質をゲートを画定した後に基板内
に注入することにより形成される。これにより、トラン
ジスタのゲートと自己整合した絶縁層が形成される。
【０００７】
【実施例】以下に説明する処理ステップ及び構成体は集
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる製造技術と関連して実施することが可能なものであ
り、従って本発明を理解する上で必要と思われる処理ス
テップについて主に説明する。
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる製造技術と関連して実施することが可能なものであ
り、従って本発明を理解する上で必要と思われる処理ス
テップについて主に説明する。
【０００８】尚、本発明に基づいて製造する集積回路の
一部を示した概略断面図は縮尺通りに描いたものではな
く、本発明の重要な特徴をよりよく示すために適宜拡縮
して示してある。
一部を示した概略断面図は縮尺通りに描いたものではな
く、本発明の重要な特徴をよりよく示すために適宜拡縮
して示してある。
【０００９】図１を参照すると、電界効果トランジスタ
を基板１０に形成する。その装置が相補的ＭＯＳ（ＣＭ
ＯＳ）装置であると仮定すると、当該技術分野において
公知の如く、基板１０内にＰウエル及びＮウエル（不図
示）を形成する。基板１０内にフィールド酸化物領域１
２を形成し、該領域は活性装置を分離するために使用さ
れる。図１に示したフィールド酸化物領域１２は、シリ
コンの局所的酸化（ＬＯＣＯＳ）技術の結果として形成
されたものであるが、フィールド酸化物領域を形成する
その他の任意の技術を使用することが可能である。
を基板１０に形成する。その装置が相補的ＭＯＳ（ＣＭ
ＯＳ）装置であると仮定すると、当該技術分野において
公知の如く、基板１０内にＰウエル及びＮウエル（不図
示）を形成する。基板１０内にフィールド酸化物領域１
２を形成し、該領域は活性装置を分離するために使用さ
れる。図１に示したフィールド酸化物領域１２は、シリ
コンの局所的酸化（ＬＯＣＯＳ）技術の結果として形成
されたものであるが、フィールド酸化物領域を形成する
その他の任意の技術を使用することが可能である。
【００１０】次いで基板１０の上にゲート酸化物層１４
を成長させ、次いで装置全体の上に多結晶シリコン層１
６を付着形成する。所望により、この多結晶シリコン層
１６はその導電度を改善すべくドープさせることが可能
である。
を成長させ、次いで装置全体の上に多結晶シリコン層１
６を付着形成する。所望により、この多結晶シリコン層
１６はその導電度を改善すべくドープさせることが可能
である。
【００１１】図２を参照すると、多結晶シリコン層１６
の上にシリサイド層１８を形成する。これは多結晶シリ
コン層１４から形成されるゲート及び相互接続構成体の
導電度を改善するために行われる。当該技術分野におい
て公知の如く、例えばタンタル又はタングスタテン等の
耐火性金属を使用してシリサイド層１８を形成すること
が可能である。層１８は直接的な付着により形成するこ
とが可能であるが、又耐火性金属層を付着形成し次いで
加熱を行ってその耐火性金属を下側に存在する多結晶シ
リコン層１６と反応させることにより形成することも可
能である。この時点までの装置の製造は従来技術により
行うことが可能である。
の上にシリサイド層１８を形成する。これは多結晶シリ
コン層１４から形成されるゲート及び相互接続構成体の
導電度を改善するために行われる。当該技術分野におい
て公知の如く、例えばタンタル又はタングスタテン等の
耐火性金属を使用してシリサイド層１８を形成すること
が可能である。層１８は直接的な付着により形成するこ
とが可能であるが、又耐火性金属層を付着形成し次いで
加熱を行ってその耐火性金属を下側に存在する多結晶シ
リコン層１６と反応させることにより形成することも可
能である。この時点までの装置の製造は従来技術により
行うことが可能である。
【００１２】シリサイド層１８を形成した後に、本装置
の上に酸化物層２０を形成する。酸化物層２０は公知の
技術を使用して付着形成することが可能である。所望に
より、例えば薄い酸化物層を形成し、次いでより厚い窒
化物層を形成するその他のタイプのブロッキング層を使
用することも可能である。層２０の目的は、後述する如
く、後の注入をマスクするためである。
の上に酸化物層２０を形成する。酸化物層２０は公知の
技術を使用して付着形成することが可能である。所望に
より、例えば薄い酸化物層を形成し、次いでより厚い窒
化物層を形成するその他のタイプのブロッキング層を使
用することも可能である。層２０の目的は、後述する如
く、後の注入をマスクするためである。
【００１３】図３を参照すると、酸化物層２０と、シリ
サイド層１８と、多結晶シリコン層１６とをパターン形
成し、且つエッチングしてゲート電極２２を画定する。
ゲート酸化物層１４は、好適には、基板１０上に残存
し、基板表面が後の注入ステップから保護する。処理パ
ラメータの変動が所望程度に緊密に制御されない場合に
は、多結晶シリコン層１６のマスクしていない部分を除
去するために使用するエッチングにより比較的薄いゲー
ト酸化物層１４が部分的にエッチングされる場合があ
る。このような場合には、酸化物層１４の露出部分を剥
離し且つ一様な厚さを持った残存酸化物層１４を与える
ために犠牲的なゲート酸化物再成長ステップを実施する
ことが望ましい。
サイド層１８と、多結晶シリコン層１６とをパターン形
成し、且つエッチングしてゲート電極２２を画定する。
ゲート酸化物層１４は、好適には、基板１０上に残存
し、基板表面が後の注入ステップから保護する。処理パ
ラメータの変動が所望程度に緊密に制御されない場合に
は、多結晶シリコン層１６のマスクしていない部分を除
去するために使用するエッチングにより比較的薄いゲー
ト酸化物層１４が部分的にエッチングされる場合があ
る。このような場合には、酸化物層１４の露出部分を剥
離し且つ一様な厚さを持った残存酸化物層１４を与える
ために犠牲的なゲート酸化物再成長ステップを実施する
ことが望ましい。
【００１４】次いで、基板１０内に酸素を注入する。こ
の酸素はフィールド酸化物層１２を介して基板１０へ進
入することはなく、又保護層２０を介してゲート電極２
２へ進入することはない。注入密度及びエネルギの適切
な選択により、ゲート電極２２と自己整合され基板１０
の表面の下側に位置した酸素原子から成る層が形成され
る。好適には迅速熱アニールによる加熱ステップを行っ
て、これらの酸素原子を酸化物層２４へ変換させる。
の酸素はフィールド酸化物層１２を介して基板１０へ進
入することはなく、又保護層２０を介してゲート電極２
２へ進入することはない。注入密度及びエネルギの適切
な選択により、ゲート電極２２と自己整合され基板１０
の表面の下側に位置した酸素原子から成る層が形成され
る。好適には迅速熱アニールによる加熱ステップを行っ
て、これらの酸素原子を酸化物層２４へ変換させる。
【００１５】注入エネルギを適切に選択することによ
り、酸化物層２４の深さ及び厚さを制御することが可能
である。例えば、酸素を約８０乃至１２０ＫｅＶのエネ
ルギで注入して約０．２５ミクロンの深さの酸化物層２
４を形成することが可能である。約０．５×１０18原子
数／ｃｍ2 の注入密度を使用した場合には、約２０００
Åの厚さを持った薄い酸化物層２４が得られる。
り、酸化物層２４の深さ及び厚さを制御することが可能
である。例えば、酸素を約８０乃至１２０ＫｅＶのエネ
ルギで注入して約０．２５ミクロンの深さの酸化物層２
４を形成することが可能である。約０．５×１０18原子
数／ｃｍ2 の注入密度を使用した場合には、約２０００
Åの厚さを持った薄い酸化物層２４が得られる。
【００１６】図４を参照すると、薄い酸化物層２４を形
成した後に、従来の処理ステップを実施することが可能
である。これらのステップとしては、ＬＤＤ領域２６を
形成するための軽度にドープしたドレイン（ＬＤＤ）注
入と、それに続く当該技術分野において公知の如き酸化
物側壁スペーサ２８の形成である。次いで、高いドーパ
ントの注入によりソース／ドレイン領域が形成される。
その他の処理ステップ、例えば絶縁層及びその後の相互
接続層の形成等が、当該技術分野において公知の技術を
使用して実施される。
成した後に、従来の処理ステップを実施することが可能
である。これらのステップとしては、ＬＤＤ領域２６を
形成するための軽度にドープしたドレイン（ＬＤＤ）注
入と、それに続く当該技術分野において公知の如き酸化
物側壁スペーサ２８の形成である。次いで、高いドーパ
ントの注入によりソース／ドレイン領域が形成される。
その他の処理ステップ、例えば絶縁層及びその後の相互
接続層の形成等が、当該技術分野において公知の技術を
使用して実施される。
【００１７】所望により、酸素の代わりに窒素を基板１
０内に注入して絶縁層２４を形成することが可能であ
る。アニールを行うと、酸化物の代わりに窒化シリコン
から成る絶縁層２４が形成される。所望により、側壁ス
ペーサ２８を形成した後に絶縁層２４を形成することも
可能である。この場合には、ほぼ側壁スペーサ２８の幅
だけチャンネルから更に離隔された位置に絶縁層２４が
形成される。
０内に注入して絶縁層２４を形成することが可能であ
る。アニールを行うと、酸化物の代わりに窒化シリコン
から成る絶縁層２４が形成される。所望により、側壁ス
ペーサ２８を形成した後に絶縁層２４を形成することも
可能である。この場合には、ほぼ側壁スペーサ２８の幅
だけチャンネルから更に離隔された位置に絶縁層２４が
形成される。
【００１８】図４に示したトランジスタ構成体は、Ｐチ
ャンネル又はＮチャンネルのいずれの装置とすることも
可能である。上述したプロセスはＣＭＯＳ装置に対し非
常に容易に実施される。Ｐチャンネル装置とＮチャンネ
ル装置の両方の下側に絶縁層２４を設けることが所望さ
れる場合には、装置全体にわたり単一の注入を行うこと
が可能である。これにより、Ｐチャンネル装置とＮチャ
ンネル装置の下側に同時的に絶縁層２４が形成され、且
つ全体的な製造処理の流れに対し与える複雑性は最小で
ある。
ャンネル又はＮチャンネルのいずれの装置とすることも
可能である。上述したプロセスはＣＭＯＳ装置に対し非
常に容易に実施される。Ｐチャンネル装置とＮチャンネ
ル装置の両方の下側に絶縁層２４を設けることが所望さ
れる場合には、装置全体にわたり単一の注入を行うこと
が可能である。これにより、Ｐチャンネル装置とＮチャ
ンネル装置の下側に同時的に絶縁層２４が形成され、且
つ全体的な製造処理の流れに対し与える複雑性は最小で
ある。
【００１９】結果的に得られるトランジスタ構成体は、
従来の構成体と区別される多数の特徴を有している。絶
縁層２４が存在するのでソース／ドレイン接合容量が低
下され、そのことはトランジスタのスイッチング速度を
改善している。チャンネルは比較的高くドープすること
は必要ではないので、高いチャンネル移動度が維持され
且つ例えばトランジスタ利得等の装置性能が悪影響をこ
うむることはない。本トランジスタは、一般的に改良し
た短チャンネル特性を有するものである。何故ならば、
横方向のフィールドの延長が減少されているからであ
る。このことはソース／ドレインのパンチスルーを最小
とすることに貢献している。更に、絶縁層２４が存在す
ることはＣＭＯＳ装置におけるラッチアップの問題を最
小とすることに貢献している。何故ならば、ソース／ド
レイン領域から反対の導電型の隣接するウエルへ接続さ
れている寄生バイポーラ装置が絶縁層２４により中断さ
れているからである。
従来の構成体と区別される多数の特徴を有している。絶
縁層２４が存在するのでソース／ドレイン接合容量が低
下され、そのことはトランジスタのスイッチング速度を
改善している。チャンネルは比較的高くドープすること
は必要ではないので、高いチャンネル移動度が維持され
且つ例えばトランジスタ利得等の装置性能が悪影響をこ
うむることはない。本トランジスタは、一般的に改良し
た短チャンネル特性を有するものである。何故ならば、
横方向のフィールドの延長が減少されているからであ
る。このことはソース／ドレインのパンチスルーを最小
とすることに貢献している。更に、絶縁層２４が存在す
ることはＣＭＯＳ装置におけるラッチアップの問題を最
小とすることに貢献している。何故ならば、ソース／ド
レイン領域から反対の導電型の隣接するウエルへ接続さ
れている寄生バイポーラ装置が絶縁層２４により中断さ
れているからである。
【００２０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づいて電界効果装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図２】 本発明の一実施例に基づいて電界効果装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づいて電界効果装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づいて電界効果装置を
製造する一段階における状態を示した概略断面図。
製造する一段階における状態を示した概略断面図。
１０ 基板 １２ フィールド酸化物領域 １４ ゲート酸化物層 １６ 多結晶シリコン層 １８ シリサイド層 ２０ 酸化物層 ２２ ゲート電極 ２４ 酸化物層 ２６ ＬＤＤ領域 ２８ 酸化物側壁スペーサ ３０ ソース／ドレイン領域
Claims (24)
- 【請求項１】 電界効果トランジスタの製造方法におい
て、基板上にゲート電極を形成し、絶縁層を形成するた
めに表面の下側にドーパントを注入し、前記絶縁層の上
方で前記ゲート電極に隣接した前記基板内にソース／ス
レッシュドレイン領域を形成する、上記各ステップを有
することを特徴とする方法。 - 【請求項２】 請求項１において、前記注入したドーパ
ントが酸素を有することを特徴とする方法。 - 【請求項３】 請求項１において、注入ドーパントが窒
素を有することを特徴とする方法。 - 【請求項４】 請求項１において、更に、前記ソース／
ドレインを形成するスッテプの前に、前記基板を加熱し
て前記注入したドーパントを前記ドーパントとシリコン
とからなる絶縁層へ変換させるステップを有することを
特徴とする方法。 - 【請求項５】 請求項４において、前記加熱ステップが
迅速熱アニールを有することを特徴とする方法。 - 【請求項６】 請求項１において、前記ソース／ドレイ
ン形成ステップが、前記基板内に比較的軽いドーズのド
ーパントを注入して軽度にドープしたドレイン領域を形
成し、前記ゲート電極に沿って側壁スペーサを形成し、
前記基板内に高いドーズのドーパントを注入して高度に
ドープしたソース／ドレイン領域を形成する、上記各ス
テップを有することを特徴とする方法。 - 【請求項７】 請求項１において、更に、前記ドーパン
トを注入するステップの前に、前記ゲート電極に沿って
側壁スペーサを形成するステップを有することを特徴と
する方法。 - 【請求項８】 請求項７において、更に、前記側壁形成
ステップの前に、前記基板内に比較的軽いドーズのドー
パントを注入して軽度にドープしたドレイン領域を形成
するステップを有することを特徴とする方法。 - 【請求項９】 請求項１において、前記ゲート電極が上
側に存在するブロッキング層と共に形成され、その際に
表面の下側に絶縁層を形成するために注入されたドーパ
ントが前記ゲート電極の導電性部分に進入することがな
いことを特徴とする方法。 - 【請求項１０】 電界効果トランジスタの製造方法にお
いて、基板上にゲート電極を形成し、表面下側にドーパ
ントを注入して絶縁層を形成し、尚前記ゲート電極が下
側に存在するチャンネル領域から該注入物をブロック
し、前記基板内に比較的軽いドーズのドーパントを注入
して軽度にドープしたドレイン領域を形成し、前記ゲー
ト電極に沿って側壁スペーサを形成し、前記基板内に高
いドーズのドーパントを注入して高度にドープしたソー
ス／ドレイン領域を形成する、上記各ステップを有する
ことを特徴とする方法。 - 【請求項１１】 請求項１０において、前記ゲート電極
を形成するステップが、前記基板上にゲート酸化物層を
形成し、前記ゲート酸化物層上に多結晶シリコン層を形
成し、前記多結晶シリコン層上にブロッキング層を形成
し、前記多結晶シリコン層及びブロッキング層をパター
ン形成すると共にエッチングしてゲート電極を形成す
る、上記各ステップを有することを特徴とする方法。 - 【請求項１２】 請求項１０において、前記基板内に絶
縁層を形成するために注入するドーパントが酸素を有す
ることを特徴とする方法。 - 【請求項１３】 請求項１０において、前記基板内に絶
縁層を形成するために注入したドーパントが窒素を有す
ることを特徴とする方法。 - 【請求項１４】 電界効果トランジスタの製造方法にお
いて、基板上にゲート電極を形成し、前記基板内に比較
的軽いドーズのドーパントを注入して、軽度にドープし
たドレイン領域を形成し、前記ゲート電極に沿って側壁
スペーサを形成し、表面下側にドーパントを注入して絶
縁層を形成し、尚前記ゲート電極及び側壁スペーサは下
側に存在するチャンネル領域から該注入物をブロック
し、前記基板内に高いドーズのドーパントを注入して高
度にドーズしたソース／ドレイン領域を形成する、上記
各ステップを有することを特徴とする方法。 - 【請求項１５】 請求項１４において、前記ゲート電極
を形成するステップが、前記基板上にゲート酸化物層を
形成し、前記ゲート酸化物層上に他結晶シリコン層を形
成し、前記他結晶シリコン層上にブロッキング層を形成
し、前記多結晶シリコン層及びブロッキング層をパター
ン形成すると共にエッチングしてゲート電極を画定す
る、上記各ステップを有することを特徴とする方法。 - 【請求項１６】 請求項１４において、前記基板内に絶
縁層を形成するために注入したドーパントが酸素を有す
ることを特徴とする方法。 - 【請求項１７】 請求項１４において、前記基板内に絶
縁層を形成するために注入したドーパントが窒素を有す
ることを特徴とする方法。 - 【請求項１８】 電界効果トランジスタ構成体におい
て、基板が設けられており、前記基板の上側にゲート電
極が設けられており、前記基板内で且つその上表面と平
行に比較的薄い絶縁層が設けられており、前記絶縁層は
前記ゲート電極の下側には位置しておらず、前記基板内
でその上表面と前記絶縁層との間にソース／ドレイン領
域が設けられていることを特徴とする構成体。 - 【請求項１９】 請求項１８において、更に、前記ゲー
ト電極の下側に位置したチャンネル領域と前記ソース／
ドレイン領域との間に配設して軽度にドープしたドレイ
ン領域が設けられていることを特徴とする構成体。 - 【請求項２０】 請求項１９において、前記絶縁層が前
記軽度にドープしたドレイン領域の下側には位置してい
ないことを特徴とする構成体。 - 【請求項２１】 請求項１８において、前記絶縁層が酸
化物を有することを特徴とする構成体。 - 【請求項２２】 請求項１８において、前記絶縁層が窒
化物を有することを特徴とする構成体。 - 【請求項２３】 請求項１８において、前記絶縁層が前
記ゲート電極下側から横方向に離隔されていることを特
徴とする構成体。 - 【請求項２４】 請求項２３において、更に、前記ゲー
ト電極に沿って側壁スペーサが設けられており、前記絶
縁層が前記側壁スペーサの幅に等しい距離だけ前記ゲー
ト電極の下側から横方向に離隔されていることを特徴と
する構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76883991A | 1991-09-30 | 1991-09-30 | |
| US768839 | 1991-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218417A true JPH05218417A (ja) | 1993-08-27 |
Family
ID=25083639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4261918A Pending JPH05218417A (ja) | 1991-09-30 | 1992-09-30 | 集積回路トランジスタ構成体及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0535814A1 (ja) |
| JP (1) | JPH05218417A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134727A (ja) * | 2002-10-08 | 2004-04-30 | Samsung Electronics Co Ltd | 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法 |
| JP2007251163A (ja) * | 2006-03-15 | 2007-09-27 | Internatl Business Mach Corp <Ibm> | 改善されたｓｏｉ基板およびｓｏｉデバイス、ならびにそれらの形成方法 |
| JP2010118539A (ja) * | 2008-11-13 | 2010-05-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2811967B1 (fr) | 2000-07-24 | 2002-12-13 | Cebal | Tube muni d'une tete de fixation pour divers bouchages et les divers bouchages munis de moyens de fixation sur ledit tube |
| US6429091B1 (en) * | 2000-12-08 | 2002-08-06 | International Business Machines Corporation | Patterned buried insulator |
| KR100669556B1 (ko) * | 2004-12-08 | 2007-01-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991001569A1 (en) * | 1989-07-14 | 1991-02-07 | Seiko Instruments Inc. | Semiconductor device and method of producing the same |
-
1992
- 1992-09-11 EP EP92308271A patent/EP0535814A1/en not_active Withdrawn
- 1992-09-30 JP JP4261918A patent/JPH05218417A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134727A (ja) * | 2002-10-08 | 2004-04-30 | Samsung Electronics Co Ltd | 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法 |
| JP4537014B2 (ja) * | 2002-10-08 | 2010-09-01 | 三星電子株式会社 | 分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法 |
| JP2007251163A (ja) * | 2006-03-15 | 2007-09-27 | Internatl Business Mach Corp <Ibm> | 改善されたｓｏｉ基板およびｓｏｉデバイス、ならびにそれらの形成方法 |
| JP2010118539A (ja) * | 2008-11-13 | 2010-05-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8928062B2 (en) | 2008-11-13 | 2015-01-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0535814A1 (en) | 1993-04-07 |
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