JP2007251163A - 改善されたsoi基板およびsoiデバイス、ならびにそれらの形成方法 - Google Patents
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Abstract
【解決手段】具体的には、SOI基板は、実質的に平坦な上面を有し、さらに、(1)どのような埋込み絶縁体も含まない第1の領域と、(2)パターン形成された埋込み絶縁体層の第1の部分を第1の深さ(すなわち、SOI基板の平坦な上面から測定した深さ)に含む第2の領域と、(3)パターン形成された埋込み絶縁体層の第2の部分を第2の深さに含む第3の領域とを含み、第1の深さは、第2の深さより大きい。1つ以上の電界効果トランジスタ(FET)をSOI基板中に形成することができる。例えば、FETは、SOI基板の第1の領域中のチャネル領域、SOI基板の第2の領域中のソース領域およびドレイン領域、ならびにSOI基板の第3の領域中のソース/ドレイン拡張領域を含み得る。
【選択図】図1
Description
所定の第1、第2、および第3の領域を備える実質的に平坦な上面を有する半導体基板を形成するステップと、
酸素イオンまたは窒素イオンあるいはそれら両方を、半導体基板の第1の領域内ではなく、第2の領域および第3の領域内に選択的に注入するために、1つ以上のイオン注入ステップを実施するステップと、
注入された酸素イオンまたは窒素イオンあるいはそれら両方を埋込み絶縁体に変換するために1つ以上のアニーリング・ステップを実施するステップとを含み、
半導体基板の第1の領域は、いかなる埋込み絶縁体も含まず、半導体基板の第2の領域は、パターン形成された埋込み絶縁体層の第1の部分を実質的に平坦な上面から第1の深さに含み、半導体基板の第3の領域は、パターン形成された埋込み絶縁体層の第2の部分を実質的に平坦な上面から第2の深さに含み、第1の深さは、第2の深さより大きい。
パターン形成された埋込み絶縁体層が内部に設置された実質的に平坦な上面を有するセミコンダクタ・オン・インシュレータ(SOI)基板を形成するステップであって、SOI基板は、どのような埋込み絶縁体も含まない第1の領域と、パターン形成された埋込み絶縁体層の第1の部分を実質的に平坦な上面から第1の深さに含む第2の領域と、パターン形成された埋込み絶縁体層の第2の部分を実質的に平坦な上面から第2の深さに含む第3の領域とを含み、第1の深さは、第2の深さより大きい、ステップと、
1つ以上の電界効果トランジスタ(FET)を形成するステップであって、FETは、
(1)SOI基板の第1の領域中に設置された1つ以上のチャネル領域と、(2)SOI基板の第2の領域中に設置されたソース領域およびドレイン領域と、(3)SOI基板の第3の領域中に設置されたソース拡張領域およびドレイン拡張領域とを含む、ステップとを含む。
11 上面
12 埋込み絶縁体層
20 FET
22A S/D(ソース/ドレイン)領域
22B S/D(ソース/ドレイン)領域
23 チャネル領域
24A S/D(ソース/ドレイン)拡張領域
24B S/D(ソース/ドレイン)拡張領域
26 ゲート導体
28 ゲート電極
30 分離領域
40 FET
42A S/D(ソース/ドレイン)領域
42B S/D(ソース/ドレイン)領域
43 チャネル領域
44A S/D(ソース/ドレイン)拡張領域
44B S/D(ソース/ドレイン)拡張領域
46 ゲート導体
48 ゲート電極
102 薄い誘電体層
104 ブランケット誘導体マスク層
106 誘電体マスク
108 誘電体マスク
110 選択的エッチング可能層
112 誘電体スペーサ
114 誘電体スペーサ
116 酸素イオンまたは窒素イオンあるいはその両方
118 注入イオン層
120 ブランケット・ゲート導体層
122 ブランケット誘電体キャップ層
128 誘電体マスク
130 誘電体マスク
132 選択的エッチング可能層
134 誘電体スペーサ
136 誘電体スペーサ
138 酸素イオンまたは窒素イオンあるいはその両方
140 イオン注入層
150 酸化物層
152 犠牲スペーサ
154 犠牲スペーサ
156 HDP酸化物層
158 HDP酸化物層
160 酸素イオンまたは窒素イオンあるいはその両方
162 イオン注入層
164 誘電体スペーサ
166 誘電体スペーサ
167 酸素イオンまたは窒素イオンあるいはその両方
168 第1の部分
170 レジスト被覆
172 トレンチ
174 酸素イオンまたは窒素イオンあるいはその両方
176 第2の部分
178 酸素イオンまたは窒素イオンあるいはその両方
180 第1の部分
182 酸素イオンまたは窒素イオンあるいはその両方
184 第2の部分
D1 第1の深さ
D2 第2の深さ
T1 第1の厚さ
T2 第2の厚さ
T+ 第2の厚さ
Claims (23)
- パターン形成された埋込み絶縁体層が内部に設置された実質的に平坦な上面を有するセミコンダクタ・オン・インシュレータ(SOI)基板であって、該SOI基板は、いかなる埋込み絶縁体も含まない第1の領域と、前記パターン形成された埋込み絶縁体層の第1の部分を前記実質的に平坦な上面から第1の深さに含む第2の領域と、前記パターン形成された埋込み絶縁体層の第2の部分を前記実質的に平坦な上面から第2の深さに含む第3の領域とを含み、前記第1の深さは、前記第2の深さより大きい、SOI基板。
- 前記第1の深さは、20nm〜200nmの範囲である、請求項1に記載のSOI基板。
- 前記第2の深さは、10nm〜100nmの範囲である、請求項1に記載のSOI基板。
- 前記パターン形成された埋込み絶縁体層の前記第1の部分は、前記パターン形成された埋込み絶縁体層の前記第2の部分の平均厚さと実質的に同じ平均厚さを有する、請求項1に記載のSOI基板。
- 前記パターン形成された埋込み絶縁体層の前記第1および第2の部分は、10nm〜200nmの範囲の平均厚さを有する、請求項4に記載のSOI基板。
- 前記パターン形成された埋込み絶縁体層の前記第1の部分は、前記パターン形成された埋込み絶縁体層の前記第2の部分の平均厚さより小さい平均厚さを有する、請求項1に記載のSOI基板。
- 前記パターン形成された埋込み絶縁体層の前記第1の部分は、20nm〜400nmの範囲の平均厚さを有し、前記パターン形成された埋込み絶縁体層の前記第2の部分は、10nm〜200nmの範囲の平均厚さを有する、請求項6に記載のSOI基板。
- 前記パターン形成された埋込み絶縁体層の前記第1の部分は、前記パターン形成された埋込み絶縁体層の前記第2の部分の平均厚さより大きい平均厚さを有する、請求項1に記載のSOI基板。
- 前記パターン形成された埋込み絶縁体層の前記第1の部分は、10nm〜200nmの平均厚さを有し、前記パターン形成された埋込み絶縁体層の前記第2の部分は、20nm〜400nmの平均厚さを有する、請求項8に記載のSOI基板。
- 1つ以上の電界効果トランジスタ(FET)を含む半導体デバイスであって、前記1つ以上のFETは、(1)実質的に平坦な上面を有するセミコンダクタ・オン・インシュレータ(SOI)基板中に設置された1つ以上のチャネル領域であって、いかなる埋込み絶縁体も含まない前記チャネル領域と、(2)前記1つ以上のチャネル領域の反対側で前記SOI基板中に設置されたソース領域およびドレイン領域であって、、パターン形成された埋込み絶縁体の第1の部分を前記SOI基板の前記実質的に平坦な上面から第1の深さに含む前記ソース領域およびドレイン領域と、(3)前記SOI基板中で前記チャネル領域と前記ソース領域および前記ドレイン領域との間にそれぞれ配置されたソース拡張領域およびドレイン拡張領域であって、前記ソースおよびドレイン拡張領域は、前記パターン形成された埋込み絶縁体の第2の部分を前記SOI基板の前記実質的に平坦な上面から第2の深さに含み、前記第1の深さは、前記第2の深さより大きい、前記ソースおよびドレイン拡張領域とを含む、半導体デバイス。
- セミコンダクタ・オン・インシュレータ(SOI)基板を形成するための方法であって、
所定の第1、第2、および第3の領域を備える実質的に平坦な上面を有する半導体基板を形成するステップと、
酸素イオンまたは窒素イオンあるいはそれら両方を、前記半導体基板の前記第1の領域内ではなく、前記第2の領域および前記第3の領域内に選択的に注入するために、1つ以上のイオン注入ステップを実施するステップと、
前記注入された酸素イオンまたは窒素イオンあるいはそれら両方を埋込み絶縁体に変換するために1つ以上のアニーリング・ステップを実施するステップとを含み、
前記半導体基板の前記第1の領域は、いかなる埋込み絶縁体も含まず、前記半導体基板の前記第2の領域は、パターン形成された埋込み絶縁体層の第1の部分を前記実質的に平坦な上面から第1の深さに含み、前記半導体基板の前記第3の領域は、前記パターン形成された埋込み絶縁体層の第2の部分を前記実質的に平坦な上面から第2の深さに含み、前記第1の深さは、前記第2の深さより大きい、
方法。 - 前記1つ以上のイオン注入ステップは、単一のイオン注入を含む、請求項11に記載の方法。
- 前記単一のイオン注入ステップの間、前記半導体基板の前記第1の領域は、前記第1の領域中への酸素イオンまたは窒素イオンあるいはその両方の注入を阻止するのに十分な第1のマスキング構造により被覆され、前記半導体基板の前記第2の領域は、酸素イオンまたは窒素イオンあるいはその両方が前記第2の領域中の前記第1の深さに注入されるように暴露され、前記半導体基板の前記第3の領域は、前記第3の領域における酸素イオンまたは窒素イオンあるいはその両方の注入深さを第2の深さに低減するのに十分な第2のマスキング構造により被覆される、請求項12に記載の方法。
- 前記第1のマスキング構造は、誘電体ブロック・マスクまたは前記誘電体ブロック・マスクで覆われたゲート導体を含む、請求項13に記載の方法。
- 前記第2のマスキング構造は、堆積およびエッチング・プロセスにより形成された誘電体スペーサまたは高密度プラズマ(HDP)プロセスにより形成された酸化物マスクを含む、請求項13に記載の方法。
- 前記1つ以上のイオン注入ステップは、少なくとも第1および第2のイオン注入ステップを含む、請求項11に記載の方法。
- 前記第1のイオン注入ステップは、酸素イオンまたは窒素イオンあるいはその両方を前記半導体基板の前記実質的に平坦な上面から第1の深さに注入し、前記第2の注入ステップは、酸素イオンまたは窒素イオンあるいはその両方を前記半導体基板の前記実質的に平坦な上面から第2の深さに注入する、請求項16に記載の方法。
- 前記半導体基板の前記第1の領域は、酸素イオンまたは窒素イオンあるいはその両方が前記第1の領域中に全く注入されないように、前記第1のイオン注入ステップおよび第2のイオン注入ステップ双方の間、被覆され、前記半導体基板の前記第2の領域は、前記第1のイオン注入ステップの間のみ酸素イオンまたは窒素イオンあるいはその両方が注入され、前記半導体基板の第3の領域は、第2のイオン注入ステップ間のみ、酸素イオンまたは窒素イオンあるいはその両方が注入される、請求項17に記載の方法。
- 前記半導体基板の前記第1の領域は、酸素イオンまたは窒素イオンあるいはその両方が前記第1の領域中に全く注入されないように、前記第1のイオン注入ステップおよび第2のイオン注入ステップ双方の間、被覆され、前記半導体基板の前記第2の領域は、前記第1のイオン注入ステップの間のみ酸素イオンまたは窒素イオンあるいはその両方が注入され、前記半導体基板の第3の領域は、前記第1のイオン注入ステップおよび第2のイオン注入ステップ双方の間、酸素イオンまたは窒素イオンあるいはその両方が注入される、請求項17に記載の方法。
- 複数のイオン注入ステップおよび複数のアニーリング・ステップを含む、請求項11に記載の方法。
- 半導体デバイスを製造するための方法であって、
パターン形成された埋込み絶縁体層が内部に設置された実質的に平坦な上面を有するセミコンダクタ・オン・インシュレータ(SOI)基板を形成するステップであって、前記SOI基板は、いかなる埋込み絶縁体も含まない第1の領域と、パターン形成された埋込み絶縁体層の第1の部分を前記実質的に平坦な上面から第1の深さに含む第2の領域と、パターン形成された埋込み絶縁体層の第2の部分を前記実質的に平坦な上面から第2の深さに含む第3の領域とを含み、前記第1の深さは、前記第2の深さより大きい、ステップと、
1つ以上の電界効果トランジスタ(FET)を形成するステップであって、前記FETは、
(1)前記SOI基板の前記第1の領域中に設置された1つ以上のチャネル領域と、(2)前記SOI基板の前記第2の領域中に設置されたソース領域およびドレイン領域と、(3)前記SOI基板の前記第3の領域中に設置されたソース拡張領域およびドレイン拡張領域とを含む、ステップとを含む、
方法。 - 前記SOI基板の前記パターン形成された埋込み絶縁体層は、単一のイオン注入ステップ、続いてアニーリングにより形成され、前記単一のイオン注入ステップの間、前記SOI基板の前記第1の領域は、前記第1の領域中への酸素イオンまたは窒素イオンあるいはその両方の注入を阻止するのに十分な第1のマスキング構造により被覆され、前記SOI基板の前記第2の領域は、酸素イオンまたは窒素イオンあるいはその両方が前記第2の領域中の前記第1の深さに注入されるように暴露され、前記SOI基板の前記第3の領域は、前記第3の領域における酸素イオンまたは窒素イオンあるいはその両方の注入深さを前記第2の深さに低減するのに十分な第2のマスキング構造により被覆される、請求項21に記載の方法。
- 前記SOI基板の前記パターン形成された埋込み絶縁体層は、第1のイオン注入ステップおよび第2のイオン注入ステップ、続いてアニーリングにより形成され、前記第1のイオン注入ステップは、酸素イオンまたは窒素イオンあるいはその両方を前記SOI基板の前記実質的に平坦な上面から前記第1の深さに注入し、前記第2のイオン注入ステップは、酸素イオンまたは窒素イオンあるいはその両方を、前記SOI基板の前記実質的に平坦な上面から前記第2の深さに注入する、請求項21に記載の方法。
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