CN208923143U

CN208923143U - 半导体结构

Info

Publication number: CN208923143U
Application number: CN201821682825.6U
Authority: CN
Inventors: 刘梅花
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2018-10-17
Filing date: 2018-10-17
Publication date: 2019-05-31
Anticipated expiration: 2028-10-17

Abstract

本实用新型提供一种半导体结构，包括：衬底；多个浅沟槽隔离结构，位于所述衬底中并定义出有源区；栅沟槽，位于所述有源区中；栅极氧化层，包括贴附所述栅沟槽侧壁的侧壁栅极氧化层和贴附所述栅沟槽底部的底部栅极氧化层；功函数层，位于所述栅极氧化层上；导电层，位于所述功函数层上并填充所述栅沟槽；以及绝缘介质层，覆盖于所述导电层上，其中，所述侧壁栅极氧化层的厚度大于所述底部栅极氧化层的厚度。本实用新型的半导体结构通过增大栅极氧化层的侧壁厚度，可降低栅漏重叠区域电场强度，改善GIDL效应发生的可能性，从而减小器件处于关闭状态时的漏电流，降低静态功耗，延长器件寿命。

Description

半导体结构

技术领域

本实用新型涉及半导体制造领域，特别涉及一种具有埋入式栅极的半导体结构。

背景技术

栅极诱导漏极漏电流效应(GIDL)是金属-氧化物半导体场效应晶体管(MOSFET)主要的断态漏电流。MOSFET栅极关态(NMOS栅极接负电压，PMOS栅极接正电压)而漏极接电压(NMOS漏极接正电压，PMOS漏极接负电压)时，漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，表面形成反型层，而耗尽层非常窄，导带电子和价带孔穴发生带-带隧穿效应(Band-to-Band Tunneling,BTBT)，从而形成漏极漏电流。

栅极氧化层通常形成在栅沟槽中，用于将栅极与衬底隔离开来。栅极氧化层的厚度越薄，栅漏交叠区域的电场强度就越大，相应的GIDL效应越严重，造成器件处于关闭状态时漏电流加大，静态功耗增大，最终导致器件寿命降低。

需注意的是，前述背景技术部分公开的信息仅用于加强对本实用新型的背景理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本实用新型目的是提供一种半导体结构及其制造方法，用以解决栅极氧化层过薄而导致GIDL效应严重的问题。

为了实现上述目的，本实用新型采用如下技术方案：

一种半导体结构的制造方法，包括：

提供衬底；

在所述衬底上形成多个浅沟槽隔离结构，以定义出有源区，并对所述有源区进行掺杂；

在所述有源区中形成栅沟槽；

对所述栅沟槽侧壁进行离子注入和快速热氧化处理，在所述栅沟槽的表面形成栅极氧化层；

在所述栅极氧化层的表面形成功函数层；

在所述功函数层的表面形成填充满所述栅沟槽的导电层；

对所述功函数层和所述导电层进行交互刻蚀，得到字线；以及

在所述字线上沉积绝缘介质层。

根据本实用新型的一个实施方式，在所述有源区中形成栅沟槽的步骤包括：在所述衬底上沉积氧化层；在所述氧化层上依次形成氮化层、硬掩模层和抗反射层；在所述抗反射层上涂布光致抗蚀剂，并对所述光致抗蚀剂进行曝光和显影；以经显影的所述光致抗蚀剂作为掩膜，对所述硬掩模层进行刻蚀；去除所述光致抗蚀剂和所述抗反射层；以经刻蚀的所述硬掩模层作为掩膜，对所述衬底进行刻蚀以形成所述栅沟槽；以及移除所述硬掩模层。

根据本实用新型的一个实施方式，所述离子注入包括倾角氩离子注入。

根据本实用新型的一个实施方式，所述倾角氩离子注入的注入剂量为10¹²～10¹⁵/cm²，注入能量为5KeV～25KeV。

根据本实用新型的一个实施方式，还包括在所述倾角氩离子注入之前进行倾角磷离子注入。

根据本实用新型的一个实施方式，所述倾角磷离子注入的注入剂量为10¹¹～10¹²/cm²，注入能量为5keV～25keV。

根据本实用新型的一个实施方式，所述功函数层为TiN，所述导电层为W。

根据本实用新型的一个实施方式，所述栅极氧化层包括贴附所述栅沟槽侧壁的侧壁栅极氧化层和贴附所述栅沟槽底部的底部栅极氧化层，所述侧壁栅极氧化层的厚度大于所述底部栅极氧化层的厚度的1.3倍。

另一方面，本实用新型还提供一种半导体结构，包括：

衬底；

多个浅沟槽隔离结构，位于所述衬底中并定义出有源区；

栅沟槽，位于所述有源区中；

栅极氧化层，包括贴附所述栅沟槽侧壁的侧壁栅极氧化层和贴附所述栅沟槽底部的底部栅极氧化层；

功函数层，位于所述栅极氧化层上；

导电层，位于所述功函数层上并填充所述栅沟槽；以及

绝缘介质层，覆盖于所述导电层上，

其中，所述侧壁栅极氧化层的厚度大于所述底部栅极氧化层的厚度。

根据本实用新型的一个实施方式，所述侧壁栅极氧化层的厚度大于所述底部栅极氧化层的厚度的1.3倍。

根据本实用新型的一个实施方式，所述栅沟槽的侧壁还包括磷离子注入层，所述磷离子注入层与所述侧壁栅极氧化层相邻。

本实用新型的半导体结构及其制造方法通过增大栅极氧化层的侧壁厚度，可降低栅漏重叠区域电场强度，改善GIDL效应发生的可能性，从而减小器件处于关闭状态时的漏电流，降低静态功耗，延长器件寿命。

附图说明

图1-图9为本实用新型一个实施方式的半导体结构的制造工艺流程图；

图10为本实用新型一个实施方式的半导体结构的结构示意图。

其中，附图标记说明如下：

100：衬底

110：浅沟槽隔离结构

111：有源区

120：氧化层

130：氮化层

140：硬掩模层

150：抗反射层

160：光致抗蚀剂

170：磷离子注入层

180：氩离子注入层

191：侧壁栅极氧化层

192：底部栅极氧化层

200：功函数层

210：导电层

220：绝缘介质层

具体实施方式

下面根据具体实施例对本实用新型的技术方案做进一步说明。本实用新型的保护范围不限于以下实施例，列举这些实例仅出于示例性目的而不以任何方式限制本实用新型。

本实用新型中，除了明确说明的内容之外，未提到的任何事宜或事项均直接适用本领域已知的那些而无需进行任何改变。而且，本文描述的任何实施方式均可以与本文描述的一种或多种其他实施方式自由结合，由此形成的技术方案或技术思想均视为本实用新型原始公开或原始记载的一部分，而不应被视为是本文未曾披露或预期过的新内容，除非本领域技术人员认为该结合明显不合理。

本实用新型所公开的所有特征可以任意组合，这些组合应被理解为本实用新型所公开或记载的内容，除非本领域技术人员认为该组合明显不合理。本说明书所公开的数值点，不仅包括实施例中具体公开的数值点，还包括说明书中各数值范围的端点，这些数值点所任意组合的范围都应被视为本实用新型已公开或记载的范围。

图1-图9为本实用新型一个实施方式的半导体结构的制造工艺流程图，如图1所示，提供一衬底100，在衬底100上形成多个浅沟槽隔离结构(STI)110，从而定义出有源区111，之后进行轻掺杂漏区(LDD)和有源区111的掺杂(图中未示出)。

衬底100可以包括适合于半导体工艺的材料，例如可以由含硅材料形成。衬底100可以包括从包括如下的组中选择的一种：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅及其组合或者其中的两种或更多种的多层。

浅沟槽隔离结构110可以通过用绝缘材料填充浅沟槽(例如，隔离沟槽)而形成。浅沟槽隔离结构110可以包括氧化硅、氮化硅或它们的组合。

轻掺杂漏区(LDD)和有源区111的掺杂可采用常规方式掺杂硼、砷和磷等元素，例如离子注入，但不限于此。

图2-图4示出了在有源区111中形成多个栅沟槽的工艺流程。首先如图2所示，在衬底100上形成氧化层120，通过化学气相沉积在氧化层120上依次沉积形成氮化130层、硬掩模层(HM)140和抗反射层(Bottom Anti-Reflective Coating,简称BARC)150，随后在抗反射层150上涂布光致抗蚀剂160，并对光致抗蚀剂160进行曝光和显影。

氧化层120可通过热氧化工艺来形成，抗反射层150的作用是通过特定波长相位相消的作用来减少底部光的反射，以消除曝光工艺中的切口效应和驻波效应。

之后如图3所示，以经显影的光致抗蚀剂160作为掩膜，对硬掩模层140进行刻蚀并移除光致抗蚀剂160和抗反射层150，从而将光致抗蚀剂160的图形转移到硬掩模层140上。

之后如图4所示，以经刻蚀的硬掩模层140作为掩膜，对衬底100进行刻蚀从而把光刻图形转移到衬底100上，之后移除硬掩模层140，在衬底100上形成最终图案(栅沟槽)。

栅沟槽可以是沿着一个方向延伸的线形沟槽。相邻的两个栅沟槽可以使其底面定位于相同的水平处。栅沟槽的深度可以比隔离沟槽的深度浅。栅沟槽的下边缘可以是凹槽形，也可以为U形。

接下来如图5和图6所示，对栅沟槽的左侧壁和右侧壁分别进行倾角氩离子注入，以形成氩离子注入层180。

倾角氩离子注入的注入剂量为10¹²～10¹⁵/cm²，注入能量为5KeV～25KeV。

在进行倾角氩离子注入之前，还可在栅极氧化层和源漏极之间进行适量磷离子注入，以形成磷离子注入层170，从而平衡阈值电压差值，抵消后续工艺中由于栅氧化层厚度增大而导致的阈值电压上升。

倾角磷离子注入的注入剂量为10¹¹～10¹²/cm²，注入能量为5keV～25keV，但倾角磷离子注入的注入能量大于倾角氩离子注入的注入能量，从而使得氩离子注入层180更靠近栅沟槽的挖空区域.

接下来如图7所示，对栅沟槽进行快速热氧化处理，使栅沟槽的表面形成栅极氧化层。

栅极氧化层包括贴附栅沟槽侧壁的侧壁栅极氧化层191和贴附栅沟槽底部的底部栅极氧化层192，由于氩离子注入层180也转化为氧化层并成为侧壁栅极氧化层192的一部分，因此侧壁栅极氧化层192的厚度大于底部栅极氧化层191的厚度，优选大于后者厚度的1.3倍或更多。

栅极氧化层的材质可为氧化硅。

接下来如图8所示，在栅极氧化层的表面形成功函数层200，在功函数层200的表面形成导电层210。

功函数层200沿着栅沟槽的底部和内侧壁形成在栅极氧化层上，其可以是延续层，沿着栅沟槽的底部和内侧壁延续地形成为均匀的厚度。功函数层200可以包括导电材料，其可以包括低电阻的材料，例如氮化钛(TiN)。

导电层210填充满栅沟槽并覆盖氮化层130的表面，导电层210可以由低电阻金属制成，例如钨(W)。当钨用于导电层210时，栅极氧化层可能受到侵蚀。例如，使用六氟化钨(WF6)，钨可能会沉积，而栅极氧化层可能受到氟的侵蚀。因此，功函数层200可以用作防止氟从导电层210扩散到栅极氧化层的阻挡层。

接下来如图9所示，对功函数层200和导电层210进行交互刻蚀，得到字线，可采用干式刻蚀法进行。刻蚀后的功函数层200和导电层210部分地填充于栅沟槽内，而氮化层130上的导电层210基本完全清除。交互刻蚀后栅沟槽内包括栅极氧化层、贴附部分栅极氧化层的功函数层200以及被功函数层环绕的导电层210，导电层10可突出于功函数层200但不超过栅沟槽的开口。

最后如图10所示，在字线上沉积绝缘介质层220，绝缘介质层220覆盖功函数层200、导电层210以及氮化层130的表面，并将栅沟槽填充完全，从而对字线进行隔离，得到半导体结构。

本实用新型还提供由上述方法制备得到的半导体结构，如图10所示，半导体结构包括：

衬底100；

多个浅沟槽隔离结构110，位于衬底中并定义出有源区111；

栅沟槽，位于有源区111中；

栅极氧化层，包括贴附栅沟槽侧壁的侧壁栅极氧化层191和贴附栅沟槽底部的底部栅极氧化层192；

功函数层200，位于栅极氧化层上；

导电层210，位于功函数层200上并填充栅沟槽；以及

绝缘介质层220，覆盖于导电层210上，

其中，侧壁栅极氧化层191的厚度大于底部栅极氧化层192的厚度。

侧壁栅极氧化层191的厚度可超过底部栅极氧化层192的厚度的1.3倍。

为了平衡阈值电压差值，可在栅沟槽的侧壁设置磷离子注入层170，其中磷离子注入层170与侧壁栅极氧化层192相邻并位于与栅沟槽相反的一侧，即侧壁栅极氧化层192位于磷离子注入层170和栅沟槽之间。

栅漏交叠区域的电场强度可大致由以下公式确定：

其中E为电场强度，V_DG为栅漏电压，ε_die为电介质的介电常数，ε_Si为硅的介电常数，T_OX为氧化层的厚度。

由此可见，栅极氧化层的厚度越薄，栅漏交叠区域电场强度越大，GIDL效应越严重，造成器件处于关闭状态时漏电流加大，静态功耗增大，器件寿命降低。

本实用新型的半导体结构及其制造方法在栅沟槽两侧形成侧壁较厚的氧化物，在漏极施加电压时能够降低栅漏重叠区域电场强度，改善GIDL效应发生的可能性，从而减小器件处于关闭状态时的漏电流，降低静态功耗，延长器件寿命。

本领域技术人员应当注意的是，本实用新型所描述的实施方式仅仅是示范性的，可在本实用新型的范围内作出各种其他替换、改变和改进。因而，本实用新型不限于上述实施方式，而仅由权利要求限定。

Claims

1.一种半导体结构，其特征在于，包括：

衬底；

多个浅沟槽隔离结构，位于所述衬底中并定义出有源区；

栅沟槽，位于所述有源区中；

功函数层，位于所述栅极氧化层上；

导电层，位于所述功函数层上并填充所述栅沟槽；以及

绝缘介质层，覆盖于所述导电层上，

2.根据权利要求1所述的半导体结构，其特征在于，所述功函数层为TiN，所述导电层为W。

3.根据权利要求1所述的半导体结构，其特征在于，所述侧壁栅极氧化层的厚度大于所述底部栅极氧化层的厚度的1.3倍。

4.根据权利要求1所述的半导体结构，其特征在于，所述栅沟槽的侧壁还包括磷离子注入层，所述磷离子注入层与所述侧壁栅极氧化层相邻。