JP5536340B2 - ゲートの頂部が拡張された半導体トランジスタ - Google Patents

ゲートの頂部が拡張された半導体トランジスタ Download PDF

Info

Publication number
JP5536340B2
JP5536340B2 JP2008550519A JP2008550519A JP5536340B2 JP 5536340 B2 JP5536340 B2 JP 5536340B2 JP 2008550519 A JP2008550519 A JP 2008550519A JP 2008550519 A JP2008550519 A JP 2008550519A JP 5536340 B2 JP5536340 B2 JP 5536340B2
Authority
JP
Japan
Prior art keywords
region
gate electrode
gate
source
electrode region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008550519A
Other languages
English (en)
Other versions
JP2009523326A (ja
Inventor
アンダーソン、ブレント、エー．
チャン、ビクター、ダブリュー．、シー
ノワック、エドワード、ジェー．
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2009523326A publication Critical patent/JP2009523326A/ja
Application granted granted Critical
Publication of JP5536340B2 publication Critical patent/JP5536340B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体トランジスタに関し、より具体的には、ゲートの頂部が拡張された半導体トランジスタに関する。
典型的な半導体デバイスの製造工程において、もしゲートが小さければ、ゲートの頂部にシリサイドを形成することは非常に困難である。
従って、ゲートの頂部が拡張された半導体トランジスタ（およびそれを形成するための方法）が必要とされる。ゲートの頂部が拡張された半導体トランジスタおよびそれを形成するための方法を提供する。
本発明は、（ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、チャネル領域が第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域と、（ｃ）頂部および底部を含むゲート電極領域と、を含む半導体構造体であって、底部がゲート誘電体領域と直接物理的に接触しており、頂部の第１の幅が底部の第２の幅より大きく、ゲート電極領域がゲート誘電体領域によってチャネル領域から電気的に絶縁されており、第１および第２のソース／ドレイン領域の第１の上方部分および第２の上方部分がそれぞれ圧縮変形されている、半導体構造体を提供する。
本発明は、半導体構造体の製造方法を提供し、該方法は、（ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、チャネル領域が第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域と、（ｃ）頂部および底部を含むゲート電極領域と、を含む半導体構造体であって、底部が頂部とゲート誘電体領域との間に配置されており、底部がゲート誘電体領域と直接物理的に接触しており、ゲート電極領域がゲート誘電体領域によってチャネル領域から電気的に絶縁されている半導体構造体を提供するステップと、ゲート電極領域の頂部を横方向に拡張するようにゲート電極領域の頂部に原子を注入するステップと、を含む。
本発明は、半導体構造体の製造方法を提供し、該方法は、（ａ）第１の部分、第２の部分、およびチャネル領域を含み、チャネル領域が第１および第２の部分の間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域と、（ｃ）頂部および底部を含むゲート電極領域と、を含む半導体構造体であって、底部がゲート誘電体領域と直接物理的に接触しており、ゲート電極領域がゲート誘電体領域によってチャネル領域から電気的に絶縁されている半導体構造体を提供するステップと、ゲート電極領域の頂部を横方向に拡張してオーバーハングを形成するようにゲート電極領域の頂部に原子を注入するステップと、を含む。
本発明は、（ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、チャネル領域が第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域と、（ｃ）頂部および底部を含むゲート電極領域であって、底部がゲート誘電体領域と直接物理的に接触しており、頂部の第１の幅が底部の第２の幅よりも大きく、ゲート誘電体領域によってチャネル領域から電気的に絶縁されているゲート電極領域と、（ｄ）ゲート電極領域に入射するイオン・ビームであって、ゲルマニウムおよび砒素から成る群から選ばれる材料のイオンを含むイオン・ビームと、を含む半導体構造体を提供する。
本発明は、ゲートの頂部が拡張されたまたはソースもしくはドレインの頂部が拡張された半導体トランジスタ（およびそれを形成するための方法）を提供する。
図１〜１１は、本発明の実施形態による、トランジスタ構造１００を形成するための第１の製造プロセスを示し、図１〜１１は、トランジスタ構造体１００の断面図を示す。
より具体的には、図１に関して、１つの実施形態において、第１の製造プロセスは、シリコン基板１１０から出発する。
次に、図２に関して、１つの実施形態において、シリコン基板１１０中に２つの溝２１０および２２０が形成される。例示的に、溝２１０および２２０は、従来のリソグラフィおよびエッチング・プロセスを用いて形成される。
次に、図３に関して、１つの実施形態において、２つの溝２１０および２２０（図２）中に２つのＳＴＩ（Shallow Trench Isolation）領域３１０および３２０が、それぞれ従来の方法を用いて形成される。例示的に、２つのＳＴＩ領域３１０および３２０は、二酸化ケイ素を含む。
次に、図４に関して、１つの実施形態において、シリコン基板１１０の頂部表面１１１上にゲート誘電体層４１０が形成される。例示的に、ゲート誘電体層４１０は、二酸化ケイ素を含む。１つの実施形態において、ゲート誘電体層４１０は、熱酸化により形成される。
次に、図５に関して、１つの実施形態において、シリコン基板１１０の頂部表面１１１上にゲート電極領域５１０が形成される。１つの実施形態において、ゲート電極領域５１０は、（ｉ）構造体１００（図４）の頂部表面４１２上のあらゆるところにポリシリコン層（図示せず）を形成するポリシリコンのＣＶＤ（化学気相堆積）により、次に（ｉｉ）被着されたポリシリコン層をエッチングする従来のリソグラフィおよびエッチング・プロセスにより形成され、結果として、図５に示されるように、ゲート電極領域５１０になる。
次に、図６に関して、１つの実施形態において、シリコン基板１１０中に拡張領域６１０および６２０が形成される。例示的に、拡張領域６１０および６２０は、ブロッキング・マスクとしてゲート電極領域５１０を用いるイオン注入により形成される。
次に、図７に関して、１つの実施形態において、シリコン基板１１０上に暈領域（haloregion）７１０および７２０が形成される。例示的に、暈領域７１０および７２０は、ブロッキング・マスクとしてゲート電極領域５１０を用いるイオン注入により形成される。
次に、図８に関して、１つの実施形態において、ゲート電極領域５１０の側壁上に誘電体スペーサ８１０および８２０が形成される。例示的に、誘電体スペーサ８１０および８２０は、（ｉ）図７の構造１００体の頂部のあらゆるところへの、二酸化ケイ素、窒化ケイ素、または複合材のような絶縁材料のＣＶＤにより、次に（ｉｉ）シリコン基板１１０の頂部表面１１１およびゲート電極領域５１０の頂部表面５１１が露出されるまでの指向性エッチング・バックにより形成される。
次に、１つの実施形態において、シリコン基板１１０中にソース／ドレイン領域８４０および８５０が形成される。例示的に、ソース／ドレイン領域８４０および８５０は、ブロッキング・マスクとしてゲート電極領域５１０ならびに誘電体スペーサ８１０および８２０を用いるイオン注入により形成される。
次に、１つの実施形態において、矢印８３０により示される方向のイオン注入により、ゲルマニウム原子がゲート電極領域５１０の頂部５１２に注入される。以下、図８のゲート電極領域５１０の頂部５１２中のゲルマニウム原子の注入は、ゲルマニウム注入ステップ８３０と呼ぶことができる。例示的に、ゲルマニウム注入ステップ８３０は、高線量（１０１６Ｇｅ原子／ｃｍ２）および低エネルギーでゲルマニウム原子を用いる。方向８３０は、垂直であってもよく、または垂線から１０度未満傾斜されてもよい。ゲルマニウム注入ステップ８３０の結果として、頂部５１２は、図９に示されるように横方向に拡張する。
図９に関して、頂部５１２の横方向拡張の結果、頂部５１２の幅５１７が底部５１５の幅５１６より大きいことが分かる。１つの実施形態において、ゲート電極領域５１０の頂部５１２は、横方向に少なくとも２０％拡張される。言い換えれば、幅５１７は、幅５１６の少なくとも１２０％である。
次に、図１０に関して、１つの実施形態において、図９の構造体１００の上に金属（例えば、ニッケル等）層９１０が形成される。例示的に、ニッケル層９１０は、図９の構造体１００の上にニッケルをスパッタリングすることにより形成される。
次に、図１１に関連して、１つの実施形態において、ゲート電極領域５１０、ソース／ドレイン領域８４０および８５０の上にシリサイド領域５１３、１０１０、および１０２０がそれぞれ形成される。例示的に、シリサイド領域５１３、１０１０、および１０２０は、ケイ化ニッケルを含む。１つの実施形態において、シリサイド領域５１３、１０１０、および１０２０は、ニッケル層９１０のニッケルがゲート電極領域５１０、ソース／ドレイン領域８４０および８５０のシリコンと化学的に反応して、結果としてシリサイド領域５１３、１０１０、および１０２０となるように、図１０の構造体１００全体を最初にアニールすることにより形成される。次に、１つの実施形態において、湿式エッチング・ステップにより未反応ニッケルが除去され、図１１の構造体１００という結果になる。
図８、１０および１１において見られるように、ゲルマニウム注入ステップ８３０（図８）のため、ニッケル層９１０とゲート電極領域５１０の頂部５１２との間の境界面５１４は（図１０）、注入ステップ８３０が実行されない場合よりも大きい。従って、ゲート電極領域５１０の頂部が拡張されない場合よりも、（ニッケル層９１０の）ニッケルが頂部５１２（図１０）のシリコンと反応することはより容易である。また横方向に拡張される頂部５１２の結果、シリサイド領域５１３（図１１）は、ゲート電極５１０の頂部５１２が拡張されない場合よりも導電性である。
図１２〜２１は、本発明の実施形態による、トランジスタ構造体２００を形成するための第２の製造プロセスを示す。
より具体的には、図１２に関して、１つの実施形態において、第２の製造プロセスは、ＳＯＩ（Silicon on Insulator）基板１１１０から出発する。例示的に、ＳＯＩ基板１１１０は、シリコン層１１２０、シリコン層１１２０上の埋込み酸化物層１１３０、および埋め込み酸化物層１１３０上のシリコン層１１４０を含む。例示的に、ＳＯＩ基板１１１０は、従来の方法により形成される。１つの実施形態において、ＳＯＩ基板１１１０は、シリコン層１１４０が厚さ１５ｎｍ未満である超薄型ＳＯＩを含み得る。
次に、１つの実施形態において、シリコン層１１４０の上に誘電体ハード・マスク層１１５０が形成される。例示的に、誘電体ハード・マスク層１１５０は、シリコン層１１４０上のあらゆるところへの、窒化ケイ素または二酸化ケイ素、あるいは両者の複合材のＣＶＤにより形成される。
次に、１つの実施形態において、図１３に示されるように、誘電体キャップ領域１１５１およびフィン領域１１４１をそれぞれ形成するように誘電体ハード・マスク層１１５０およびシリコン層１１４０をエッチングするために、リソグラフィおよびエッチング・ステップが実行される。
図１３（構造体２００の正面図）に関して、誘電体キャップ領域１１５１およびフィン領域１１４１は、シリコン層１１２０および埋め込み酸化物層１１３０よりも遠く観察者から離れていることが留意されるべきである。
次に、図１４（Ａ）に関して、１つの実施形態において、図１２のフィン領域１１４１の側壁上に二酸化ケイ素層１３１０が形成される。例示的に、二酸化ケイ素層１３１０は、熱酸化により形成される。図１４（Ａ）は、二酸化ケイ素層１３１０が形成された後の構造体２００正面図を示す。別の実施形態において、１３１０は、例えば、ＣＶＤ、ＭＯＣＶＤ、ＡＬＤによって被着されたケイ化ハフニウムのような高ｋゲート誘電体を含み得る。
次に図１４（Ｂ）に関して、１つの実施形態において、誘電体キャップ領域１１５１の上および二酸化ケイ素層１３１０の側壁上にゲート電極領域１３２０が形成される。例示的に、ゲート電極領域１３２０は、ポリシリコンを含む。１つの実施形態において、ゲート電極領域１３２０は、（ｉ）図１４（Ａ）の構造体２００の上のあらゆるところへのポリシリコンのＣＶＤ、次に（ｉｉ）従来のリソグラフィおよびエッチング・プロセスにより形成される。図１４（Ｂ）は、ゲート電極領域１３２０が形成された後の構造２００の正面図を示す。従って、二酸化ケイ素層１３１０および誘電体キャップ領域１１５１は、ゲート電極領域１３２０よりも遠く観察者から離れていることが留意されるべきである。
次に、１つの実施形態において、拡張領域１４１０および１４２０ならびに暈領域１４３０および１４４０（図１４（Ｂ）には示されないが、図１５において見ることができる）は、ブロッキング・マスクとしてゲート電極領域１３２０を用いてイオン注入により図１３のフィン領域１１４１中に形成される。
図１５は、拡張領域１４１０および１４２０ならびに暈領域１４３０および１４４０の形成後に、線１４−１４に沿って図１４（Ｂ）の構造体２００の平面図を示す。
次に、１つの実施形態において、イオン注入によりゲルマニウム原子がゲート電極領域１３２０の頂部１３２１（図１４（Ｂ））に注入される。例示的に、ゲルマニウム原子は、高線量（１０１６Ｇｅ原子／ｃｍ２）および低エネルギーで注入される。ゲート電極１３２０の頂部１３２１（図１４（Ｂ））へのゲルマニウム注入の結果として、頂部１３２１は、図１６に示されるように横方向に拡張する。
図１６に関して、頂部１３２１の横方向拡張の結果、頂部１３２１の幅１３２６が底部１３２２の幅１３２５より大きいことが分かる。１つの実施形態において、ゲート電極領域１３２０の頂部１３２１は、横方向へ少なくとも２０％拡張される。言い換えれば、幅１３２６は、幅１３２５の少なくとも１２０％である。
次に、図１７に関して、１つの実施形態において、ゲート電極領域１３２０の上および側壁に二酸化ケイ素層１６１０が形成される。例示的に、二酸化ケイ素層１６１０は、熱酸化により形成される。以下、ゲート電極領域１３２０の拡張された頂部１６２０および１６３０は、オーバーハング１６２０および１６３０と呼ばれる。図１７は、二酸化ケイ素層１６１０が形成された（断面図が示される二酸化ケイ素層１６１０およびゲート電極領域１３２０を除く）後の構造体２００の正面図を示す。二酸化ケイ素層１３１０および誘電体キャップ領域１１５１は、二酸化ケイ素層１６１０およびゲート電極領域１３２０よりも遠く観察者から離れていることが留意されるべきである。
次に、図１８に関して、１つの実施形態において、ゲート電極領域１３２０の側壁およびオーバーハング１６２０および１６３０の下方に誘電体スペーサ１７１０および１７２０が形成される。例示的に、誘電体スペーサ１７１０および１７２０は、（ｉ）図１７の構造体２００の上のあらゆるところに誘電体層（図示せず）を形成する、二酸化ケイ素、窒化ケイ素、または両者の複合材のような誘電性材料のＣＶＤ、次に（ｉｉ）被着された誘電体層の指向的エッチング・バックにより形成される。より具体的には、被着された誘電体層は、誘電体スペーサ１７１０および１７２０がゲート電極領域１３２０の側壁上に残留し、誘電性材料が二酸化ケイ素層１３１０の側壁に全く残留しないように、オーバーエッチングされる。図１８は、誘電体スペーサ１７１０および１７２０が形成された後の構造体２００の正面図を示す（断面図が示される二酸化ケイ素層１６１０、ゲート電極領域１３２０ならびに誘電体スペーサ１７１０および１７２０を除く）。
次に、１つの実施形態において、ブロッキング・マスクとしてゲート電極領域１３２０ならびに誘電体スペーサ１７１０および１７２０を用いるイオン注入により、ソース／ドレイン領域１８１０および１８２０（図１８には示されないが、図１９において見ることができる）が図１９のフィン領域１１４１に形成される。
図１９は、ソース／ドレイン領域１８１０および１８２０の構成後の線１８−１８に沿った図１８の構造体２００の平面図を示す。
次に、図２０に関して、１つの実施形態において、図１８の誘電体キャップ領域１１５１は、反応性イオン・エッチング（ＲＩＥ）、または湿式エッチング・ステップによって除去され、図２０の構造体２００という結果になる。
次に、図２１に関連して、１つの実施形態において、ゲート電極領域１３２０ならびにソース／ドレイン領域１８１０および１８２０（図１９）の上にシリサイド領域２０１０、２０２０、および２０３０が形成される。例示的に、シリサイド領域２０１０、２０２０、および２０３０は、ケイ化物ニッケルを含む。１つの実施形態において、シリサイド領域２０１０、２０２０および２０３０は、（ｉ）構造体２００上のあらゆるところにニッケル層（図示せず）を形成するニッケルのスパッタリングを行い、次に（ｉｉ）被着されたニッケル層のニッケルが、ゲート電極領域１３２０ならびにソース／ドレイン領域１８１０および１８２０（図１９）のシリコンと化学的に反応して、シリサイド領域２０１０、２０２０、および２０３０という結果になるようにアニールすることにより形成される。次に、未反応のニッケルが、湿式エッチング・ステップにより除去され、図２１の構造体２００という結果になる。
図１１の構造体１００と同様に、図２１の構造体２００は、ゲート電極１３２０の頂部１３２１がゲルマニウム注入により拡張されない場合よりも導電性である拡張されたシリサイド領域２０１０の利点を有する。さらに、ゲート電極１３２０の頂部１３２１（図２０）が拡張されているので、被着されたニッケル層１９（図示せず）のニッケルがゲート電極領域１３２０のケイ素と化学的に反応してシリサイド２０１０を形成するのはより容易である。
図２２〜３２は、本発明の実施形態による、トランジスタ構造体３００を形成するための第３の製造プロセスを示し、図２１〜３２は、トランジスタ構造体３００の断面図を示す。
より具体的には、図２２に関して、１つの実施形態において、第３の製造プロセスがＳＯＩ基板２１１０で始まる。１つの実施形態において、ＳＯＩ基板２１１０は、シリコン層２１２０、シリコン層２１２０上の埋め込み酸化物層２１３０、および埋め込み酸化物層２１３０上のシリコン層２１４０を含む。例示的に、ＳＯＩ基板２１１０は、従来の方法により形成される。
次に、図２３に関して、１つの実施形態において、シリコン層２１４０中に溝２２１０が形成される。１つの実施形態において、溝２２１０は、従来のリソグラフィおよびエッチング・プロセスにより形成される。
次に、図２４に関して、１つの実施形態において、従来の方法を用いて溝２２１０（図２３）中にＳＴＩ領域２３１０が形成される。例示的に、ＳＴＩ領域２３１０は、二酸化ケイ素を含む。
次に、図２５に関して、１つの実施形態において、構造体３００（図２４）の上にゲート誘電体層２４１０が形成される。ゲート誘電体層２４１０は、（ａ）酸窒化ケイ素を形成する、シリコン層２１４０の頂部の酸化および窒化により、あるいは（ｂ）ＣＶＤ、ＭＯＣＶＤ、またはＡＬＤによるケイ化ハフニウムのような高ｋ材料の被着により形成され得る。
次に、図２６に関して、１つの実施形態において、構造体３００（図２５）の上にＣＶＤによりポリシリコン層２５１０が形成される。
次に、１つの実施形態において、ポリシリコン層２５１０が選択的にエッチングされ、図２７に示されるように、ゲート電極領域２５１１という結果になる。
次に、図２７に関して、１つの実施形態において、シリコン層２１４０中に拡張領域２６１０および２６２０ならびに暈領域２６３０および２６４０が形成される。例示的に、拡張領域２６１０および２６２０ならびに暈領域２６３０および２６４０は、ブロッキング・マスクとしてゲート電極領域２５１１を用いてイオン注入により形成される。以下、拡張領域２６１０および２６２０と暈領域２６３０および２６４０との間に配置されたシリコン層２１４０のシリコン領域は、チャネル領域２１４０と呼ばれる。
次に、図２８に関して、１つの実施形態において、ゲート電極領域２５１１の側壁に誘電体スペーサ２７１０および２７２０が形成される。例示的に、誘電体スペーサ２７１０および２７２０は、（ｉ）図２７の構造体３００上のあらゆるところへの二酸化ケイ素または窒化ケイ素、あるいは両者の複合材のような誘電体層のＣＶＤ、次に（ｉｉ）指向性エッチ・バックにより形成される。エッチ・バックされた領域中のどのような残留ゲート誘電体層２４１０も、十分なエッチ・バックか、付加的なエッチング・プロセスかのいずれかにより完全に除去され、ゲート誘電体領域２４１１という結果になる。
次に、図２９に関して、１つの実施形態において、拡張領域２６１０および２６２０上でシリコン領域２８１０および２８２０がエピタキシャルに成長させられる。
シリコンもゲート電極領域２５１１の上でエピタキシャルに成長させられることが留意されるべきである。しかしながら、説明を簡単にするため、これは示されない。代わりに、１つの実施形態において、エピタキシャル成長によるシリコン領域２８１０および２８２０の形成の前に、ゲート電極領域２５１１の上にキャップ領域（図示せず）を形成することができる。１つの実施形態において、キャップ領域（図示せず）は、二酸化ケイ素層および窒化ケイ素層（図示せず）を含む。より具体的には、二酸化ケイ素層および窒化ケイ素層（図示せず）は、図２６のポリシリコン層２５１０の上にその順序で形成され得る。その後に、ゲート電極領域２５１１が形成されるのと同時に、二酸化ケイ素層および窒化ケイ素層（図示せず）がパターン形成され得る。結果として、ゲート電極領域２５１１の上に二酸化ケイ素層および窒化ケイ素層（図示せず）の部分が以前残留している。従って、キャップ領域（図示せず）は、ゲート電極領域２５１１の上のシリコンのエピタキシャル成長を防止することができる。
次に、１つの実施形態において、ゲート電極領域２５１１ならびに誘電体スペーサ２７１０および２７２０は、（図３０に示されるように）ソース／ドレイン領域２８１１および２８２１を形成するように、シリコン領域２８１０および２８２０、拡張領域２６１０および２６２０ならびに暈領域２６３０および２６４０にイオン注入するためのブロッキング・マスクとして用いられる。
次に、１つの実施形態において、図３０に関して、ゲルマニウム原子が、矢印２８３０により示される方向にイオン注入によりゲート電極領域２５１１の頂部２５１２に注入される。以下、ゲート電極領域２５１１の頂部２５１２へのゲルマニウム原子の注入は、ゲルマニウム注入ステップ２８３０と呼ぶことができる。例示的に、ゲルマニウム注入ステップ２８３０は、高線量（１０１６Ｇｅ原子／ｃｍ２）および低エネルギーでゲルマニウム原子を用いる。ゲルマニウム注入ステップ２８３０の結果として、頂部２５１２は、図３１に示されるように、横方向に拡張する。
図３１に関して、頂部２５１２の横方向拡張の結果、頂部２５１２の幅２５１９が底部２５１４の幅２５１８より大きいことが分かる。１つの実施形態において、ゲート電極領域２５１１の頂部２５１２は、横方向に少なくとも２０％拡張される。言い換えれば、幅２５１９は、幅２５１８の少なくとも１２０％である。１つの実施形態において、ゲルマニウム注入ステップ２８３０は、ソース／ドレイン領域２８１１および２８２１の上方部分２８１１ａおよび２８２１ａにもゲルマニウム原子をそれぞれ注入する。結果として、上方部分２８１１ａおよび２８２１ａは、横方向に拡張され、圧縮変形される。従って、チャネル領域２１４０は、引っ張り変形される。
次に、図３２に関して、１つの実施形態において、シリサイド領域２５１３、２８１２および２８２２が、ゲート電極領域２５１１、ソース／ドレイン領域２８１１および２８２１の上にそれぞれ形成される。例示的に、シリサイド領域２５１３、２８１２、および２８２２は、シリ化物ニッケルを含む。１つの実施形態において、シリサイド領域２５１３、２８１１、および２８２１は、（ｉ）構造体３００（図３１）上のあらゆるところにニッケル層（図示せず）を形成するニッケルのＣＶＤ、次に（ｉｉ）被着されたニッケル層が、ゲート電極領域２５１１、ソース／ドレイン領域２８１１および２８２１の頂部のシリコンと化学的に反応してシリサイド領域２５１３、２８１２および２８２２を形成するようにアニールすることにより形成される。次に、未反応のニッケルが、湿式エッチング・ステップにより除去され、図３２の構造体３００という結果になる。
上記の実施形態において、ゲートの頂部を拡張するようにゲルマニウム・イオン／原子がゲートに注入される。一方、ゲルマニウムの代わりに砒素を用いることができる。また、１つの実施形態において、ゲルマニウムおよび砒素イオン注入は、室温で実行することができ、イオンがゲート中に２３ｎｍの深さに達することができるように、イオンは２５ＫｅＶのエネルギーにある。
１つの実施形態において、頂部５１２（図９）、頂部１３２１（図１４（Ｂ））、頂部２５１２（図３１）、ならびに頂部２８１１ａおよび２８２１ａ（図３１）におけるＧｅ注入の結果、これらの部分５１２、１３２１、２５１２、２８１１ａ、および２８２１ａの各々は、少なくとも０．５％圧縮変形されており、結果として生じるＳｉ−Ｇｅ格子の平均原子間隔は、緩和／非変形条件において同じ組成比のＳｉ−ＧＥ混合物の平均原子間隔より０．５％小さい。
本発明の特定の実施形態を例示の目的で本明細書において説明してきたが、多くの修正および変更が当業者に明らかになるであろう。従って、特許請求の範囲は、すべてのそのような修正および変更を、本発明の真の趣旨および範囲に入るものとして包含することを意図している。
本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された半導体トランジスタの第１の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された垂直な半導体トランジスタの第２の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。 本発明の実施形態による、ゲートの頂部が拡張された別の半導体トランジスタの第３の製造プロセスを示す。

Claims (4)

  1. 半導体構造体の製造方法であって、
    （ａ）チャネル領域、第１のソース／ドレイン領域、および第２のソース／ドレイン領域を含み、前記チャネル領域が前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配置された半導体領域と、
    （ｂ）前記チャネル領域と直接物理的に接触しているゲート誘電体領域と、
    （ｃ）頂部および底部を含むゲート電極領域と、
    （ｄ）前記ゲート電極領域の側壁上に前記頂部の少なくとも一部の側面を露出させるように設けられた誘電体キャップ領域と、
    を含む半導体構造体であって、
    前記底部が前記頂部と前記ゲート誘電体領域との間に配置されており、
    前記底部が前記ゲート誘電体領域と直接物理的に接触しており、
    前記ゲート電極領域の前記頂部ならびに前記第１および第２のソース／ドレイン領域がシリコンを含み、
    前記ゲート電極領域が前記ゲート誘電体領域によって前記チャネル領域から電気的に絶縁されている半導体構造体を提供するステップと、
    前記ゲート電極領域の前記頂部を横方向に拡張して前記頂部の第１の幅が前記底部の第２の幅より大きくなるように前記ゲート電極領域の前記露出した側面を有する頂部に室温下でＧｅ原子またはＡｓ原子を注入するステップと、
    を含む、方法。
  2. 前記Ｇｅ原子またはＡｓ原子を注入する前記ステップが、２５ＫｅＶのエネルギーで実行される、請求項１に記載の方法。
  3. 前記Ｇｅ原子またはＡｓ原子を注入する前記ステップが実行された後、前記ゲート電極領域の前記頂部中ならびに前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域上にシリサイド領域を形成するステップをさらに含む、請求項１に記載の方法。
  4. 前記シリサイド領域を形成する前記ステップが、
    前記構造体の上にニッケルを被着させるステップと、
    前記ニッケルが、前記ゲート電極領域の前記頂部ならびに前記第１および第２のソース／ドレイン領域のシリコンと化学的に反応して前記シリサイド領域を形成するように前記構造体をアニールするステップと、
    を含む、請求項３記載の方法。
JP2008550519A 2006-01-11 2007-01-11 ゲートの頂部が拡張された半導体トランジスタ Expired - Fee Related JP5536340B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/275,514 2006-01-11
US11/275,514 US7473593B2 (en) 2006-01-11 2006-01-11 Semiconductor transistors with expanded top portions of gates
PCT/US2007/060390 WO2007082266A2 (en) 2006-01-11 2007-01-11 Semiconductor transistors with expanded top portions of gates

Publications (2)

Publication Number Publication Date
JP2009523326A JP2009523326A (ja) 2009-06-18
JP5536340B2 true JP5536340B2 (ja) 2014-07-02

Family

ID=38231999

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008550519A Expired - Fee Related JP5536340B2 (ja) 2006-01-11 2007-01-11 ゲートの頂部が拡張された半導体トランジスタ

Country Status (6)

Country Link
US (3) US7473593B2 (ja)
EP (1) EP1977446A4 (ja)
JP (1) JP5536340B2 (ja)
CN (1) CN101361178B (ja)
TW (1) TWI404210B (ja)
WO (1) WO2007082266A2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7993997B2 (en) 2007-10-01 2011-08-09 Globalfoundries Singapore Pte. Ltd. Poly profile engineering to modulate spacer induced stress for device enhancement
JP2009088440A (ja) * 2007-10-03 2009-04-23 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
JP5191312B2 (ja) * 2008-08-25 2013-05-08 東京エレクトロン株式会社 プローブの研磨方法、プローブ研磨用プログラム及びプローブ装置
US7829939B1 (en) * 2009-04-20 2010-11-09 International Business Machines Corporation MOSFET including epitaxial halo region
US9686532B2 (en) 2011-04-15 2017-06-20 Faro Technologies, Inc. System and method of acquiring three-dimensional coordinates using multiple coordinate measurement devices
US8906760B2 (en) 2012-03-22 2014-12-09 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for FinFET scheme
WO2013154842A1 (en) * 2012-04-11 2013-10-17 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for finfet scheme
US20150187915A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Method for fabricating fin type transistor
JP6604596B2 (ja) * 2014-09-26 2019-11-13 インテル・コーポレーション 半導体デバイス用の選択的ゲートスペーサ
US10262870B2 (en) * 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10269651B2 (en) 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US9425313B1 (en) * 2015-07-07 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9748358B2 (en) 2015-12-18 2017-08-29 International Business Machines Corporation Gap fill of metal stack in replacement gate process
US9929250B1 (en) 2016-09-27 2018-03-27 International Business Machines Corporation Semiconductor device including optimized gate stack profile
CN108573869B (zh) * 2017-03-07 2021-08-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
JP2018157206A (ja) * 2017-03-17 2018-10-04 株式会社リコー 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム
US10276680B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate feature in FinFET device
KR102328279B1 (ko) * 2017-08-11 2021-11-17 삼성전자주식회사 반도체 소자
US11862694B2 (en) * 2020-09-23 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53145485A (en) 1977-05-24 1978-12-18 Mitsubishi Electric Corp Production of semiconductor device having serrations on semiconductor surface
US4998150A (en) * 1988-12-22 1991-03-05 Texas Instruments Incorporated Raised source/drain transistor
JPH0745823A (ja) * 1993-07-27 1995-02-14 Toshiba Corp Ｍｏｓ型トランジスタ及びその製造方法
JP3361061B2 (ja) 1998-09-17 2003-01-07 株式会社東芝 半導体装置
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
JP3305310B1 (ja) 1998-12-09 2002-07-22 松下電器産業株式会社 温度測定方法
JP3595716B2 (ja) * 1999-03-01 2004-12-02 株式会社東芝 半導体装置の製造方法
JP3535805B2 (ja) * 1999-05-14 2004-06-07 松下電器産業株式会社 半導体装置及びその製造方法
JP2002198443A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置及びその製造方法
US6576945B2 (en) * 2001-02-05 2003-06-10 International Business Machines Corporation Structure and method for a compact trench-capacitor DRAM cell with body contact
US6642129B2 (en) * 2001-07-26 2003-11-04 The Board Of Trustees Of The University Of Illinois Parallel, individually addressable probes for nanolithography
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
JP2004096041A (ja) * 2002-09-04 2004-03-25 Renesas Technology Corp 半導体装置およびその製造方法
JP4410685B2 (ja) 2002-12-19 2010-02-03 インターナショナル・ビジネス・マシーンズ・コーポレーション フィン型ｆｅｔを形成する方法
JP2004319592A (ja) * 2003-04-11 2004-11-11 Nec Electronics Corp 半導体装置及びその製造方法
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US6905976B2 (en) 2003-05-06 2005-06-14 International Business Machines Corporation Structure and method of forming a notched gate field effect transistor
DE10336876B4 (de) * 2003-08-11 2006-08-24 Infineon Technologies Ag Speicherzelle mit Nanokristallen oder Nanodots und Verfahren zu deren Herstellung
US7170126B2 (en) 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US6977194B2 (en) * 2003-10-30 2005-12-20 International Business Machines Corporation Structure and method to improve channel mobility by gate electrode stress modification
US7052946B2 (en) * 2004-03-10 2006-05-30 Taiwan Semiconductor Manufacturing Co. Ltd. Method for selectively stressing MOSFETs to improve charge carrier mobility
JP2005268272A (ja) * 2004-03-16 2005-09-29 Seiko Epson Corp 半導体装置およびその製造方法
US7094671B2 (en) * 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US7187059B2 (en) * 2004-06-24 2007-03-06 International Business Machines Corporation Compressive SiGe <110> growth and structure of MOSFET devices
US7306997B2 (en) * 2004-11-10 2007-12-11 Advanced Micro Devices, Inc. Strained fully depleted silicon on insulator semiconductor device and manufacturing method therefor
US7223640B2 (en) * 2005-03-03 2007-05-29 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
US20060226453A1 (en) * 2005-04-12 2006-10-12 Wang Everett X Methods of forming stress enhanced PMOS structures
US20070034949A1 (en) * 2005-08-11 2007-02-15 Texas Instruments, Incorporated Semiconductor device having multiple source/drain extension implant portions and a method of manufacture therefor
US7531464B2 (en) * 2005-12-20 2009-05-12 Texas Instruments Incorporated Semiconductive device fabricated using a substantially disassociated chlorohydrocarbon
US7755171B2 (en) * 2006-07-24 2010-07-13 International Business Machines Corporation Transistor structure with recessed source/drain and buried etch stop layer and related method

Also Published As

Publication number Publication date
EP1977446A2 (en) 2008-10-08
JP2009523326A (ja) 2009-06-18
CN101361178B (zh) 2013-11-13
TWI404210B (zh) 2013-08-01
US7473593B2 (en) 2009-01-06
TW200746425A (en) 2007-12-16
US8466503B2 (en) 2013-06-18
US20070158763A1 (en) 2007-07-12
CN101361178A (zh) 2009-02-04
US20130230960A1 (en) 2013-09-05
WO2007082266A2 (en) 2007-07-19
WO2007082266A3 (en) 2007-12-06
US20080296707A1 (en) 2008-12-04
EP1977446A4 (en) 2009-09-23
US8753929B2 (en) 2014-06-17

Similar Documents

Publication Publication Date Title
JP5536340B2 (ja) ゲートの頂部が拡張された半導体トランジスタ
US10340191B2 (en) Method of forming a fin structure of semiconductor device
US10043885B2 (en) Bi-layer metal deposition in silicide formation
KR101618465B1 (ko) 임베디드 트랜지스터
US7172933B2 (en) Recessed polysilicon gate structure for a strained silicon MOSFET device
US7701010B2 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
US7737468B2 (en) Semiconductor devices having recesses filled with semiconductor materials
US9117842B2 (en) Methods of forming contacts to source/drain regions of FinFET devices
US10134905B2 (en) Semiconductor device including wrap around contact, and method of forming the semiconductor device
JP2006351581A (ja) 半導体装置の製造方法
US6498067B1 (en) Integrated approach for controlling top dielectric loss during spacer etching
JP2005072577A (ja) コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法
JP2008193060A (ja) 半導体装置および半導体装置の製造方法
US7879737B2 (en) Methods for fabricating improved gate dielectrics
US6483148B2 (en) Self-aligned elevated transistor
US6943084B2 (en) Semiconductor device on silicon-on-insulator and method for manufacturing the semiconductor device
JP2008263114A (ja) 半導体装置の製造方法および半導体装置
JP2004134727A (ja) 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法
US7169655B2 (en) Field effect transistors and methods for manufacturing field effect transistors
JP3725137B2 (ja) 半導体装置の製造方法
KR20090045524A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090313

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120918

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121127

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20121127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20121127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130207

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130409

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130624

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130709

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140305

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20140408

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140424

R150 Certificate of patent or registration of utility model

Ref document number: 5536340

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees