CN101361178A - 具有扩展的栅极顶部的半导体晶体管 - Google Patents

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Abstract

一种具有扩展的栅极顶部的半导体晶体管(100)及其形成方法。所述具有扩展的栅极顶部的半导体晶体管(100)包括：(a)半导体区(110)，包括沟道区以及第一和第二源/漏区(840和850)；所述沟道区设置在所述第一和第二源/漏区(840和850)之间，(b)栅电介质区(411)，与所述沟道区直接物理接触，以及(c)栅电极区(510)，包括顶部(512)和底部(515)。所述底部(515)与所述栅电介质区(411)直接物理接触。所述顶部(512)的第一宽度(517)大于所述底部(515)的第二宽度(516)。所述栅电极区(510)通过所述栅电介质区(411)而与所述沟道区电绝缘。

Description

具有扩展的栅极顶部的半导体晶体管
技术领域
本发明涉及一种半导体晶体管，且更具体地，涉及一种具有扩展的栅极顶部的半导体晶体管。
背景技术
在典型半导体器件的制造工艺中，如果栅极很小，则很难在栅极的顶部中形成硅化物。因此，需要一种具有扩展的栅极顶部的半导体晶体管(及其形成方法)。
发明内容
本发明提供一种半导体结构，包括(a)半导体区，包括沟道区、第一源/漏区以及第二源/漏区，其中所述沟道区设置在所述第一源/漏区和所述第二源/漏区之间；(b)栅电介质区，与所述沟道区直接物理接触；以及(c)栅电极区，包括顶部和底部，其中所述底部与所述栅电介质区直接物理接触，其中所述顶部的第一宽度大于所述底部的第二宽度，其中所述栅电极区通过所述栅电介质区而与所述沟道区电绝缘，以及其中所述第一和第二源/漏区的第一上部和第二上部分别受到压缩应变。
本发明提供一种半导体结构的制造方法，包括以下步骤：提供一种结构，所述结构包括(a)半导体区，包括沟道区、第一源/漏区以及第二源/漏区，其中所述沟道区设置在所述第一源/漏区和所述第二源/漏区之间，(b)栅电介质区，与所述沟道区直接物理接触，以及(c)栅电极区，包括顶部和底部，其中所述底部设置在所述顶部和所述栅电介质区之间，其中所述底部与所述栅电介质区直接物理接触，以及其中所述栅电极区通过所述栅电介质区而与所述沟道区电绝缘；以及在所述栅电极区的所述顶部中注入原子，以使所述栅电极区的所述顶部横向扩展。
本发明提供一种半导体结构的制造方法，包括以下步骤：提供一种结构，所述结构包括(a)半导体区，包括第一部分、第二部分和沟道区，其中所述沟道区设置在所述第一和第二部分之间，(b)栅电介质区，与所述沟道区直接物理接触，以及(c)栅电极区，包括顶部和底部，其中所述底部与所述栅电介质区直接物理接触，以及其中所述栅电极区通过所述栅电介质区而与所述沟道区电绝缘；以及在所述栅电极区的所述顶部中注入原子，以使所述栅电极区的所述顶部横向扩展而形成突出部(overhang)。
本发明提供一种半导体结构，包括(a)半导体区，包括沟道区、第一源/漏区以及第二源/漏区，其中所述沟道区设置在所述第一源/漏区和所述第二源/漏区之间；(b)栅电介质区，与所述沟道区直接物理接触；(c)栅电极区，包括顶部和底部，其中所述底部与所述栅电介质区直接物理接触，其中所述顶部的第一宽度大于所述底部的第二宽度，以及其中所述栅电极区通过所述栅电介质区而与所述沟道区电绝缘；以及(d)入射在所述栅电极区上的离子束，其中所述离子束包括选自锗和砷的一种材料的离子。
本发明提供一种半导体晶体管(及其形成方法)，所述半导体晶体管具有扩展的栅极顶部或者具有扩展的源极顶部或漏极顶部。
附图说明
图1-10示出根据本发明实施例的具有扩展的栅极顶部的半导体晶体管的第一制造方法。
图11-20示出根据本发明实施例的具有扩展的栅极顶部的垂直半导体晶体管的第二制造方法。
图21-30示出根据本发明实施例的具有扩展的栅极顶部的另一半导体晶体管的第三制造方法。
具体实施方式
图1-10示出根据本发明的实施例形成晶体管结构100的第一制造方法，其中图1-10示出晶体管结构100的截面图。
更具体地，参照图1，在一个实施例中，第一制造方法开始于硅衬底110。
下一步，参照图2，在一个实施例中，在硅衬底110中形成两个沟槽210和220。示例性地，利用常规光刻和蚀刻工艺形成沟槽210和220。
下一步，参照图3，在一个实施例中，使用常规方法，在上述两个沟槽210和220中分别形成两个STI(浅沟槽隔离)区310和320。示例性地，上述两个STI区310和320包括二氧化硅。
下一步，参照图4，在一个实施例中，在硅衬底110的顶面111上形成栅电介质层410。示例性地，栅电介质层410包括二氧化硅。在一个实施例中，通过热氧化形成该栅电介质层410。
下一步，参照图5，在一个实施例中，在硅衬底110的顶面111上形成栅电极区510。在一个实施例中，栅电极区510通过以下工序形成：(i)在结构100的整个顶面412(图4)上进行多晶硅的CVD(化学气相沉积)以形成多晶硅层(未示出)，然后(ii)利用常规光刻和蚀刻工艺蚀刻沉积的多晶硅层，产生栅电极区510，如图5所示。
下一步，参照图6，在一个实施例中，在硅衬底110中形成延伸区610和620。示例性地，通过利用栅电极区510作为阻挡掩模的离子注入，形成延伸区610和620。
下一步，参照图7，在一个实施例中，在硅衬底110中形成晕圈(halo)区710和720。示例性地，通过利用栅电极区510作为阻挡掩模的离子注入，形成晕圈区710和720。
下一步，参照图8，在一个实施例中，在栅电极区510的侧壁上形成电介质隔离物810和820。示例性地，通过以下工序形成电介质隔离物810和820：(i)在图7的结构100的整个顶部上进行绝缘材料例如二氧化硅或氮化硅或者合成物的CVD，然后(ii)定向回蚀刻，直到硅衬底110的顶面111和栅电极区510的顶面511暴露于周围的环境。
下一步，在一个实施例中，在硅衬底110中形成源/漏区840和850。示例性地，通过利用栅电极区510和电介质隔离物810和820作为阻挡掩模的离子注入，形成源/漏区840和850。
下一步，在一个实施例中，沿箭头830所示的方向，通过离子注入在栅电极区510的顶部512中注入锗原子。下文中，在图8的栅电极区510的顶部512中锗原子的注入可以称作锗注入步骤830。示例性地，锗注入步骤830使用高剂量(1016Ge原子/cm2)且低能量的锗原子。方向830可以为垂直的或从垂直方向倾斜小于10度。作为锗注入步骤830的结果，顶部512横向扩展，如图9A所示。
参照图9A，可以看出由于顶部512的横向扩展，顶部512的宽度517大于底部515的宽度516。在一个实施例中，栅电极区510的顶部512横向扩展至少20％。也就是说，宽度517至少是宽度516的120％。
下一步，参照图9B，在一个实施例中，在图9A的结构100的顶部上形成金属(例如镍等)层910。示例性地，通过在图9A的结构100的整个顶部上溅射镍，形成镍层910。
下一步，参照图10，在一个实施例中，在栅电极区510、源/漏区840和850的顶部上分别形成硅化物区513、1010和1020。示例性地，硅化物区513、1010和1020包括硅化镍。在一个实施例中，通过对图9B的整个结构100进行第一退火来形成硅化物区513、1010和1020，以使镍层910的镍与栅电极区510、源/漏区840和850的硅发生化学反应，从而形成硅化物区513、1010和1020。然后，在一个实施例中，通过湿法蚀刻步骤去除未反应的镍，从而得到图10的结构100。
如图8、9B和10中所示，因为锗注入步骤830(图8)，镍层910和栅电极区510的顶部512之间的界面514(图9B)大于其中未执行注入步骤830的情况。因此，与栅电极区510的顶部没有扩展的情况相比，(镍层910的)镍更容易与顶部512(图9B)的硅反应。并且，由于顶部512横向扩展，与栅电极区510的顶部512没有扩展的情况相比，硅化物区513(图10)更具传导性。
图11-20示出根据本发明的实施例形成晶体管结构200的第二制造方法。
更具体地，参照图11，在一个实施例中，第二制造工艺开始于SOI(绝缘体上硅)衬底1110。示例性地，该SOI衬底1110包括硅层1120、在硅层1120上的掩埋氧化物层1130以及在掩埋氧化物层1130上的硅层1140。示例性地，通过常规方法形成该SOI衬底1110。在一个实施例中，SOI衬底1110可以包括超薄SOI，其中硅层1140的厚度小于15nm。
下一步，在一个实施例中，在硅层1140的顶部上形成电介质硬掩膜层1150。示例性地，通过在硅层1140的整个顶部上进行氮化硅或二氧化硅或者二者的合成物的CVD，形成电介质硬掩膜层1150。
下一步，在一个实施例中，执行光刻和蚀刻步骤，以蚀刻电介质硬掩膜层1150，然后蚀刻硅层1140，从而分别形成电介质帽(cap)区1151和鳍(fin)区1141，如图12所示。
参照图12(结构200的前视图)，应注意，电介质帽区1151和鳍区1141比硅层1120和掩埋氧化物层1130更远离观察者。
下一步，参照图13A，在一个实施例中，在图12的鳍区1141的侧壁上形成二氧化硅层1310。示例性地，通过热氧化形成二氧化硅层1310。图13A示出在形成二氧化硅层1310之后的结构200的前视图。在可选实施例中，1310可以包括通过例如CVD、MOCVD、ALD沉积的高k栅电介质，例如硅酸铪。
下一步，参照图13B，在一个实施例中，在电介质帽区1151的顶部上以及二氧化硅层1310的侧壁上形成栅电极区1320。示例性地，栅电极区1320包括多晶硅。在一个实施例中，栅电极区1320通过以下工序形成：(i)在图13A的结构200的整个顶部上进行多晶硅的CVD，然后(ii)进行常规光刻和蚀刻工艺。图13B示出在形成栅电极区1320之后的结构200的前视图。因此，应注意，二氧化硅层1310和电介质帽区1151比栅电极区1320更远离观察者。
下一步，在一个实施例中，利用栅电极区1320作为阻挡掩膜，通过离子注入在图12的鳍区1141中形成延伸区1410和1420以及晕圈区1430和1440(未在图13B中示出，但可以在图14中看出)。
图14示出在形成了延伸区1410和1420以及晕圈区1430和1440之后图13B的结构200沿着线14-14的自顶向下视图。
下一步，在一个实施例中，通过离子注入在栅电极区1320的顶部1321(图13B)上注入锗原子。示例性地，以高剂量(1016Ge原子/cm2)和低能量注入锗原子。由于在栅电极1320的顶部1321(图13B)中的锗注入，顶部1321横向扩展，如图15所示。
参照图15，可以看出，由于顶部1321的横向扩展，顶部1321的宽度1326大于底部1322的宽度1325。在一个实施例中，栅电极区1320的顶部1321横向扩展至少20％。也就是说，宽度1326至少是宽度1325的120％。
下一步，参照图16，在一个实施例中，在栅电极区1320的顶部和侧壁上形成二氧化硅层1610。示例性地，二氧化硅层1610通过热氧化形成。下文中，将栅电极区1320的扩展的顶部1620和1630称作突出部1620和1630。图16示出在形成二氧化硅层1610之后(除了示出了其截面图的二氧化硅层1610和栅电极区1320之外)的结构200的前视图。应注意，二氧化硅层1310和电介质帽区1151比二氧化硅层1610和栅电极区1320更远离观察者。
下一步，参照图17，在一个实施例中，在栅电极区1320的侧壁上以及突出部1620和1630之下形成电介质隔离物1710和1720。示例性地，电介质隔离物1710和1720通过以下工序形成：(i)在图16的结构200的整个顶部上进行例如二氧化硅、氮化硅或二者的合成物的电介质材料的CVD，从而形成电介质层(未示出)，然后(ii)定向回蚀刻沉积的电介质层。更具体地，过蚀刻沉积的电介质层，以使电介质隔离物1710和1720保留在栅电极区1320的侧壁上，但在二氧化硅层1310的侧壁上未保留电介质。图17示出在形成了电介质隔离物1710和1720之后(除了示出了其截面图的二氧化硅层1610、栅电极区1320和电介质隔离物1710和1720之外)的结构200的前视图。
下一步，在一个实施例中，使用栅电极区1320以及电介质隔离物1710和1720作为阻挡掩膜，通过离子注入在图18的鳍区1141中形成源/漏区1810和1820(未在图17中示出，但可以在图18中看出)。
图18示出在形成了源/漏区1810和1820之后图17的结构200沿着线18-18的自顶向下视图。
下一步，参照图19，在一个实施例中，通过反应离子蚀刻(RIE)或湿法蚀刻步骤去除图17中的电介质帽区1151，形成图19中的结构200。
下一步，参照图20，在一个实施例中，在栅电极区1320以及源/漏区1810和1820(图18)的顶部上形成硅化物区2010、2020和2030。示例性地，硅化物区2010、2020和2030包括硅化镍。在一个实施例中，硅化物区2010、2020和2030通过以下工序形成：(i)在结构200(图19)的整个顶部上溅射镍，以形成镍层(未示出)，然后(ii)退火，以使沉积的镍层中的镍与栅电极区1320以及源/漏区1810和1820(图18)中的硅化学反应，形成硅化物区2010、2020和2030。然后，通过湿法蚀刻步骤去除未反应的镍，从而形成图20的结构200。
与图10中的结构100类似地，图20中的结构200具有扩大的硅化物区2010这一优点，与其中栅电极1320的顶部1321没有通过锗注入而横向扩展的情况相比，扩大的硅化物区2010更具传导性。而且，因为栅电极1320的顶部1321(图19)被扩大，使得沉积的镍层(未示出)中的镍更容易与栅电极区1320中的硅化学反应，从而形成硅化物2010。
图21-30示出根据本发明的实施例形成晶体管结构300的第三制造方法，其中图21-30示出晶体管结构300的截面图。
更具体地，参照图21，在一个实施例中，第三制造方法开始于SOI衬底2110。在一个实施例中，SOI衬底2110包括硅层2120、硅层2120上的掩埋氧化物层2130以及掩埋氧化物层2130上的硅层2140。示例性地，通过常规方法形成SOI衬底2110。
下一步，参照图22，在一个实施例中，在硅层2140中形成沟槽2210。在一个实施例中，通过常规光刻和蚀刻工艺形成沟槽2210。
下一步，参照图23，在一个实施例中，使用常规方法在沟槽2210中形成STI区2310(图22)。示例性地，STI区2310包括二氧化硅。
下一步，参照图24，在一个实施例中，在结构300的顶部(图23)上形成栅电介质层2410。栅电介质层2410可以通过(a)对硅层2140的顶部的氧化或氮化以形成氮氧化硅电介质而形成，或通过(b)通过CVD、MOCVD或ALD来沉积例如硅酸铪的高k材料而形成。
下一步，参照图25，在一个实施例中，通过CVD在结构300的顶部(图24)上形成多晶硅层2510。
下一步，在一个实施例中，选择性蚀刻多晶硅层2510，从而得到如图26所示的栅电极区2511。
下一步，参照图26，在一个实施例中，在硅层2140中形成延伸区2610和2620以及晕圈区2630和2640。示例性地，使用栅电极区2511作为阻挡掩膜，通过离子注入形成延伸区2610和2620以及晕圈区2630和2640。下文中，设置在延伸区2610和2620以及晕圈区2630和2640之间的硅层2140的硅区称作沟道区2140。
下一步，参照图27，在一个实施例中，在栅电极区2511的侧壁上形成电介质隔离物2710和2720。示例性地，电介质隔离物2710和2720通过以下工序形成：(i)在图26的结构300的整个顶部上进行电介质层例如二氧化硅或氮化硅或者二者的合成物的CVD，然后(ii)定向回蚀刻。通过充分过蚀刻，或通过任何另外的蚀刻工艺，完全去除在回蚀刻区中的任何残留的栅电介质层2410，形成栅电介质区2411。
下一步，参照图28A，在一个实施例中，在延伸区2610和2620上分别外延生长硅区2810和2820。
应注意，硅还可以外延生长在栅电极区2511的顶部上。但是为了简化描述，并未示出。可选地，在一个实施例中，在通过外延生长形成硅区2810和2820之前，可以在栅电极区2511的顶部上形成帽区(未示出)。在一个实施例中，帽区(未示出)包括二氧化硅层和氮化硅层(未示出)。更具体地，二氧化硅层和氮化硅层(未示出)可以按上述顺序形成在图25的多晶硅层2510的顶部上。之后，可以在栅电极区2511形成的同时构图二氧化硅层和氮化硅层(未示出)。结果，二氧化硅层和氮化硅层(未示出)的一部分仍然保留在栅电极区2511的顶部上。因此，帽区(未示出)可以防止在栅电极区2511的顶部上外延生长硅。
下一步，在一个实施例中，使用栅电极区2511以及电介质隔离物2710和2720作为阻挡掩膜来离子注入硅区2810和2820、延伸区2610和2620以及晕圈区2630和2640，以便形成源/漏区2811和2821(如图28B所示)。
下一步，在一个实施例中，参照图28B，沿箭头2830所示的方向，通过离子注入在栅电极区2511的顶部2512中注入锗原子。下文中，可以将在栅电极区2511的顶部2512中锗原子的注入称作锗注入步骤2830。示例性地，锗注入步骤2830利用高剂量(1016Ge原子/cm2)且低能量的锗原子。作为锗注入步骤2830的结果，顶部2512横向扩展，如图29所示。
参照图29，可以看出，由于顶部2512的横向扩展，顶部2512的宽度2519大于底部2514的宽度2518。在一个实施例中，栅电极区2511的顶部2512横向扩展至少20％。换句话说，宽度2519至少是宽度2518的120％。在一个实施例中，锗注入步骤2830也可以分别在源/漏区2811和2821的上部2811a和2821a中注入锗原子。结果，上部2811a和2821a横向扩展且压缩应变。因此，沟道区2140受到拉伸应变。
下一步，参照图30，在一个实施例中，在栅电极区2511、源/漏区2811和2821的顶部上分别形成硅化物区2513、2812和2822。示例性地，硅化物区2513、2812和2822包括硅化镍。在一个实施例中，硅化物区2513、2812和2822通过以下工序形成：(i)在结构300(图29)的整个顶部上进行镍的CVD，以形成镍层(未示出)，然后(ii)退火，以使沉积的镍层与栅电极区2511、源/漏区2811和2821的顶部上的硅化学反应，以便形成硅化物区2513、2812和2822。然后，通过湿法蚀刻步骤去除未反应的镍，形成图30的结构300。
在上述实施例中，在栅中注入锗离子/原子，以便扩展栅的顶部。可选地，可以使用砷来代替锗。而且，在一个实施例中，可以在室温下，用处于25KeV的能量的离子实施锗和砷离子注入，这样，离子可以到达栅中23nm的深度。
在一个实施例中，作为在顶部512(图9A)、顶部1321(图13B)、顶部2512(图29)中以及在顶部2811a和2821a(图29)中Ge注入的结果，这些部分512、1321、2512、2811a和2821a都压缩应变了至少0.5％，意味着所产生的Si-Ge晶格的平均原子间隔比在弛豫/未应变情况下具有相同组成比率的Si-Ge混合物的平均原子间隔小0.5％。
虽然在此为了示例的目的描述了本发明的特定实施例，但许多修改和改变对于本领域技术人员而言将变得显而易见。因此，所附的权利要求旨在包含所有这些落入本发明的真实精神和范围的修改和改变。

Claims (35)

1.一种半导体结构，包括：
(a)半导体区，包括沟道区、第一源/漏区和第二源/漏区，其中所述沟道区设置在所述第一源/漏区和所述第二源/漏区之间；
(b)栅电介质区，与所述沟道区直接物理接触；以及
(c)栅电极区，包括顶部和底部，
其中所述底部与所述栅电介质区直接物理接触，
其中所述顶部的第一宽度大于所述底部的第二宽度，
其中所述栅电极区通过所述栅电介质区而与所述沟道区电绝缘，以及
其中所述栅电极区的所述顶部受到至少0.5％的压缩应变。
2.根据权利要求1的结构，
其中所述第一源/漏区的所述第一上部的宽度大于所述第一源/漏区的第一剩余部分的宽度，以及
其中所述第二源/漏区的所述第二上部的宽度大于所述第二源/漏区的第二剩余部分的宽度。
3.根据权利要求2的结构，其中所述第一和第二上部中的每一个包括第一半导体材料和不同于所述第一半导体材料的第二半导体材料。
4.根据权利要求3的结构，其中所述第一半导体材料包括硅，以及所述第二半导体材料包括锗。
5.根据权利要求1的结构，还包括衬底，
其中所述衬底通过第一界面与所述半导体区直接物理接触，
其中所述底部通过第二界面与所述栅电介质区直接物理接触，以及
其中所述第一和第二界面实质上彼此垂直。
6.根据权利要求1的结构，还包括在所述栅电极区的侧壁上以及所述栅电极区的所述顶部正下方的电介质隔离物。
7.根据权利要求1的结构，
其中所述栅电极区的所述顶部包括选自锗和砷的材料，以及
其中所述栅电极区的底部包括硅。
8.根据权利要求1的结构，其中所述栅电极区的所述顶部包括锗和多晶硅。
9.根据权利要求1的结构，
其中所述栅电极区和所述栅电介质区通过第三界面彼此直接物理接触，
其中所述第一源/漏区的第一顶面处于比所述第三界面高的高度，以及
其中所述第二源/漏区的第二顶面处于比所述第三界面高的高度。
10.一种半导体结构的制造方法，包括以下步骤：
提供一种结构，所述结构包括：
(a)半导体区，包括沟道区、第一源/漏区和第二源/漏区，其中
所述沟道区设置在所述第一源/漏区和所述第二源/漏区之间，
(b)栅电介质区，与所述沟道区直接物理接触，以及
(c)栅电极区，包括顶部和底部，
其中所述底部设置在所述顶部和所述栅电介质区之间，
其中所述底部与所述栅电介质区直接物理接触，以及
其中所述栅电极区通过所述栅电介质区而与所述沟道区电绝缘；以及
在所述栅电极区的所述顶部中注入原子，以使所述栅电极区的所述顶部横向扩展。
11.根据权利要求10的方法，其中所述原子选自锗原子和砷原子。
12.根据权利要求10的方法，其中以约1016锗原子/cm2的剂量实施所述在所述栅电极区的所述顶部中注入所述原子。
13.根据权利要求10的方法，其中以约25KeV的能量实施所述注入所述离子。
14.根据权利要求10的方法，其中在约室温下实施所述注入所述离子。
15.根据权利要求10的方法，
其中所述结构还包括衬底，
其中所述衬底通过第一界面与所述半导体区直接物理接触，所述第一界面限定与所述第一界面垂直的法线方向，以及
其中沿与所述法线方向成小于10度的角度的方向实施所述注入所述离子。
16.根据权利要求10的方法，其中在实施所述注入之前，所述顶部的第一宽度和所述底部的第二宽度大致相同。
17.根据权利要求10的方法，其中所述结构还包括在所述栅电极区的侧壁上的第一电介质隔离物和第二电介质隔离物。
18.根据权利要求17的方法，还包括，在实施所述注入所述离子之后，在所述栅电极区的所述顶部中以及在所述第一源/漏区和所述第二源/漏区上形成硅化物区。
19.根据权利要求18的方法，
其中所述栅电极区的所述顶部以及所述第一和第二源/漏区包括硅，以及
其中所述形成所述硅化物区包括以下步骤：
在所述结构的顶部上沉积镍；以及
退火所述结构，以便所述镍与所述栅电极区的所述顶部以及所述第一和第二源/漏区的硅化学反应，以形成所述硅化物区。
20.根据权利要求10的方法，其中所述结构还包括第一延伸区、第二延伸区、第一晕圈区和第二晕圈区，
其中所述第一延伸区直接物理接触所述沟道区和所述第一源/漏区，
其中所述第二延伸区直接物理接触所述沟道区和所述第二源/漏区，
其中所述第一晕圈区直接物理接触所述沟道区、所述第一源/漏区和所述第一延伸区，以及
其中所述第二晕圈区直接物理接触所述沟道区、所述第二源/漏区和所述第二延伸区。
21.根据权利要求20的方法，其中所述第一和第二源/漏区、所述第一和第二延伸区以及所述第一和第二晕圈区通过离子注入形成。
22.根据权利要求10的方法，
其中所述第一原子是锗原子，以及
其中所述顶部的第一宽度至少比所述底部的第二宽度大20％。
23.根据权利要求22的方法，其中以1016锗原子/cm2的剂量实施所述注入所述第一原子。
24.根据权利要求22的方法，还包括在所述第一和第二源/漏区中注入第二原子，以分别扩展所述第一和第二源/漏区的第一和第二上部，其中同时实施所述注入所述第一原子和所述注入所述第二原子。
25.根据权利要求22的方法，其中所述栅电极区的所述顶部包括锗和多晶硅。
26.一种半导体结构的制造方法，包括以下步骤：
提供一种结构，所述结构包括：
(a)半导体区，包括第一部分、第二部分和沟道区，其中所述沟
道区设置在所述第一和第二部分之间，
(b)栅电介质区，与所述沟道区直接物理接触，以及
(c)栅电极区，包括顶部和底部，
其中所述底部与所述栅电介质区直接物理接触，以及
其中所述栅电极区通过所述栅电介质区而与所述沟道区电绝缘；以及
在所述栅电极区的所述顶部中注入原子，以使所述栅电极区的所述顶部横向扩展而形成突出部。
27.根据权利要求26的方法，
其中所述原子是锗原子，以及
其中以1016锗原子/cm2的剂量实施所述在所述栅电极区的所述顶部中注入所述原子。
28.根据权利要求26的方法，其中所述顶部的第一宽度至少比所述底部的第二宽度大20％。
29.根据权利要求26的方法，还包括，在实施所述注入所述原子之后，在所述栅电极区的暴露于周围环境的表面上形成电介质层。
30.根据权利要求29的方法，还包括，在实施所述形成所述电介质层之后，在所述栅电极区的侧壁上以及所述突出部正下方形成电介质隔离物。
31.根据权利要求30的方法，还包括掺杂所述第一和第二部分，以便分别形成第一源/漏区和第二源/漏区。
32.一种半导体结构，包括：
(a)半导体区，包括沟道区、第一源/漏区和第二源/漏区，其中所述沟道区设置在所述第一源/漏区和所述第二源/漏区之间；
(b)栅电介质区，与所述沟道区直接物理接触；以及
(c)栅电极区，包括顶部和底部，
其中所述底部与所述栅电介质区直接物理接触，
其中所述栅电极区通过所述栅电介质区而与所述沟道区电绝缘，以及
其中所述第一和第二源/漏区的第一上部和第二上部分别宽于所述第一和第二源/漏区的第一下部和第二下部，以及
其中所述第一和第二源/漏区的所述第一上部和所述第二上部中的每一个分别受到至少0.5％的压缩应变。
33.根据权利要求32的结构，还包括衬底，
其中所述衬底包括超薄SOI。
34.根据权利要求32的结构，
其中所述沟道区受到应变。
35.根据权利要求34的结构，
其中所述在所述沟道区中的应变是拉伸应变。
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