CN100561689C - 用于形成晶体管的方法 - Google Patents

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Abstract

本发明提供了一种用于在衬底上形成半导体器件的过程中沉积半导体材料的方法，该半导体器件诸如金属氧化物晶体管。在一个实施例中，本发明主要提供了一种处理衬底的方法，包括在具有第一电导率的衬底上形成栅极介质，在栅极介质上形成栅极，沿栅极两侧的侧壁侧面形成第一对侧壁垫片，蚀刻位于该电极两侧的一对源/漏区域轮廓，在该源/漏区域轮廓中选择性沉积硅锗材料以形成硅锗源/漏区域，并在沉积的硅锗材料中注入掺杂剂以形成具有第二电导率的源/漏区域。

Description

用于形成晶体管的方法
背景技术
技术领域
本发明的实施例主要涉及半导体制造工艺和半导体器件领域，尤其涉及在形成半导体器件时沉积含硅薄膜的方法。
现有技术描述
随着晶体管尺寸越来越小，制造诸如含硅MOSFET器件(金属氧化物半导体场效应晶体管)的100纳米以下的超浅源/漏结CMOS器件(互补金属氧化物半导体)面临越来越多的挑战。根据掺杂剂的导电类型，该MOS(FET)晶体管可以包括p-沟道MOS(PMOS)晶体管和n-沟道MOS(NMOS)晶体管，其中PMOS具有p型沟道，即在该沟道中空穴负责导电，而NMOS具有n型沟道，即在该沟道中电子负责导电。
硅基材料可以用于制造MOSFET器件。例如，在PMOS应用中，晶体管的凹进区域的薄膜通常是硅锗，而在NMOS应用中，晶体管凹进区域的薄膜可以是SiC。硅锗和单纯的硅相比，更容易注入更多的硼从而减小结型电阻率，从而改进器件的性能，例如，在衬底表面上，与硅和硅锗的接触面相比，硅锗和硅化物层的接触面具有一个更低的肖特基势垒。
凹进区域包括源/漏扩展或者源/漏图形，通过蚀刻硅来生成凹进的源/漏图形，然后用选择性成长的硅锗外延层填充经过蚀刻的表面制造该源/漏扩展和源/漏图形。硅和硅锗材料之间的晶格失配产生压应力，该压应力沿结的侧面尺寸传递从而在PMOS沟道中产生压应变，从而增加空穴的迁移率，改善了器件的性能。
选择性的硅外延(Si-外延)沉积和硅锗外延沉积允许外延层在硅沟槽中生长而不在介电区生长。在半导体器件中可利用选择性外延，诸如在源/漏内、源/漏延伸、接触插头和双极器件的基极层沉积。此外，选择性外延允许在掺杂的同时完成掺杂剂激活，从而可以省略后退火工艺。可以通过硅蚀刻和选择性外延精确确定结深。改进的结深同样产生压应力。在器件制造过程中采用含硅材料的一个实施例为MOSFET器件的生产。
但是，在特征尺寸不断降低的超浅源/漏结应用中，传统的制造过程导致串联电阻增加并降低了PMOS器件中的压应力。此外，晶体管源/漏区域表面的硅化导致结点消耗，结点消耗进一步增加了串联电阻并且产生张应力，该张应力抵消了在晶体管中形成的所需的压应力。因此，传统的结合硅锗材料制造MOSFET的蚀刻和沉积工艺已经无法满足要求，并且产生不必要的掺杂剂扩散和应力松弛效应。
因此，对于一种用于选择性并外延沉积硅和具有较高掺杂浓度的硅化合物的工艺以及引入具有优良器件性能的半导体器件存在很大的需求。
发明内容
本发明用于在半导体器件中使用的沉积材料，在一个实施例中，提供了一种用于处理衬底的方法，该处理方法包括在衬底上形成具有第一导电率的栅极介质，在所述栅极介质上形成栅极，在所述衬底表面注入第一掺杂剂以在电极的两侧形成具有第二导电率的源/漏区域，其中，源/漏区域有垂直部分和水平部分，沿栅极两侧相对侧壁的侧面形成一对侧壁垫片，其中第一对侧壁垫片覆盖源/漏区域的第一垂直部分，注入第一掺杂剂以增加源/漏区域的第一水平部分，去除第一对侧壁垫片的一部分以暴露更大部分的源/漏区域垂直部分，蚀刻位于电极两侧源/漏区域的一对特征轮廓，其中该蚀刻步骤去除至少部分源/漏区域，在特征轮廓中选择性沉积硅锗材料以形成硅锗源/漏区域，并且在一对侧壁垫片上沉积侧壁材料以覆盖硅锗源/漏区域的第一垂直部分。
在另一个实施例中，提供了一种用于处理衬底的方法，包括在衬底上形成具有第一电导率的栅极介质，在所述栅极介质上形成栅极，沿栅极两侧的侧壁侧面形成一对侧壁垫片，在该电极的两侧蚀刻一对源/漏区域轮廓，在源/漏区域轮廓上选择性沉积硅锗材料，并且在沉积的硅锗材料内注入掺杂剂以生成具有第二电导率的源/漏区域。
附图说明
为了更好的理解上述的本发明的特征，以下结合附图对本发明进行更具体的说明，注意附图给出的仅仅是本发明的一些典型的实施例，所以它们不能作为对本发明的限制，本发明容许其他等效的实施方式。
图1A-G所示为一种硅锗集成方案的实施例；以及
图2A-E所示为硅锗集成方案的另一个实施例。
具体实施方式
本发明提供用于形成半导体器件的工艺，该工艺包括外延沉积含硅化合物的步骤。这里，含硅化合物包括硅、硅锗(SiGe)、碳化硅(SiC)、碳硅锗(SiGeC)、其掺杂变体以及所述物质组合的沉积层或者沉积膜。
可以在原子层外延(ALE)、化学汽相沉积(CVD)、原子层沉积(ALD)领域中公知的设备中实施本发明的工艺。这些设备使反应源与经过加热并生长有硅化合物薄膜的衬底接触。可以在约1毫托到约2300托的压力范围内执行本发明的工艺，优选范围为约0.1托到约200托之间。可用于沉积含硅薄膜的硬件包括Epi
Figure C20058000583200071
system、DSP IITM硅蚀刻机和Poly
Figure C20058000583200072
系统，这些设备均可以从位于加利福尼亚Santa Clara的Applied Material公司购买得到。在授予Applied Material公司美国专利公开20030079686中公开了一种适合的ALD设备，其标题为“Gas Delivery Apparatus and Methods for ALD(ALD的气体分配装置和方法)”，为了描述所述装置将该公开的内容在此因若作为参考。其他适合的设备包括现有技术中公知的分批、高温炉。
下述的工艺实施例用硅锗材料形成结构。在第一实施例中，提供了一种在硅材料的蚀刻的部分形成硅锗源/漏区域的方法。在第二实施例中，可以通过选择性沉积硅锗材料以形成源/漏区域轮廓从而形成诸如MOSFET结构的集成结构，并且，在沉积的硅锗材料中注入掺杂剂以形成掺杂的源/漏区域。
图1A-1E示出了一种形成如第二实施例所述的集成结构的一个工艺的多个步骤。
图1A示出了衬底100，该衬底包括一个半成品的p型金属氧化物半导体器件(PMOS)。该PMOS具有p型沟道，即在该沟道中空穴负责导电。衬底100包括多个场隔离区域110(场隔离结构110)，该场隔离区域用于隔离不同类型电导率的阱以及用于隔离相邻的晶体管，场隔离区域110优选地采用浅槽隔离(STI)区域，该浅槽隔离区域通过在衬底100上蚀刻出的一个槽然后用沉积的氧化物填充而形成，需要的话可以使用合适的诸如氮化物的隔离物代替氧化物。
衬底100包括具有第一电导率的n型区域120，该n型区域120形成于两个隔离区域110之间。合适的电导率范围为约1×1017atoms/cm3至1×1019atoms/cm3。该n型区域120可以由一个或者多个使用磷原子的注入工艺形成，作为可选的，也可以最后一次注入时，把砷原子注入到硅衬底100中。也可以通过其他的方法形成该n型区域120，该其他方法包括提供一个初始掺杂的衬底或者在原位置上沉积具有所需电导率的掺杂半导体材料。
在n型区域120的上表面形成栅极介质层130，栅极介质层130可以包括硅氧化物、氮化硅或者氧氮化硅层，该栅极介质层130的沉积厚度为约
Figure C20058000583200081
至
Figure C20058000583200082
之间。通过在栅极介质层130上沉积厚度介于约
Figure C20058000583200083
至约
Figure C20058000583200084
的多晶硅形成栅极140，然后用传统公知的照相平版印刷技术构图该多晶硅。可选地，该栅极140可以包括诸如金属的另一导电材料。
对位于栅极两侧的n型区域120的暴露衬底表面诸如p型掺杂离子，同时对栅极140的上表面注入p型掺杂离子。该掺杂离子可以是硼离子或其他适合的p型离子。这些离子在n型区域120内形成导电的p型掺杂区域170并在栅极140内形成导电的p型掺杂区域175。p型掺杂区域170为结构形成初始的源/漏区域，p型掺杂区域170具有不同于n型区域的p型电导率。
侧壁垫片150可以沿栅极140的两侧侧壁侧面形成，所形成的侧壁垫片厚度应该满足使栅极140与随后沉积的材料之间电绝缘的要求，例如介于约
Figure C20058000583200085
至约之间。该侧壁垫片150可以包括合适的绝缘材料，例如氮化硅、硅氧化物、氮氧化硅或者碳化硅，可以通过诸如化学汽相沉积的任何传统公知的工艺沉积这些绝缘材料，然后进行蚀刻以形成图1A所示的形状。
在栅极两侧的n型区域120的暴露的衬底面上以更高的注入能量注入诸如硼的其他或者第二的p型掺杂离子(同时注入到所述栅极140暴露的上表面中)。增加注入能量使得p型掺杂离子更深的注入到n型区域120中以产生第二p型掺杂导电区域160。侧壁垫片150形成防止离子注入到其下部的n型区域120的掩模。第二p型掺杂导电区域160和p型掺杂区域170可以生成一个具有不同电导率的源/漏材料。在该p型掺杂区域170和这里随后所述的区域160的内边缘之间限定沟道125，在该结构中进行离子迁移。
图1B示出了蚀刻侧壁垫片150以去掉至少部分侧壁垫片从而形成缩小的侧壁垫片155的过程。可选择地，可以去掉整个侧壁垫片150，例如在源/漏延伸区域170延伸到栅极介质130下方的实施例中。蚀刻侧壁垫片还会产生缩小的掺杂多晶硅栅部分178。可选地，在源/漏延伸区域170和p型掺杂区域175上沉积硬掩模(未示出)，以避免蚀刻侧壁垫片150时产生材料损失。硬掩模可以是用于硬掩模应用中的任意材料，包括，如氧化硅或者氮化硅，可以通过各种工艺沉积该硬掩模，该工艺包括例如等离子增强型化学汽相沉积(PECVD)和低压化学汽相沉积(LPCVD)。
然后蚀刻包括至少部分第二p型掺杂导电区域160和p型掺杂区域170的n型区域120以形成源/漏轮廓180，该源/漏轮廓180位于栅极140的两侧并和侧壁垫片155相邻，在蚀刻过程的一个实施例中，采用各向异性或者各向同性蚀刻区域120，如果采用各向异性蚀刻，则采用垂直蚀刻的方式蚀刻该区域，如果采用各向同性蚀刻，则采用水平或者横向蚀刻以及垂直蚀刻的方式来蚀刻该区域。过量的水平蚀刻会产生延伸到垫片155下方的凹进(未示出)。
各向异性蚀刻工艺可以形成图1C中所示的基本垂直的侧壁和底部轮廓。或者，该轮廓可以包括凹面形状或者其他的所需的结构。在形成图1C中所示的轮廓180后，可以保留部分第二p型掺杂导电区域160和p型掺杂区域170。轮廓180可以是任意必要的尺寸，例如约
Figure C20058000583200091
至约
Figure C20058000583200092
之间的深度和介于隔离区域110到侧壁垫片155外部的宽度。该蚀刻工艺还会去掉部分缩小的掺杂多晶硅栅部分178以形成残留的掺杂的多晶硅栅部分179。可以在诸如所述电极140和栅极部分178的结构的部分上沉积硬掩模(未示出)以避免在蚀刻过程中的产生材料损失。
然后如图1D所示，根据器件功能需要使用诸如硅锗材料或者碳化硅的含硅材料填充源/漏轮廓180。第二p型掺杂导电区域160的残留部分可以由沉积的材料吸收，在剩余的掺杂的多晶硅栅极部分179上也可以沉积硅锗材料以完全形成多晶硅栅层177。设计轮廓180成使其向栅极介质方向延伸，并且与图1A中所示的离子注入的方法相比，可以延伸的更远，从而在沟道125更近的地方形成应力诱导区域185。
通过一种无掺杂剂的过程沉积含硅材料，该含硅材料通常包括约1个原子百分数至约30原子百分数锗浓度的硅锗材料。可选的，沉积的硅锗材料可以进一步包括掺杂剂，诸如硼，或者其他的形成源/漏所需的材料。在2003年10月10日提交的美国专利申请序列号为10/683,937和于2004年5月14日提交的美国专利申请序列号为10/845,984的共同待审美国专利中公布了用于沉积硅锗材料和其他适合材料工艺的实施例，这里引入两个申请权利要求以及公开内容作为参考。硅锗材料之所以可以用于PMOS应用中，原因在于，硅锗材料与纯硅材料相比可以注入更多的硼，从而降低了结电阻率。此外，在衬底表面的硅锗/硅化物层接触面与硅/硅化物接触面相比有更低的肖特基势垒。
而且，与硅/硅接触面相比，因为硅锗的晶格常数大于硅的晶格常数，所以硅锗在硅的上面的外延的生长增加了薄膜内部压应力。压应力在侧面尺寸方向上传递以在PMOS沟道中产生压应变，从而增加空穴的迁移率。对NMOS应用，SiC可以用于凹进区域以在沟道内产生张应力，因为SiC的晶格常数小于硅的晶格常数，张应力传输到沟道内部，从而增加了电子的迁移率。
在轮廓180的硅上以及在栅极部分179上选择性沉积应力诱导区域185的含硅材料。足量沉积含硅材料以填充轮廓180使其到达栅极介质材料130的水平面，从而对于该应力诱导区域185形成源/漏区域。含硅材料会提供新的p型掺杂源/漏区域，与由第二p型掺杂导电区域160和p型掺杂区域170形成的源/漏区域的之前源/漏区域相比，该新的p型掺杂源/漏区域具有不同的p型电导率。
可选的，通过本领域传统公知的离子注入方法掺杂应力诱导区域185中沉积的含硅材料。以掺杂剂浓度在约1×1018atoms/cm3至约2.5×1021atoms/cm3范围内的足量掺杂剂(例如，B，As或者P)离子注入所述含硅材料，优选浓度为约2×1020atoms/cm3。
通常认为由硅锗材料构成的结构，不管该结构是经过掺杂的还是未经过掺杂的，均可提高沟道125的应力和应变，从而增加了离子的迁移率并且改进晶体管结构的机能。通常认为允许源/漏区域170填充大量的材料，并且在更接近沟道125的地方形成该源/漏区域，给沟道125提供了提高的应力和应变，从而改进结构性能。
图1E示出了沉积附加的侧壁垫片材料以形成增强的侧壁垫片190，从而进一步把栅极140和源/漏区域170隔离。可以通过与所述侧壁垫片150相同的材料和工艺沉积侧壁垫片的附加的材料。可选地，可以在上述的离子注入工艺之前沉积侧壁垫片190，侧壁垫片在这里描述的后续工艺中通常需要暴露大部分的含硅材料。
然后对该衬底进行附加处理，诸如退火、覆盖层，和/或在第一实施中进行了描述的硅化工艺。
图1F和1G示出了一种晶体管的替代实施例，在晶体管中过量沉积硅锗材料以在栅极介质材料130的水平面上方形成一个突出部或延伸部187，该突出部或延伸部187被称为一个“凸起”的源/漏区域。通常认为该凸起的源/漏延伸部187可以增加压应力和沟道应变，使空穴具有更好的迁移率，从而改进了设备的性能。凸起的源/漏延伸部187可以位于栅极介质材料130上方约20纳米到约60纳米之间。图1G示出沉积附加的侧壁垫片材料以形成增强的侧壁垫片190，从而进一步把栅极140和源/漏区域170隔离的情况。
图1G进一步示出诸如镍硅化物成型的硅化过程，其用于在应力诱导区域185的源/漏区域的沉积的含硅材料上形成低电阻硅化物197。硅化物成型工艺可以是本领域通常公知的技术，如钴氮化物和钛氮化物沉积并退火以形成钴氮化物。也可以采用其他的材料，如用于镍硅化物的镍和其他适于硅化物形成的金属形成这里的硅化物197。可以根据需要执行附加处理，诸如在离子注入以后执行的退火工艺或在栅极140(以及可选的硅化物)和区域185(和硅化物197)的源/漏区域上部执行覆盖层工艺(未示出)。
图2A至2E示出形成具有源/漏延伸区域的集成结构的工艺实施例步骤。图2A示出了包括半成品的p型金属氧化物半导体器件(PMOS)的衬底200。衬底200包括多个用于隔离不同电导率类型的阱和隔离相邻的晶体管的场隔离区域210。场隔离区域210优选为浅槽隔离区域(STI)，该浅槽隔离区域通过在衬底200上蚀刻出一个槽，然后用沉积氧化物填充该槽而形成，如果需要的话，可以使用除氧化物以外的绝缘材料，如氮化物。
衬底200包括位于隔离区域210之间具有第一电导率的n型区域220。适合的电导率介于约1×1017atoms/cm3至约1×1019atoms/cm3之间。n型区域220可以通过一个或者多个采用磷原子的注入工艺形成，可选的，最后对硅衬底200注入砷原子。也可以通过其他的方法形成n型区域220，包括提供一个初始掺杂的衬底，或者沉积在原位置掺杂的半导体材料，其中，该半导体材料具有所需的电导率。
在n型区域220的上表面上形成栅极介质层230。栅极介质层230可以包括诸如硅氧化物、氮化硅，或者氮氧化硅层，所述材料层的沉积成厚度介于约
Figure C20058000583200121
到约
Figure C20058000583200122
之间。在该栅极介质层230上形成栅极240，例如沉积厚度介于约
Figure C20058000583200123
至约
Figure C20058000583200124
之间的多晶硅，然后采用通常公知的照相平板印刷技术构图。可选地，该栅极240可以包括诸如金属的其他导电性材料。
可以沿栅极240的两侧侧壁侧面形成侧壁垫片205。所形成的侧壁垫片厚度为约至约
Figure C20058000583200126
之间，或者使栅极240和随后沉积的材料电隔离所必需的其它任意厚度。侧壁垫片可以包括适合的绝缘材料，诸如氮化硅、氧化硅、氮氧化硅或者碳化硅，通过诸如化学气象沉积的任意通常公知的技术沉积所述绝缘材料，对其进行蚀刻以形成图2A所示的形状。
然后对n型区域220进行蚀刻以形成位于所述栅极240两侧并与侧壁垫片250相邻的源/漏轮廓255。源/漏轮廓255进一步限定在该结构进行离子迁移沟道225。在蚀刻过程的一个实施例中，各项同性地对区域220进行蚀刻从而将该区域在垂直方向、水平方向或者横向蚀刻为区域220。如图2B所示，充分的水平蚀刻可以产生在栅极介质层230下方延伸的凹进257。蚀刻工艺可以包括如图2B所示的垂直侧壁和底部轮廓，并作可选地，可以包括一个凹面或者其他需要的结构。轮廓255可以是任意的所需尺寸，例如其具有介于约
Figure C20058000583200127
至约
Figure C20058000583200128
之间深度，并具从隔离结构210到栅极介质层230之间的宽度，并且根据需要可低于该宽度。
如图2C所示，然后根据器件功能的需要采用含硅材料260填充源/漏轮廓255，该含硅材料诸如硅锗材料或者碳化硅，可以通过一种无掺杂剂的工艺沉积含硅材料，该含硅材料通常包括锗浓度为约1个原子百分数至约30原子百分数之间的硅锗材料(SiGe)。在2003年10月10日提交的美国专利申请序列号为10/683,937和于2004年5月14日提交的美国专利申请序列号为10/845,984的共同待审美国专利中公布了用于沉积硅锗材料和其他适合材料工艺的实施例，这里引入两个申请权利要求以及公开内容作为参考。
在诸如轮廓255内的硅上选择性的沉积含硅材料260并在栅极240的蚀刻部分上选择性的沉积含硅材料260。沉积足量的含硅材料260以填充轮廓255，并且可选地，过量沉积以形成高于栅极介质层230水平面的突出部275，这里称为“突起的”源/漏区域。同时沉积含硅材料260以填充在栅极介质层以下延伸的凹进257以形成延伸部265。
可选地，通过本领域通常公知的离子注入工艺掺杂沉积的含硅材料260以形成源/漏区域270。含硅材料260可以用足量的掺杂剂(B，As或者P)以介于约1×1018atoms/cm3至约2.5×1021atoms/cm3之间的掺杂剂浓度进行离子注入，优选浓度为约2×1020atoms/cm3。
图2D示出了沉积第二组侧壁垫片280以进一步使栅极240和源/漏区域270隔离的情况。可以通过采用和用于沉积侧壁垫片250相同的方法和材料沉积第二组侧壁垫片。在图2D所示的实施例，在沉积侧壁垫片280之前已经蚀刻了该源/漏区域从而为栅极240提供充分隔离。本发明也可以考虑在不进行诸如蚀刻源/漏区域270的任何处理的情况下沉积所述侧壁垫片280。可选地，可以在上述的离子注入工艺之前沉积该侧壁垫片280。侧壁垫片通常在后续的工艺中暴露主要的含硅材料部分。
如果第一实施中所述，通常认为采用硅锗材料(或者用于NMOS的碳化合硅材料)，不管是经过掺杂的还是未经过掺杂的，均可以在沟道225处提供增加的应力和应变，以提高离子迁移率并改进晶体管结构功能性。一般认为使用未经掺杂的硅锗材料会使得形成窄扩展结的需求和产生应变的需求分离。因此，进一步认为未掺杂的硅锗材料允许更深的源/漏区域270。这个理解使得源/漏区域270的成型过程具有更大的灵活性，同时允许加深为沟道提供增强应力的区域。这种理解进一步允许在用于形成结的注入和退火的工艺中，硅锗区域不必考虑应力的松弛来优化应力。此外，一般认为使用突起的和/或延伸的源/漏区域可以进一步增加结构的压应力和压应变。
图2E示出了用于在源/漏区域270的沉积的含硅材料上形成低电阻的硅化物290的硅化工艺。硅化物290的形成过程可以是本领域通常公知的技术，诸如沉积钴和氮化钛并退火从而形成钴硅化物。其他的材料，如镍硅化物的镍，以及其他的适合于硅化成型的金属，都可以用于形成硅化物290。可以根据需要执行附加工艺，诸如在栅极240(和硅化物290)和源/漏区域270(和硅化物290)上进行的离子注入或覆盖层(未示出)之后的退火工艺。
上述主要对本发明的实施例进行了描述，在不脱离本发明基本保护范围的情况下可以设计本发明的其他以及另外的实施例，本发明的范围由下述的权利要求确定。

Claims (18)

1.一种用于处理衬底的方法，包括：
在具有第一电导率的衬底上形成栅极介质；
在所述栅极介质上形成栅极；
在衬底中注入第一掺杂剂以在所述栅极的两侧形成具有第二电导率的第一源/漏区域；
沿所述栅极两侧相对的侧壁侧面形成一对侧壁垫片，其中所述一对侧壁垫片覆盖所述第一源/漏区域的第一部分，并暴露所述第一源/漏区域的第二部分；
注入第一掺杂剂以增加所述第一源/漏区域的第二部分的深度；
去除所述一对侧壁垫片的一部分以暴露所述第一源/漏区域的第一部分的某些部分；
蚀刻位于所述栅极两侧所述第一源/漏区域内的一对特征轮廓，所述蚀刻过程去除了至少部分暴露的所述第一源/漏区域；
在所述特征轮廓中选择性沉积硅锗材料以形成第二源/漏区域；以及
在所述的一对侧壁垫片上沉积侧壁材料以覆盖所述第二源/漏区域的第一部分，并暴露所述第二源/漏区域的第二部分。
2.根据权利要求1所述的方法，其特征在于，进一步包括在所述第二源/漏区域中注入第二掺杂剂以形成具有第三电导率的第三源/漏区域。
3.根据权利要求1所述的方法，其特征在于，所述第一掺杂剂和所述第二掺杂剂独立地选自硼、砷、磷及其组合。
4.根据权利要求2所述的方法，其特征在于，所述第一电导率包括n型电导率，所述第二电导率和所述第三电导率包括p型电导率。
5.根据权利要求2所述的方法，其特征在于，所述第一电导率包括p型电导率，所述第二电导率和所述第三电导率包括n型电导率。
6.根据权利要求1所述的方法，其特征在于，进一步包括在金属硅化处理期间由第二源/漏区域的所述第二部分形成金属硅化物。
7.根据权利要求6所述的方法，其特征在于，所述金属硅化物包括镍硅化物。
8.根据权利要求1所述的方法，其特征在于，进一步包括在每次掺杂剂注入后对所述衬底进行退火。
9.根据权利要求1所述的方法，其特征在于，还包括沉积所述硅锗材料以形成突出部，所述突出部延伸超过栅极介质的上表面。
10.一种用于处理衬底的方法，包括：
在具有第一电导率的衬底上形成栅极介质；
在所述栅极介质上形成栅极；
在衬底中注入第一掺杂剂以在所述栅极的两侧形成具有第二电导率的第一源/漏区域；
沿所述栅极两侧相对的侧壁侧面形成一对侧壁垫片，其中所述一对侧壁垫片覆盖所述第一源/漏区域的第一部分，并暴露所述第一源/漏区域的第二部分；
注入所述第一掺杂剂以增加所述第一源/漏区域的第二部分的深度；
去除所述一对侧壁垫片的一部分以暴露所述第一源/漏区域的第一部分的某些部分；
蚀刻位于所述栅极的两侧所述第一源/漏区域内的包括凹面形状的一对特征轮廓，其中所述蚀刻过程去除了至少部分暴露的所述第一源/漏区域；
在所述特征轮廓中选择性沉积硅锗材料以形成第二源/漏区域；以及
在所述的一对侧壁垫片上沉积侧壁材料以覆盖所述第二源/漏区域的第一部分，并暴露所述第二源/漏区域的第二部分。
11.根据权利要求10所述的方法，还包括在所述第二源/漏区域中注入第二掺杂剂以形成具有与所述第二电导率不同的第三电导率的源/漏区域，其中所述第二电导率和所述第三电导率都是相同类型。
12.根据权利要求10所述的方法，其中，所述第一掺杂剂和所述第二掺杂剂选自硼、砷、磷及其组合。
13.根据权利要求11所述的方法，其中，所述第一电导率包括n型电导率而所述第二电导率和所述第三电导率包括p型电导率。
14.根据权利要求11所述的方法，其中，所述第一电导率包括p型电导率而所述第二电导率和所述第三电导率包括n型电导率。
15.根据权利要求10所述的方法，还包括在金属硅化处理期间由所述第二源/漏区域的所述第二部分形成金属硅化物。
16.根据权利要求15所述的方法，其中，所述金属硅化物包括镍硅化物。
17.根据权利要求10所述的方法，还包括在每次掺杂剂注入后对所述衬底进行退火。
18.根据权利要求10所述的方法，还包括沉积所述硅锗材料以形成突出部，所述突出部延伸超过所述栅极介质的上表面。
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