CN102403228A - 具有锗硅外延层的pmos晶体管的制备方法 - Google Patents

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胡亚兰
何有丰
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Abstract

本发明公开了一种具有锗硅外延层的PMOS晶体管的制备方法，该方法采用虚拟侧壁作为硅衬底刻蚀的掩膜，并且在刻蚀完成后，所述虚拟侧壁并未去除，继续作为源漏区扩展掺杂的掩膜，从而不需形成偏移侧壁，因而不会消耗掉锗硅膜，从而有利于保持源漏区域锗硅层与硅衬底之间的压应力，并进一步提高空穴迁移率，并且简化了工艺流程。

Description

具有锗硅外延层的PMOS晶体管的制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种具有锗硅外延层的PMOS晶体管的制备方法。
背景技术
在未来的一段时间内，硅基互补型金属氧化物半导体(CMOS)场效应晶体管技术仍将是集成电路制造的主流技术。当前研究集成电路基础技术的目标在于获得更高的单元集成度、更高的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。
提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。
对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。
关于形成嵌入式锗硅外延层以提高PMOS空穴迁移率，论文“A study onAggressive Proximity of Embedded SiGe with Compressive SDE Engineering for32nm node high performance PMOS technology”，H.Okamoto，et al.，Solid-StateElectronics，Vol.53，No.7，July 2009，pp.712-716，提出了一种典型的形成嵌入式锗硅外延层提高PMOS空穴迁移率的方法，请参考图1，图1为现有的形成嵌入式锗硅外延层提高PMOS空穴迁移率的方法流程图，如图1所示，并配合参照图2A至图2I，该方法包括如下步骤：
S100、提供硅衬底101；
S101、在所述硅衬底101上形成N阱102及浅沟槽隔离结构(STI)103；
S102、在所述N阱102上形成多晶硅栅极导电结构104；具体的，是在硅衬底101上形成场氧化层及多晶硅层，对所述场氧化层及多晶硅层进行光刻及刻蚀后，形成多晶硅栅极导电结构104；完成上述步骤后的器件结构如图2A所示；
S103、在所述多晶硅栅极导电结构104的顶部及侧面上形成虚拟侧壁(Dummy Spacer)105，如图2B所示；
S104、以所述虚拟侧壁105为掩膜，对所述硅衬底101进行刻蚀，以形成凹陷区域，如图2C所示，对所述硅衬底101进行刻蚀后，所述硅衬底101上形成源区凹陷106及漏区凹陷107，其中在该步骤中，所述虚拟侧壁105保护所述多晶硅栅极导电结构104不被刻蚀，同时也防止刻蚀到沟道区域；
S105、在所述凹陷区域外延生长锗硅；如图2D所示，经过这一步骤后，在所述源区凹陷106及漏区凹陷107中形成源区锗硅层109及漏区锗硅层110；
S106、去除所述虚拟侧壁105；如图2E所示，经过这一步骤后，所述虚拟侧壁105被去除，从而使得所述多晶硅栅极导电结构104裸露；
S107、在所述多晶硅栅极导电结构104的侧面形成偏移栅极侧壁(OffsetSpacer)111；如图2F所示，所述偏移侧壁111形成于所述多晶硅栅极导电结构104的侧面；
S108、以所述偏移侧壁111为掩膜，进行源漏区扩展(SDE，Source DrainExtension)掺杂，调节沟道长度；具体的，如图2G所示，对所述源区锗硅层109与漏区锗硅层110进行轻掺杂离子注入，使得所述源区锗硅层109与漏区锗硅层110向沟道方向扩展，从而调节沟道的长度，调整器件的性能，其中，所述轻掺杂离子注入采用的是轻掺杂硼离子(B-)；
S109、在所述偏移侧壁111的外围形成栅极侧墙112；如图2H所示，所述栅极侧墙112形成于所述多晶硅栅极导电结构104的侧面，并位于所述偏移侧壁111的外围；
S110、以所述栅极侧墙112为掩膜，进行源漏区重掺杂离子注入，形成源区113与漏区114；如图2I所示，经过重掺杂离子注入后，在所述源区锗硅层109中形成源区113，在所述漏区锗硅层110中形成漏区114，且所述源区113与所述漏区114位于所述硅衬底101中，所述源区锗硅层109及漏区锗硅层110与所述硅衬底101之间产生压应力，从而可调整所述源区113与漏区114的空穴迁移率，其中，所述重掺杂离子注入为重掺杂硼离子(B+)注入；
S111、进行高峰快速热退火(Spike RTA)处理；该步骤可修复离子注入导致的晶格损伤；
S112、在所述多晶硅栅极导电结构、源区及漏区上制备金属硅化物(Salicide)；
S113、在所述栅极侧墙上沉积应力薄膜，对所述多晶硅栅极导电结构进行应力应变(Stress Liner)；其中所述应力薄膜可对多晶硅栅极导电结构产生压应力，从而可调整沟道空穴的迁移率；以及
S114、金属化处理。
现有的形成嵌入式锗硅外延层提高PMOS空穴迁移率的方法通过在源区与漏区嵌入锗硅，可大大提高源区与漏区的空穴迁移率，并且通过在栅极侧墙上沉积应力薄膜，进一步提高沟道的空穴迁移率。然而该方法存在以下不足之处：
(1)在形成偏移侧壁时，通常是在整个硅衬底上沉积偏移侧壁材料，再经过等离子体刻蚀去除源区与漏区上的偏移侧壁材料，形成偏移侧壁，在该过程中，会消耗掉源区锗硅层及漏区锗硅层中的锗硅，通常会消耗掉30～50埃的锗硅膜，从而造成源区锗硅层及漏区锗硅层与所述硅衬底之间产生的压应力减小，影响空穴迁移率的提高；
(2)该方法需形成虚拟侧壁以及偏移侧壁，导致工艺复杂。
因此，有必要对现有的形成嵌入式锗硅外延层以提高PMOS空穴迁移率的方法进行改进。
发明内容
本发明的目的在于提供一种具有锗硅外延层的PMOS晶体管的制备方法，增加源区锗硅层及漏区锗硅层与硅衬底之间产生的压应力，以提高空穴迁移率，并降低工艺流程的复杂度。
为解决上述问题，本发明提出一种具有锗硅外延层的PMOS晶体管的制备方法，该方法包括如下步骤：
S200、提供硅衬底；
S201、在所述硅衬底上形成N阱及浅沟槽隔离结构；
S202、在所述N阱上形成多晶硅栅极导电结构；
S203、在所述多晶硅栅极导电结构的顶部及侧面上形成虚拟侧壁；
S204、以所述虚拟侧壁为掩膜，对所述硅衬底进行凹陷刻蚀；
S205、在所述凹陷刻蚀的区域外延生长锗硅；
S206、以所述虚拟侧壁为掩膜，进行源漏区扩展掺杂，调节沟道长度；
S207、去除所述虚拟侧壁；
S208、在所述多晶硅栅极导电结构的侧面形成栅极侧墙；
S209、以所述栅极侧墙为掩膜，进行源漏区重掺杂离子注入，形成源区与漏区；
S210、进行高峰快速热退火处理；
S211、在所述多晶硅栅极导电结构、源区及漏区上制备金属硅化物；
S212、在所述栅极侧墙上沉积应力薄膜，对所述多晶硅栅极导电结构进行应力应变；以及
S213、金属化处理。
可选的，所述虚拟侧壁在所述多晶硅栅极导电结构的侧面的宽度为7～15nm。
可选的，所述虚拟侧壁为氮化硅或氧化硅介电薄膜。
可选的，所述栅极侧墙为氮化硅或氧化硅介电薄膜。
可选的，所述应力薄膜为压应力的氮化硅介电薄膜。
本发明由于采用以上技术方案，使之与现有技术相比，具有以下的优点和积极效果：
(1)本发明提供的方法采用虚拟侧壁作为硅衬底刻蚀的掩膜，并且在刻蚀完成后，所述虚拟侧壁并未去除，继续作为源漏区扩展掺杂的掩膜，从而不需形成中间偏移侧壁，因而不会消耗掉锗硅膜，从而有利于提高源区锗硅层及漏区锗硅层与硅衬底之间的压应力，并进一步提高空穴迁移率；
(2)由于本发明提供的方法不需形成中间偏移侧壁，因而简化了工艺步骤，节省了成本。
附图说明
图1为现有的形成嵌入式锗硅外延层提高PMOS空穴迁移率的方法流程图；
图2A至图2I为现有的形成嵌入式锗硅外延层提高PMOS空穴迁移率的器件剖面结构示意图；
图3为本发明实施例提供的具有锗硅外延层的PMOS晶体管的制备方法流程图；
图4A至图4H为本发明实施例提供的具有锗硅外延层的PMOS晶体管的制备方法各步骤对应的器件剖面结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的具有锗硅外延层的PMOS晶体管的制备方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种具有锗硅外延层的PMOS晶体管的制备方法，该方法采用虚拟侧壁作为硅衬底刻蚀的掩膜，并且在刻蚀完成后，所述虚拟侧壁并未去除，继续作为源漏区扩展掺杂的掩膜，从而不需形成偏移侧壁，因而不会消耗掉锗硅膜，从而有利于保持源区锗硅层及漏区锗硅层与硅衬底之间的压应力，并进一步提高空穴迁移率，并且简化了工艺流程。
请参考图3，图3为本发明实施例提供的具有锗硅外延层的PMOS晶体管的制备方法流程图，如图3所示，并配合参照图4A至图4I，该方法包括如下步骤：
S200、提供硅衬底201；
S201、在所述硅衬底201上形成N阱202及浅沟槽隔离结构(STI)203；
S202、在所述N阱202上形成多晶硅栅极导电结构204；具体的，是在硅衬底201上形成场氧化层及多晶硅层，对所述场氧化层及多晶硅层进行光刻及刻蚀后，形成多晶硅栅极导电结构204；完成上述步骤后的器件结构如图4A所示；
S203、在所述多晶硅栅极导电结构的顶部及侧面上形成虚拟侧壁(DummySpacer)205，如图4B所示；
S204、以所述虚拟侧壁205为掩膜，对所述硅衬底201进行刻蚀，以形成凹陷区域，如图4C所示，对所述硅衬底201进行刻蚀后，所述硅衬底201上形成源区凹陷206及漏区凹陷207，其中在该步骤中，所述虚拟侧壁205保护所述多晶硅栅极导电结构204不被刻蚀，同时也防止刻蚀到沟道区域；
S205、在所述凹陷区域外延生长锗硅；如图4D所示，经过这一步骤后，在所述源区凹陷206及漏区凹陷207中形成源区锗硅层209及漏区锗硅层210；
S206、以所述虚拟侧壁205为掩膜，进行源漏区扩展(SDE，Source DrainExtension)掺杂，调节沟道长度；具体的，如图4E所示，对所述源区锗硅层209与漏区锗硅层210进行轻掺杂离子注入，使得所述源区锗硅层209与漏区锗硅层210向沟道方向扩展，从而调节沟道的长度，调整器件的性能，其中，所述轻掺杂离子注入采用的离子是轻掺杂硼离子(B-)；
S207、去除所述虚拟侧壁205；如图4F所示，经过这一步骤后，所述栅极侧壁205被去除，从而使得所述多晶硅栅极导电结构204裸露；
S208、在所述多晶硅栅极导电结构204的侧面形成栅极侧墙212，如图4G所示，所述栅极侧墙212形成于所述多晶硅栅极导电结构204的侧面；
S209、以所述栅极侧墙212为掩膜，进行源漏区重掺杂离子注入，形成源区与漏区；如图4H所示，经过重掺杂离子注入后，在所述源区锗硅层209中形成源区213，在所述漏区锗硅层210中形成漏区214，且所述源区213与所述漏区214位于所述硅衬底201中，所述源区锗硅层209及漏区锗硅层210与所述硅衬底201之间产生压应力，从而可调整所述源区213与漏区214的空穴迁移率，其中，所述重掺杂离子注入为重掺杂硼离子(B+)注入；
S210、进行高峰快速热退火(Spike RTA)处理；该步骤可修复离子注入导致的晶格损伤；
S211、在所述多晶硅栅极导电结构、源区及漏区上制备金属硅化物(Salicide)；
S212、在所述栅极侧墙上沉积应力薄膜，对所述多晶硅栅极导电结构进行应力应变(Stress Liner)；其中所述应力薄膜可对多晶硅栅极导电结构产生压应力，从而可调整沟道空穴的迁移率；以及
S213、金属化处理。
进一步地，所述虚拟侧壁205在所述多晶硅栅极导电结构204的侧面的宽度为7～15nm，从而可确保在对所述硅衬底201进行刻蚀时，刻蚀的深度达到要求后，所述多晶硅栅极导电结构204上还覆盖有虚拟侧壁205，从而保证所述多晶硅栅极导电结构204不被刻蚀。
进一步地，所述虚拟侧壁205为氮化硅或氧化硅介电薄膜。
进一步地，所述栅极侧墙212为氮化硅或氧化硅介电薄膜。
进一步地，所述应力薄膜为压应力氮化硅介电薄膜，从而对所述多晶硅栅极导电结构204产生压应力，调整沟道空穴的迁移率。
综上所述，本发明提供了一种具有锗硅外延层的PMOS晶体管的制备方法，该方法采用虚拟侧壁作为硅衬底刻蚀的掩膜，并且在刻蚀完成后，所述虚拟侧壁并未去除，继续作为源漏区扩展掺杂的掩膜，从而不需形成中间偏移侧壁，因而不会消耗掉锗硅膜，从而有利于保持源区锗硅层及漏区锗硅层与硅衬底之间的压应力，并进一步提高空穴迁移率，并且简化了工艺。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (5)

1.一种具有锗硅外延层的PMOS晶体管的制备方法，其特征在于，该方法包括如下步骤：
提供硅衬底；
在所述硅衬底上形成N阱及浅沟槽隔离结构；
在所述N阱上形成多晶硅栅极导电结构；
在所述多晶硅栅极导电结构的顶部及侧面上形成虚拟侧壁；
以所述虚拟侧壁为掩膜，对所述硅衬底进行刻蚀，以形成凹陷区域；
在所述凹陷区域外延生长锗硅；
以所述虚拟侧壁为掩膜，进行源漏区扩展掺杂，调节沟道长度；
去除所述虚拟侧壁；
在所述多晶硅栅极导电结构的侧面形成栅极侧墙；
以所述栅极侧墙为掩膜，进行源漏区重掺杂离子注入，形成源区与漏区；
进行高峰快速热退火处理；
在所述多晶硅栅极导电结构、源区及漏区上制备金属硅化物；
在所述栅极侧墙上沉积应力薄膜，对所述多晶硅栅极导电结构进行应力应变；以及
金属化处理。
2.如权利要求1所述的具有锗硅外延层的PMOS晶体管的制备方法，其特征在于，所述虚拟侧壁在所述多晶硅栅极导电结构的侧面的宽度为7～15nm。
3.如权利要求1所述的具有锗硅外延层的PMOS晶体管的制备方法，其特征在于，所述虚拟侧壁为氮化硅或氧化硅介电薄膜。
4.如权利要求1所述的具有锗硅外延层的PMOS晶体管的制备方法，其特征在于，所述栅极侧墙为氮化硅或氧化硅介电薄膜。
5.如权利要求1所述的具有锗硅外延层的PMOS晶体管的制备方法，其特征在于，所述应力薄膜为压应力的氮化硅介电薄膜。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681333A (zh) * 2012-09-12 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
WO2024016410A1 (zh) * 2022-07-18 2024-01-25 长鑫存储技术有限公司 半导体结构及制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022785A (en) * 1998-06-15 2000-02-08 United Microelectronics Corp. Method of fabricating a metal-oxide-semiconductor transistor
CN101032009A (zh) * 2004-06-24 2007-09-05 应用材料股份有限公司 用于形成晶体管的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022785A (en) * 1998-06-15 2000-02-08 United Microelectronics Corp. Method of fabricating a metal-oxide-semiconductor transistor
CN101032009A (zh) * 2004-06-24 2007-09-05 应用材料股份有限公司 用于形成晶体管的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681333A (zh) * 2012-09-12 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103681333B (zh) * 2012-09-12 2016-08-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
WO2024016410A1 (zh) * 2022-07-18 2024-01-25 长鑫存储技术有限公司 半导体结构及制备方法

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