TWI694500B - 形成西格瑪形狀源極/汲極晶格的方法、器件及系統 - Google Patents

形成西格瑪形狀源極/汲極晶格的方法、器件及系統 Download PDF

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Abstract

本發明揭示形成西格瑪形狀(sigma shaped)源極/汲極晶格的方法、器件及系統中的至少一種。鰭片形成在半導體基板上。閘極區域形成在該鰭片的上方。在鄰接該鰭片的底部的源極區域以及汲極區域中，第一凹槽空腔形成於該源極區域中，以及第二凹槽空腔形成於該汲極區域中。該第一凹槽空腔以及第二凹槽空腔包括相對於垂直軸形成角度的側壁。該第一以及第二凹槽空腔的部分於該鰭片的下方延伸。於該第一凹槽空腔中，形成第一稀土氧化物層，以及於該第二凹槽空腔中，形成第二稀土氧化物層。

Description

形成西格瑪形狀源極/汲極晶格的方法、器件及系統
一般而言，本發明關於複雜半導體裝置(device)的製造，更具體而言，關於形成西格瑪(sigma)形狀晶格於源極/汲極區域。
先進積體電路(如CPU、儲存裝置、ASIC(專用積體電路)等)的製造，需要根據指定的電路佈局在給定晶片區域中形成大量的電路元件。其中，所謂的氧化金屬物場效電晶體(MOSFET或FET)代表了基本決定了積體電路的形成的一種重要的電路元件。FET是一種通常包括一個源極區域、一個汲極區域、位於該源極區域以及該汲極區域之間的一個通道區域，以及位於該通道區域上方的閘極電極的裝置。
與具有平面結構的平面型FET相比，有所謂的3D裝置，例如說明性的finFET裝置，該finFET裝置為一種為三維結構。更具體而言，在finFET中，形成一個通常垂直放置的鰭狀主動(active)區域，且有閘極電極包圍 該鰭狀主動區域的兩側和該上表面以形成一個三角結構，以便使用具有三維結構而非平面結構的通道。在某些情況下，有一個絕緣帽層，例如氮化矽，位於該鰭片的頂部，且該finFET裝置僅具有一雙閘結構。
為了提高FET的工作速度，並在積體電路裝置上增加FET的密度，裝置設計者多年來已大大將減小FET的物理尺寸。更具體而言，FET的該通道長度已顯著減小，此導致了FET的切換速度的提高。然而，FET的通道長度的減小也減小了源極區域以及汲極區域之間的距離。在某些情況下，該源極和該汲極之間的分隔距離的減少使得其難以有效地抑制該通道的電勢(electrical potential)受到該汲極的電勢的不利影響。這有時被稱為短通道效應，其中，作為主動開關的該FET的特性被退化。
在現代的finFET裝置中，電流洩露的問題可能會發生在源極/汲極區域之間。第1圖示出了現有技術的finFET裝置的圖案化橫截面圖。
裝置100包括基板層105(例如，矽基板、矽鍺基板等)。使用各種技術中的一種，鰭片130形成於該基板層105上。各鰭片130可以是鰭片結構的一部分，該鰭片結構可包括鰭片130以及可沉積在鰭片130上的多個材料層。
閘極形成140可形成在該鰭片130的上方。該閘極形成包括閘極多晶矽層142，以及閘極帽層150形成在該閘極多晶矽層142的上方。該閘極形成140進一步 包括閘極間隔物160。
位於該閘極形成140的下方鄰近該鰭片130的是源極區域132以及汲極區域136。源極EPI(epitaxial；磊晶)特徵134可形成在該源極區域132中，以及汲極EPI特徵138可形成在該汲極區域136中。
在大多數情況下，所謂的“穿通(punch-through)”效應可能發生在鰭片130的底部。該穿通效應指的是源極區域132以及汲極區域136之間的電流，如箭頭175所描繪。源極區域132以及汲極區域136之間的隔離問題會導致各種漏電流的問題。
在典型的情況下，鰭片130的底部可以比鰭片130的頂部更寬。這種較厚的鰭片可導致電流洩露路徑在裝置100的關斷(OFF)狀態下發展。此外，基板電流洩露路徑可如箭頭180所示發展。此路徑可能導致源極/汲極區域以及基板之間的電流洩漏。圍繞源極區域132以及汲極區域136的電流洩漏問題可能導致導通(ON)狀態下的源極/汲極(S/D)交點洩漏，導致裝置100的性能劣化。這些電流洩漏問題可能導致包括閘極控制等各種問題。
本發明可解決和/或至少減少上述問題中的一個或多個問題。
下面是本發明的簡化摘要，以便對本發明的一些方面提供基本的理解。本摘要不是對本發明的詳盡概述。該摘要並不標識本發明的關鍵或關鍵元件，或劃定 本發明的範圍。其唯一目的是以簡化形式提出一些概念，作為後續討論的更詳細描述的序言。
一般而言，本發明關於形成一種西格瑪形狀源極/汲極晶格的各種方法、器件(apparatus)及系統。鰭片形成在半導體基板上。閘極區域形成在該鰭片的上方。在鄰接該鰭片的底部的源極區域以及汲極區域中，第一凹槽空腔形成於該源極區域中，且第二凹槽空腔形成於該汲極區域中。該第一凹槽空腔以及第二凹槽空腔包括相對於垂直軸形成角度的側壁。該第一凹槽空腔以及第二凹槽空腔的部分於該鰭片的下方延伸。於該第一凹槽空腔中形成第一稀土氧化物層，而於該第二凹槽空腔中形成第二稀土氧化物層。
100‧‧‧裝置
105‧‧‧基板層
130‧‧‧鰭片
132‧‧‧源極區域
134‧‧‧源極EPI(磊晶)特徵
136‧‧‧汲極區域
138‧‧‧汲極EPI(磊晶)特徵
140‧‧‧閘極形成
142‧‧‧閘極多晶矽層
150‧‧‧閘極帽層
160‧‧‧閘極間隔件
175、180‧‧‧箭頭
200‧‧‧裝置或積體電路裝置
205‧‧‧基板
230‧‧‧鰭片
232、234‧‧‧凹槽或區域
240‧‧‧EG氧化物
250‧‧‧閘極區域
255‧‧‧閘極多晶矽區域
260‧‧‧低k介電間隔件
270‧‧‧氮化物硬遮罩(HM)層
332‧‧‧源極區域空隙
334‧‧‧汲極區域空隙
410‧‧‧間隔件
610a、610b‧‧‧凹槽區域
612a、612b‧‧‧側壁
620‧‧‧切割線
710‧‧‧淺溝槽隔離(STI)區域
715‧‧‧西格瑪(形狀)區域
810a、810b‧‧‧REO氧化物特徵或REO(稀土氧化物)層
1010a、1010b‧‧‧EPI(磊晶)特徵
1050‧‧‧I穿通
1060‧‧‧I基板
1070‧‧‧切割線
1110‧‧‧圓圈
1120‧‧‧中心鰭片區域
1210‧‧‧步驟
1220‧‧‧步驟
1230‧‧‧步驟
1240‧‧‧步驟
1250‧‧‧步驟
1260‧‧‧步驟
1270‧‧‧步驟
1280‧‧‧步驟
1290‧‧‧步驟
1300‧‧‧系統
1310‧‧‧半導體(裝置)處理系統
1315‧‧‧積體電路或裝置
1320‧‧‧處理控制器
1340‧‧‧積體電路設計單元
1350‧‧‧傳送機構
本發明可參考下述結合附圖的描述來理解，其中，類似的參考數位識別碼類似的元件，且其中：第1圖示出了現有技術的finFET裝置的圖案化橫截面圖；第2圖為根據本文的各種實施例所示的關於鰭片以及閘極區域處理的finFET裝置的橫截面圖的圖案化顯示圖；第3圖為根據本文的各種實施例所示的關於finFET裝置的橫截面圖的圖案化顯示圖，該顯示圖中刪除了S/D區域的一部分；第4圖為根據本文的各種實施例所示的關 於的finFET裝置的橫截面圖的圖案化顯示圖，表示間隔件蒸鍍製程；第5圖為本文的各種實施例所示的關於finFET裝置的橫截面圖的圖案化顯示圖，表示間隔件蝕刻製程；第6圖為根據本文的各種實施例所示的關於finFET裝置的橫截面圖的圖案化顯示圖，表示西格瑪形狀凹槽；第7圖為根據本文的各種實施例所示的垂直於第6圖的橫截面圖的橫截面圖的圖案化顯示圖；第8圖為根據文本的各種實施例所示的關於橫截面圖的圖案化顯示圖，表示REO氧化物蒸鍍製程；第9圖為根據本文的各種實施例所示的關於橫截面圖的圖案化顯示圖，表示犧牲間隔件刪除製程；第10圖為根據本文的各種實施例所示的關於橫截面圖的圖案化顯示圖，表示EPI特徵間隔件刪除製程；第11圖為根據本文的各種實施例所示的垂直於第10圖的橫截面圖的橫截面圖的圖案化顯示圖；第12圖為根據本文的各種實施例所示的形成包括位於EPI特徵下方的REO層以減少漏電流的裝置的方法的圖案化顯示圖；以及第13圖為根據本文的各種實施例所示的製造包括積體電路的半導體裝置的系統的圖案化顯示圖。
雖然本文所揭示的主題容易受到各種修改和替代形式的影響，但在圖式中例舉性說明了具體的實施例，並在本文中進行了詳細描述。然而，應該瞭解的是，本文中的具體實施例的描述並非旨在將本發明限制於所揭示的特定形式，相反地，其主旨在涵蓋由附加申請專利範圍所定義的本發明的精神和範圍內的所有修改、等價物和替代物。
下面描述本發明的各種說明性實施例。為了清楚起見，在本說明書中沒有描述實際實現的所有特徵。當然，應該認識到，在開發任何這樣的實際實施例時，必須執行許多具體的執行決定，以實現開發者的特定目標，例如，遵從系統相關和與業務相關的約束，其視依各種實施例而有所不同。此外，應瞭解的是，這樣的開發努力可能是複雜並耗時的，但對於收益於本發明的本領域技術人員來說，這將是一個例行公事。
茲將參考附圖說明本主題。為了解釋的目的，在附圖中示意性地描繪了各種結構、系統和裝置，以便不以本領域技術人員所熟知的細節遮蔽本發明。然而，附圖包括用於描述和解釋本發明的說明性示例。本文所使用的詞語和詞組應當理解並解釋為具有符合相關技術人員對這些詞語和詞組的意義。沒有一個術語或詞組的特殊定義，即與本領域技術人員所理解的普遍意義不同的一個定義，旨在通過本文中的術語或詞組的一致使用來暗示。就 術語或詞組旨在具有特殊含義而言，即與本領域技術人員所理解的含義不同的含義而言，這樣的特殊定義將在說明書中以定義方式予以明確闡述，其直接切明確地提供該術語或詞組的特殊定義。
本文的實施例提供了一種源極/汲極(S/D)配置，該裝置可以在一個finFET裝置處於關斷(off)狀態下，於該finFET中的鰭片的底部降低穿通電流洩露效應。本文的其他實施例還提供在finFET裝置在導通(on)狀態下增加閘極控制以及減少S/D交點漏電。
本文的實施例提供位於鰭片下方鄰近源極和/或汲極區域的一個示例性西格瑪形狀晶格。在一些實施例中，該西格瑪形狀晶格可使用一種稀土氧化物材料而形成。本文實施例的西格瑪形狀晶格可提供改進的源極/汲極隔離，從而減小鄰接S/D區域的鰭片底部的電流，或基本忽視S/D區域之間的電流洩露。本文實施例的該西格瑪形狀晶格還可提供與基板的改進的S/D隔離，從而提供減少或實質上可忽略的S/D區域與基板之間的交點漏電。
參考第2圖，該第2圖以圖案顯示根據本文的實施例所示的關於鰭片以及閘極區域處理的finFET裝置的橫截面圖。使用本領域技術人員已知的各種技術，積體電路裝置200包括形成於基板205上的鰭片230。在一實施例中，鰭片230為一種PFET鰭片，而在其他實施例中，鰭片230為一種NFET鰭片。
第2圖還顯示了在凹槽234之前的汲極區域 以及在凹槽232之前的源極區域。這些區域232,234在處理期間的後續製程中被移除，並且可以在形成稀土氧化物西格瑪形狀層之後由一磊晶生長代替，如下所述。
閘極區域250可圍繞鰭片230而形成。該閘極區域可以包括EG氧化物層240，該EG氧化物層240可圍繞鰭片230而形成。閘極多晶矽區域255形成於該EG氧化物層240的上方。氮化物硬遮罩(hard mask；HM)層270(例如SiN2)可形成在閘極多晶矽區域255的上方。此外，低k(低介電係數，以下簡稱為低k)介電間隔件260可形成在閘極區域250的附近。
茲參考第3圖，該第3圖以圖案顯示根據本文的實施例關於移除S/D區域的一部分的finFET裝置的橫截面圖。在凹槽232,234之前該源極區域以及汲極區域的至少一部分被移除以形成EPI特徵。在一實施例中，可以執行乾蝕刻製程來蝕刻移除矽材料以形成源極區域空隙332以及汲極區域空隙334。EPI形成可後續形成在這些空隙區域332,334中。
參考第4圖，該第4圖以圖案顯示根據本文的實施例所示的關於間隔件沉積製程的finFET裝置的橫截面圖。在形成源極空隙區域332以及汲極空隙區域334時，可以執行間隔件沉積製程以形成間隔件410。在一實施例中，間隔件410可包括氧化物材料，例如SiO2。
參考第5圖，該第5圖以圖案顯示根據本文的實施例所示的關於間隔件蝕刻製程的finFET裝置的 橫截面圖。在沉積比較薄的間隔材料之後，形成間隔件410，可以執行選擇性蝕刻製程。在一實施例中，執行選擇性氧化物蝕刻製程。執行該蝕刻製程以選擇性移除間隔件410的水平部分，使得僅閘極區域250的側部以及源極空隙區域332和汲極空隙區域334保持不變，如第5圖所示。
參考第6圖，該第6圖以圖案顯示根據本文的實施例所示的關於西格瑪形狀凹槽的finFET裝置的橫截面圖。可以在鰭片230的下方形成多個凹槽區域。在一實施例中，可以形成第一凹槽區域610a以及第二凹槽區域610b。凹槽區域610a可以包括多個傾斜的側壁612a，其中凹槽區域610b可以包括多個傾斜的側壁612b。側壁612a以及612b可以沿著鰭片230的長度相對於垂直軸(即，y軸)傾斜。在一些實施例中，凹槽區域610a,610b可以形成“西格瑪空腔”。
西格瑪空腔可以使用平面敏感的蝕刻製程來形成，以在基板205中生成凹槽區域610a,610b的形狀，並大致類似於西格瑪的形狀。凹槽區域610a,610b，例如，西格瑪空腔，包括與凹槽區域610a,610b相鄰的傾斜的側壁612a,612b。側壁612a,612b可基本上對應於特性的晶面。
在一些實施例中，可以對凹槽區域610a,610b執行四甲基銨-羥化氫(tetramethylammonium gydroxide；TMAH)濕法刻蝕製程。矽上的TMAH蝕刻可以提供依據晶體Si(111)蝕刻的西格瑪形狀。在其他實施例 中，可以執行氨系的蝕刻製程。Si-(111)上的該蝕刻製程可以在蝕刻中提高更高的選擇性，以提供所需的西格瑪形狀的凹槽。本領域的技術人員應當瞭解，在本文的替代實施例中，也可以實現其他類型的空腔。
茲參考第7圖，該第7圖以圖案顯示根據本文的實施例所示的垂直於第6圖的橫截面圖的橫截面圖。第7圖的橫截面描述是相對於第6圖的切割線620的視圖。第7圖顯示由EG氧化物層240包圍的鰭片230。閘極多晶矽區域255以如第7圖所示的方式圍繞EG氧化物層240。第7圖還顯示了西格瑪形狀區域715，該第7圖為第6圖的凹槽區域610b的一個側視圖。西格瑪區域715的兩側被一個淺溝槽隔離(shallow-trench isolation；STI)區域710包圍。
茲參考第8圖，該第8圖以圖案顯示根據本文的實施例所示的關於REO氧化物沉積製程的橫截面圖。在凹槽區域610a,610b內，稀土氧化物(rare earth oxide；REO)特徵可通過沉積稀土氧化物材料而形成。這種稀土氧化物材料的實施例可以包括但不限於氧化釓、氧化鉺、氧化鑭(La2O3)、釓摻雜鋁-氧化鋅(Gd-AZO)、氧化釓(Y2O3)、氧化鈰(CeO2)、氧化鐠(Pr6O11)、氧化釹(Nd2O3)、釤氧化物(Sm2O3)、氧化銪(Eu2O3)、氧化釓(Gd2O3)、鋱(Tb4O7)、氧化鏑(Dy2O3)、氧化鈥(Ho2O3)、氧化鉺(Er2O3)、氧化鐿(Yb2O3)、氧化鑥(Lu2O3)、氧化鈧(Sc2O3)、氧化銩(Tm2O3)等。REO氧化物特徵810a可以形成在凹槽區域 610a中，其他REO氧化物特徵810b可以形成在凹槽區域620b中。
REO氧化物特徵810a,810b在鰭片230的底部提供隔離。REO氧化物特徵810a,810b提供閘極區域250與基板之間的隔離，以及源極/汲極區域至基板的隔離。REO氧化物特徵810a,810b可以形成為足以減少或基本防止在裝置200的導通狀態期間從S/D區域到基板205的漏電流的厚度。REO特徵810a,810b可以在鰭片230的底部內充分延伸以減少或基本消除該源極區域以及汲極區域之間的電流洩漏。在一些實施例中，REO特徵810a,810b的厚度可以在大約5奈米至大約100奈米的範圍內。
茲參考第9圖，該第9圖以圖案顯示根據本文的實施例所示的關於犧牲間隔件移除製程的橫截面圖。間隔件410在形成EPI特徵810a,810b之後被移除。於一實施例中，可以執行氧化間隔件蝕刻製程以選擇性移除犧牲間隔件410。此使得REO氧化物特徵810a,810b的頂部暴露出來，如第9圖所示。
茲參考第10圖，該第10圖以圖案顯示本文的實施例所示的關於EPI特徵間隔件移除製程的橫截面圖。EPI特徵1010a,1010b可形成在REO氧化物特徵810a,810b上。EPI特徵1010a,1010b可形成在REO氧化物材料上和/或矽材料上。也就是說，EPI特徵1010a,1010b可以從側面(即，從鰭片230)以及底部(即，從REO特徵810a,810b)生長。
本領域技術人員受益於本發明將認識到可通過執行多個製程步驟以形成EPI特徵1010a,1010b。在一些實施例中，EPI特徵350可生長到約5奈米到約70奈米的範圍的尺寸(橫向EPI寬度)。EPI特徵350可以使用超高真空化學氣相沉積(CVD)製程(ultra-high vacuum chemical vapor deposition；UHVCVD)或/和標準CVD製程予以沉積。EPI特徵1010a,1010b的前驅體可以包含含矽的氣體(例如，SiH4,Si2H2Cl2,Si2H6,Si3H8)和/或含鍺的氣體(例如，GeH4)。這些氣體的分壓可以變化以調節鍺與矽的原子比。在一實施例中，EPI特徵1010a,1010b可以在源氣體中在約350℃至850℃的範圍的溫度生長。
帶有參考標識“I穿通”1050的箭頭顯示該源極區域以及汲極區域之間的洩漏電流路徑，即該穿通效應電流。基於本文的實施例，由於該源極/汲極區域之間的REO層810a,810b，減少和/或基本消除了任何潛在的穿通電流(I穿通)。
此外，帶有參考標識“I基板”1060的箭頭顯示該源極/汲極區域以及基板205之間的洩漏電流。由於該源極/汲極區域以及基板205之間的REO層810a,810b，減少和/或基本消除了此結漏電流。I穿通1050表示在裝置200的關斷狀態期間的洩露電流。I基板1060表示在裝置200的導通或關斷狀態期間，在S/D區域以及基板205之間洩漏電流(交點漏電流)。REO層810a,810b的存在不干擾鰭片230的驅動電流，然而，REO層810a,810b減少或 基本消除了裝置200在關斷狀態和/或導通狀態期間的I穿通1050洩漏電流。
茲轉到第11圖，該第11圖以圖案顯示根據本文的實施例所示的垂直於第10圖的橫截面圖。同時參考第10圖及第11圖，第11圖的橫截面顯示相對於第10圖的切割線1070的一視圖。第11圖顯示由EG氧化物層240包圍的鰭片230。閘極多晶矽區域255以第11圖中所示的方式圍繞EG氧化物層240。第11圖還顯示了西格瑪區域715，為第6圖的凹槽區域610b的側視圖。西格瑪區域715的兩側被STI區域710包圍。第11圖中所示的西格瑪區域715的部分包括REO層810b。
茲參考第10圖及第11圖，在裝置200的關斷狀態期間的主洩漏路徑來自鰭片230的中心，通常由參考圓圈1120所包圍。由REO層810a,810b之設置，中心鰭片區域1120被部分地隔離。與不存在REO層810a,810b的情況相比，此隔離導致了I穿通(I punch-through)的減少或實質上消除。也就是說，REO氧化物特徵810a,810b的存在減少或實質上消除了I穿通1050洩露路徑中的任何電流，從而減少或實質上消除源極區域至汲極區域的電流洩漏。
在裝置200處於導通狀態期間，主要驅動電流由被參考圓圈1110所包圍的鰭片區域所提供。由於西格瑪形狀的REO特徵810a,810b的形狀，此部分中的矽材料(即圓圈1110)中的矽材料沒有被REO氧化物材料所取 代。因此，由於其西格瑪形狀，在導通狀態期間的驅動電流不受REO特徵810a,810b的影響。儘管在裝置200導通狀態期間不干擾驅動電流，REO特徵810a,810b的存在減少或實質上消除了在裝置200導通或關斷狀態期間，由I基板1060洩漏路徑所表示的漏電流。換句話說，由於REO特徵810a,810b的西格瑪形狀，驅動電流被保留，但在裝置200的導通狀態或關斷狀態期間，S/D區域以及基板之間的漏電流(即I基板1060)被減少或實質上消除。可以執行本領域技術人員已知的製程以完成形成裝置200。
茲轉到第12圖，該第12圖顯示根據本文的實施例所示的形成包括位於EPI特徵下方的REO層以減少漏電流的裝置的方法的流程。多個鰭片形成在基板上，包括PFET以及NFET鰭片(1210)。為了便於討論，僅顯示了一個鰭片，然而，本領域的技術人員受益於本發明應可理解，本文所描述的實施例可以應用於多個鰭片，包括PFET以及NFET鰭片。
閘極區域形成在鰭片的上方(1220)，如第2圖所示。接著，來自S/D鰭片區域的矽材料的一部分可以被移除以形成REO層以及EPT特徵(1230)，如第3圖所示。然後可以執行間隔件沉積製程以沉積間隔件(即，氧化物間隔件)(1240)，如第4圖所示。
然後可以執行西格瑪凹槽製程(1250)。該西格瑪凹槽製程可以包括多個步驟。例如，可以移除區塊1240的間隔件的水平部分(如第5圖所示)。隨後，可以在 低於該閘極區域的該鰭片的下方形成多個凹槽區域(如第6圖所示)。在一些實施例中，凹槽區域形成在西格瑪形狀中，而在其他實施例中，可以形成具有傾斜側壁的其他形狀。形成該西格瑪凹槽可以包括形成凹槽區域於S/D區域的下方，其中，凹槽區域包括傾斜側壁。
接著，執行REO層沉積製程(1260)，如第8圖所示。該REO沉積製程填充該西格瑪凹槽空間，包括該閘極區域中該鰭片下方的該區域的一部分。該犧牲間隔件而後可以被移除(1270)，如第9圖所示。
EPI特徵然後可以形成在S/D區域上(1280)，如第10圖所示。EPI特徵可以形成在REO氧化物層上和/或來自該閘極區域中的該鰭片的該側邊部分的矽材料上。該REO層以及該EPI特徵用於形成可以實現減少漏電流的該閘極區域的S/D區域。例如，該源極區域至汲極區域的漏電流(即，該穿通漏電流)可藉由本文實施例所提供的結構及製程而減少。此外，作為另一實施例，由於本文實施例所提供的結構及製程，該S/D區域至基板的漏電流(即，該基板漏電流)也可在不干擾該驅動電流的前提下減少。可以進行其他製程，例如聚拉(poly-pull)、閘極金屬化等，以完成形成本文實施例的電晶體裝置。
茲轉到第13圖，該第13圖以圖案顯示根據本文的實施例所示的製造包括積體電路的半導體裝置的系統。系統1300用於形成西格瑪凹槽，沉積REO材料於該西格瑪凹槽中，並形成EPI區域於該REO材料的上方。 第13圖的系統1300可以包括半導體裝置處理系統1310以及設計單元1340。半導體裝置處理系統1310可以基於由設計單元1340所提供的一個或多個設計來製造積體電路裝置。
半導體裝置處理系統1310可以包括各種製程站，例如蝕刻製程站、光刻製程站、REO沉積製程站、CMP製程站、磊晶(EPI)製程站，等。由處理系統1310所執行的一個或多個處理步驟可以由處理控制器1320予以控制。處理控制器1320可以是工作站電腦、桌上型電腦、筆記型電腦、平板電腦，或包括能夠控制處理、接收處理回饋、接收測試結果資料、執行學習週期調整、執行處理調整等的一個或多個軟體產品的其他任何類型的電腦裝置。
半導體裝置處理系統1310可以在諸如矽晶圓的介質上生產積體電路。更具體而言，半導體裝置處理系統1310產生具有finFET裝置的積體電路，該積體電路包括填充REO材料的西格瑪凹槽區域，該REO材料上可以形成EPI特徵，如上所述。
由裝置處理系統1310生產的積體電路可以依據由積體電路設計單元1340所提供的電路設計。處理系統1310可以在傳送機構1350(例如一傳送系統)上提供經過處理的積體電路/裝置1315。在一些實施例中，傳送系統可以是能夠傳送半導體晶圓的複雜的潔淨室傳送系統。在一實施例中，半導體裝置處理系統1310可以包括多個處 理步驟，以執行西格瑪凹槽區域，用REO材料填充他們，以及在REO材料上形成EPI特徵，如上所述。
在一些實施例中，標記為“1315”的專案可以代表單個晶圓，在其他實施例中，專案1315可以代表一組半導體晶圓，例如，一“批量”的半導體晶圓。積體電路或裝置1315的可以是電晶體、電容器、電阻器、儲存單元(memory cell)、處理器和/或類似的。
系統1300的積體電路設計單元1340能夠提供提供由半導體處理系統1310製造的電路設計。積體電路設計單元1340可以確定設置在裝置封裝件中的裝置(例如，處理器、儲存裝置等)的數量，EPI特徵的類型，從鰭片側壁以及REO層的表面的EPI特徵的生長。積體電路設計單元1340還可以確定鰭片的高度，鰭片通道的尺寸等。基於裝置的這些細節，積體電路設計單元1340可以確定待製造的finFET的規格。依據這些規格，積體電路設計單元1340可以提供製造具有由本文實施例所提供的該EPI特徵的半導體裝置的資料。
系統1300能夠執行關於各種技術的各種產品的分析和製造。例如，系統1300可以設計並製造CMOS技術、快閃記憶體(Flash)技術、BiCMOS技術、功率裝置、儲存裝置(例如，DRAM裝置)、NAND儲存裝置、和/或各種其他半導體技術的製造裝置的資料。
上述揭示的具體實施例僅是說明性的，本發明可以不同但等同的方式進行修改和時間，其對於受益 於本文教導的本領域的技術人員是顯而易見。例如，上面所述的處理步驟可以按照不同的順序予以執行。此外，除了隨附申請專利範圍中所陳述的之外，本文所示的構造和設計的細節沒有任何限制。因此，上述揭示的特定實施例可以被改變或修改，且這些變化都被考慮在本發明的範圍和精神內。因此，本文所尋求的保護範圍是在隨附的申請專利範圍中所提出。
1210‧‧‧步驟
1220‧‧‧步驟
1230‧‧‧步驟
1240‧‧‧步驟
1250‧‧‧步驟
1260‧‧‧步驟
1270‧‧‧步驟
1280‧‧‧步驟
1290‧‧‧步驟

Claims (20)

  1. 一種形成半導體裝置之方法，包括：形成鰭片於半導體基板上；形成閘極區域於該鰭片的上方；在鄰接該鰭片的底部的源極區域以及汲極區域中，形成第一凹槽空腔於該源極區域中以及第二凹槽空腔於該汲極區域中，該第一凹槽空腔以及第二凹槽空腔包括相對於垂直軸形成角度的側壁，其中，該第一凹槽空腔以及第二凹槽空腔的部分在該鰭片的下方延伸；以及形成第一稀土氧化物層於該第一凹槽空腔中以及第二稀土氧化物層於該第二凹槽空腔中。
  2. 如申請專利範圍第1項所述的方法，進一步包括：形成第一磊晶(EPI)特徵於該第一稀土氧化物層的上方，以及第二EPI特徵於該第二稀土氧化物層的上方；移除該源極區域中的基板材料的一部分以形成該第一凹槽空腔；以及移除該汲極區域中的基板材料的一部分以形成該第二凹槽空腔。
  3. 如申請專利範圍第2項所述的方法，其中：形成該第一EPI特徵包括從該第一稀土氧化物層的表面以及鄰接該源極區域的該鰭片的一部分中的至少一者生長EPI結構；以及 形成該第二EPI特徵包括從該第二稀土氧化物層的表面以及鄰接該汲極區域的該鰭片的一部分中的至少一者生長該EPI結構。
  4. 如申請專利範圍第1項所述的方法，其中，形成該第一凹槽空腔以及第二凹槽空腔包括形成西格瑪(sigma)形狀空腔，其中，該西格瑪形狀空腔在該鰭片的下方延伸。
  5. 如申請專利範圍第4項所述的方法，其中，形成該西格瑪形狀空腔包括基於晶體Si-(111)材料執行四甲基銨-羥化氫(TMAH)刻蝕製程。
  6. 如申請專利範圍第4項所述的方法，其中，形成該第一稀土氧化物層以及第二稀土氧化物層包括沉積稀土氧化物材料於該西格瑪形狀空腔中。
  7. 如申請專利範圍第1項所述的方法，其中，形成該第一稀土氧化物層以及第二稀土氧化物層包括以稀土氧化物材料替換基板材料區域以減小該鰭片以及該半導體基板之間的該基板材料區域，而減小該鰭片下方的該汲極區域以及該源極區域之間的漏電流，或該源極/汲極區域以及該半導體基板之間的漏電流中的至少一者。
  8. 如申請專利範圍第1項所述的方法，其中，形成該第一稀土氧化物層以及第二稀土氧化物層包括：形成間隔件於該閘極區域附近；形成用於形成該第一凹槽空腔以及第二凹槽空腔的一西格瑪形狀凹槽；沉積稀土氧化物材料於該西格瑪形狀空腔中；以 及在形成該第一稀土氧化物層以及第二稀土氧化物層之後，移除該間隔件。
  9. 如申請專利範圍第2項所述的方法，其中，形成該第一稀土氧化物層以及第二稀土氧化物層包括形成該第一稀土氧化物層以及第二稀土氧化物層至足以實質上防止由該第一EPI特徵以及第二EPI特徵至該半導體基板的洩漏電流的高度。
  10. 一種形成半導體裝置之方法，包括：形成鄰接源極區域以及汲極區域的鰭片於半導體基板上；形成閘極區域於該鰭片的上方；形成西格瑪(sigma)形狀空腔包括第一凹槽空腔於該源極區域中以及第二凹槽空腔於該汲極區域中；沉積稀土氧化物(REO)材料於該西格瑪形狀空腔中，形成第一REO層於該第一凹槽空腔中以及第二REO層於該第二凹槽空腔中；形成第一磊晶(EPI)特徵於該第一REO層的上方以及第二EPI特徵於該第二REO層的上方。
  11. 如申請專利範圍第10項所述的方法，其中，形成該西格瑪形狀空腔包括形成該西格瑪空腔使得該第一凹槽空腔以及第二凹槽空腔在該鰭片的下方延伸。
  12. 如申請專利範圍第10項所述的方法，其中，形成該西格瑪形狀空腔包括執行四甲基銨-羥化氫(TMAH)刻蝕 製程以形成相對於該第一凹槽空腔以及第二凹槽空腔內的垂直軸成角度的側壁。
  13. 如申請專利範圍第10項所述的方法，其中，形成該第一REO層以及第二REO層包括減少該鰭片以及該半導體基板之間的基板材料區域，以減小該鰭片下方的該汲極區域以及該源極區域之間的洩漏電流。
  14. 如申請專利範圍第10項所述的方法，其中：形成該第一EPI特徵包括從該第一REO層的表面以及鄰接該源極區域的該鰭片的一部分中的至少一者生長一EPI特徵；以及形成該第二EPI特徵包括從該第二REO層的表面以及鄰接該汲極區域的該鰭片的一部分中的至少一者生長該一EPI特徵。
  15. 如申請專利範圍第10項所述的方法，其中，形成該第一REO氧化物層以及第二REO氧化物層包括於該西格瑪形狀空腔中沉積氧化釓、氧化鉺、氧化鑭、釓摻雜鋁-氧化鋅(Gd-AZO)中的至少一者。
  16. 一種半導體裝置，包括：半導體基板，包括鄰接源極區域以及汲極區域的至少一個鰭片；閘極區域，位於該鰭片的上方；西格瑪(sigma)形狀區域，包括該源極區域中的第一稀土氧化物(REO)層以及該汲極區域中的第二REO層；以及 第一磊晶(EPI)特徵以及第二EPI特徵，分別位於該第一REO層的上方以及該第二REO層的上方。
  17. 如申請專利範圍第16項所述的半導體裝置，其中，該第一REO層以及第二REO層的部分在該鰭片的下方延伸，減少該鰭片以及該半導體基板之間的基板材料區域，能夠減少該半導體裝置的關斷狀態期間的該汲極區域以及該源極區域之間的洩漏電流。
  18. 如申請專利範圍第16項所述的半導體裝置，其中，該第一REO層以及第二REO層包括氧化釓、氧化鉺、氧化鑭、釓摻雜鋁-氧化鋅(Gd-AZO)中的至少一者。
  19. 如申請專利範圍第16項所述的半導體裝置，其中，該第一REO層以及第二REO層為足以在該裝置的一導通狀態期間基本防止從該第一EPI特徵以及第二EPI特徵至該半導體基板的電流洩露流的一高度。
  20. 如申請專利範圍第16項所述的半導體裝置，其中，該鰭片由Si-(111)材料所組成。
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