JP2013058740A - 代用ソース／ドレインフィンｆｅｔ加工 - Google Patents

代用ソース／ドレインフィンｆｅｔ加工 Download PDF

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Abstract

【課題】製造コストの低減、およびプロセス時間の短縮を可能とするｆｉｎＦＥＴの製造方法を提供する。
【解決手段】ｆｉｎＦＥＴは、ソース領域、ドレイン領域、およびソース領域とドレイン領域との間のチャネル領域を有するフィンを備えるように形成される。上記フィンは、半導体ウエハ上でエッチングされる。ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するためにエッチングされる。次に、上記第一領域の一部が、ドーパントでドーピングされる。
【選択図】図１６

Description

発明の詳細な説明
［関連出願への相互参照］
本出願は、２０１１年７月２７日に出願された米国特許出願番号１３／１９２，３７８号の一部継続出願である。上記出願の全体は、本明細書に参照によって組み入れられる。
本発明は、一般的にフィン電界効果トランジスタ（ｆｉｎＦＥＴ）の加工、より具体的には、代用ソースおよび代用ドレインを有するｆｉｎＦＥＴの加工に関する。
ｆｉｎＦＥＴは、従来の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同じ原理で動作する、非平面の多重ゲートトランジスタである。シリコンのアイランドまたはフィンは、最初にウエハ上にパターン化される。フィンの形成後、パターン化されたゲート材料がフィンに対して垂直になるよう、ゲートスタックは堆積され、パターン化される。上記パターン化されたゲート材料が上記フィンに重なり合う場合、ｆｉｎＦＥＴのためのゲートが形成される。上記ｆｉｎＦＥＴは、上記フィンにおける両方の垂直な側壁に１つのゲートを有する。上記フィンの上部の表面の大きさに応じて、上記ｆｉｎＦＥＴは上記フィンの上部においてゲートを有していてもよい。
例えば、図１は、シリコンオンインシュレータ（ＳＯＩ）ウエハに形成されたｆｉｎＦＥＴ１００を示す。フィン構造１０２は、酸化物層１０８から突き出て、浅溝分離（ＳＴＩ）１０６より高くなっている。ゲートスタック１０４は、多重ゲートを形成する３つの側面でフィン構造１０２と接触する。チャネル領域は、フィン構造１０２において、ゲートスタック１０４の下の領域によって規定される。ソース領域およびドレイン領域は、フィン構造１０２の反対の端部におけるチャネル領域に隣接している。
図２は、ＳＯＩウエハの酸化物層２０８において形成される従来のＭＯＳＦＥＴ２００を示す。ｆｉｎＦＥＴ１００（図１）に対して、シリコン領域２０２は、ＳＴＩ２０６を有する平面であり、ＳＴＩ２０６によってゲートスタック２０４をシリコン領域２０２の片面のみに接触させ、単一のゲートのみを形成させる。
ｆｉｎＦＥＴの多重ゲートは、従来のＭＯＳＦＥＴ以上に多くの改良点を提供することができる。例えば、ｆｉｎＦＥＴは、短チャネル効果に対してより安定となり、サブスレッショルドスイングを改良しながらも、より高電流での駆動を提供することができる。
しかしながら、ｆｉｎＦＥＴの非平面の性質は、加工においていくつかの問題がある。例えば、従来の注入機は、表面にイオンを注入するための照準線を必要とする。ｆｉｎＦＥＴのソースまたはドレインの垂直な側壁にドーピングを行うために、ウエハは傾斜角で注入されなければならない。近くのｆｉｎＦＥＴからの遮蔽効果を克服するために、注入は、多数の角度または方向で行なわれる必要があり、注入機のツールの複雑さ、注入コスト、およびプロセス時間を増加させる。あるいは、遮蔽効果を最小限にするために、非平面の構造を十分遠くに離して置く設計基準が採用されてもよい。しかしながら、構造間隔を増加させるための設計基準を使用することは、結果的により低い密度の回路をもたらす。
傾斜角での注入に代わる１つのものとしては、プラズマドーピングがある。しかしながら、プラズマドーピングは、ドーピング制御のような不利な点を内包しており、ドーピング濃度を制限する。
具体的な実施形態において、ｆｉｎＦＥＴは、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間のチャネル領域を有するフィンを備えるように形成される。
フィンは、半導体ウエハにエッチングされる。ゲートスタックは、チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するようエッチングされる。次に、上記第一領域の一部は、ドーパントでドーピングされる。
本出願は、添付図面と共に解釈される以下の記載を参照することによって、最もよく理解されるであろう。これらの添付図面において、同じ部品は同じ数字で参照される。
図面は、例示のみを目的として、本発明の様々な実施形態を示している。当業者は、ここに例示された構造および方法に代わる実施形態が、ここで記述されている本発明の原理から離れることなく適応可能であることは、容易に認識するであろう。
ｆｉｎＦＥＴを示す図である。 ＳＯＩ ＭＯＳＦＥＴを示す図である。 ｆｉｎＦＥＴを形成するための典型的なプロセスを示すフローチャートである。 図４の（Ａ）は、図３に示される典型的なプロセスに基づく、加工の初期段階におけるｆｉｎＦＥＴの典型的な実施形態を示す斜視図である。図４の（Ｂ）は、図４の（Ａ）における点線で示された切断面４０２によって切断された、典型的な実施形態の断面図である。図４の（Ｃ）は、図４の（Ａ）における点線で示された切断面４０４によって切断された、典型的な実施形態の別の断面図である。 図３において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。 図３において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。 図３において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。 図３において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。 図３において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。 図３において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。 ＳＯＩウエハ上のｆｉｎＦＥＴの典型的な実施形態を示す図である。 非対称のソース領域およびドレイン領域を有するｆｉｎＦＥＴの典型的な実施形態を示す図である。 ｆｉｎＦＥＴを加工するための別の典型的なプロセスのステージを示す図である。 ｆｉｎＦＥＴを加工するための別の典型的なプロセスのステージを示す図である。 ｆｉｎＦＥＴを加工するための別の典型的なプロセスのステージを示す図である。 ｆｉｎＦＥＴを形成するための典型的なプロセスの変更を示すフローチャートである。 ｆｉｎＦＥＴを形成するための典型的なプロセスの変更において、ドーピングを受けることができるｆｉｎＦＥＴの領域を示す図である。 ｆｉｎＦＥＴを形成するための典型的なプロセスの変更において、傾斜角での注入を受けるｆｉｎＦＥＴを示す図である。
以下の記載は、当業者が様々な実施形態を行い、使用することを可能にするために提示されている。具体的なデバイス、技術、および用途の記述は、単に例として示されている。ここに記載された例についての様々な修正は、当業者にとって明白であり、ここに定義された原理は、様々な実施形態の精神および範囲から離れることなく、他の例および用途に適応されてもよい。したがって、様々な実施形態は、ここに記載および図示された例に限定されるものではなく、クレームに等しい範囲に一致している。
図３は、ｆｉｎＦＥＴを加工するための典型的なプロセス３００を示す。対応する図４の（Ａ）〜図４の（Ｃ）、図５の（Ａ）〜図５の（Ｃ）、図６の（Ａ）〜図６の（Ｃ）、図７の（Ａ）〜図７の（Ｃ）、図８の（Ａ）〜図８の（Ｃ）、図９の（Ａ）〜図９の（Ｃ）、および図１０の（Ａ）〜図１０の（Ｃ）は、典型的なプロセス３００（図３）に基づく加工の様々な段階におけるｆｉｎＦＥＴを示す。
特に、図４の（Ａ）〜図４の（Ｃ）は、半導体ウエハの一部である基板４００を示す。この典型的な本実施形態において、基板４００は、バルクシリコンウエハの一部である。しかしながら、ＳＯＩウエハのような他のタイプのウエハまたは基板が使用されてもよい。また、シリコン以外の半導体材料として、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧｅＰ、ＧｅＮ、ＩｎＧａＡｓ、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＧａＳｂ、およびＩｎＰを含むものが使用されてもよいが、これらに限定されるものではない。
図３に関して、操作３０２において、フィン構造は、基板上にエッチングされる。図５の（Ａ）〜図５の（Ｃ）は、ウエハのシリコンに直接接続されるフィン構造５００の形成後における基板４００を示す。この操作は、フィン構造５００を形成するための標準的な半導体のマスキング技術およびエッチング技術を使用してもよい。
要求されるものではないが、ＳＴＩ領域は、フィン構造５００の形成後に、形成されてもよい。図５の（Ａ）〜図５の（Ｃ）は、ＳＴＩ５０２の形成後における基板４００を示す図。フィン構造５００の形成後、ＳＴＩ絶縁材料は、基板上に堆積されてもよい。ＳＴＩ５０２の上部５０４が、フィン構造５００の上部５０６とほぼ平坦となるまで、化学的機械研磨（ＣＭＰ）またはエッチバックのような平坦化技術が、ＳＴＩ絶縁材料を除去するために使用されてもよい。図５の（Ａ）〜図５の（Ｃ）は、ＳＴＩ５０２がフィン構造５００と完全に平坦であることを示すが、実際にはこれらの領域には小さい段差が存在する。小さい段差が存在しているので、それらの領域は、いまだほぼ平坦であると考えられる。他の典型的なプロセスにおいて、ＳＴＩの形成は、プロセスの後に行われても良い。例えば、図１４の（Ａ）〜図１４の（Ｃ）、および図１５の（Ａ）〜図１５の（Ｃ）に関して以下に記述されるように、ＳＴＩの形成は、ソース／ドレイン領域がエッチングされ、再充填された後に、行なわれても良い。
ＳＴＩ領域が形成されている場合、フィン構造の一部を露出するようにエッチバックが使用されてもよい。図６の（Ａ）〜図６の（Ｃ）は、フィン構造５００の上部６００を露出するためのＳＴＩ５０２のエッチバック後における基板４００を示す図である。フィン構造５００の底部６０２は、ＳＴＩ５０２によって覆われている。ある例において、ＳＴＩ絶縁材料は、二酸化ケイ素で構成される。この例において、ウエハのシリコン上の酸化物に対する選択的なエッチングが、フィン構造５００の多くの量をエッチングすることなく、ＳＴＩ５０２をエッチングするために使用されてもよい。また、フォトレジストマスクまたはハードマスクは、エッチバックの間、フィン構造５００を保護するために使用されてもよい。ＳＴＩ領域を形成する他の典型的なプロセスにおいて、例えば図１２の（Ａ）〜図１２の（Ｃ）に関して以下に述べられるように、エッチバックは、ソース／ドレイン領域がエッチングされ、再充填された後のプロセス後に行われてもよい。
図３に関して、操作３０４において、ｆｉｎＦＥＴのゲートは、ゲートスタックが堆積され、パターン化されることによって形成される。図７の（Ａ）〜図７の（Ｃ）は、ゲートを形成するために、ゲートスタックが堆積され、パターン化された後における基板４００を示す。ゲートスタックの堆積は、基板４００の上にゲート誘電体７００を成長させるか、堆積させることで始まる。図７の（Ａ）〜図７の（Ｃ）は、フィン構造５００およびＳＴＩ５０２の上に存在するゲート誘電体７００を示す。したがって、図７の（Ａ）〜図７の（Ｃ）の場合、ゲート誘電体７００は、付着材料、または、ＳＴＩ５０２の絶縁材料と同様にシリコン上で成長可能な物質のいずれかである。ゲート誘電体７００は、熱酸化物であるならば、ＳＴＩ５０２の上のゲート誘電体７００の一部は、存在しない。ゲート誘電体は、異なる材料からなる多層の複合材料であってもよいことも、理解されるであろう。
次に、導電性のゲート材料７０２が堆積される。ある例において、導電性のゲート材料７０２は、ポリシリコンまたはアモルファスシリコンであり、抵抗を小さくするために注入されてもよく、ゲートの仕事関数を定めるために注入されてもよい。金属のような他の導電性のゲート物質が使用されてもよい。上記ゲート材料は、異なる材料からなる多層の複合材料であってもよいことも、理解されるであろう。
他の典型的な実施形態において、ゲートスタックは、高誘電率（ｈｉｇｈ−ｋ）金属ゲート（ＨＫＭＧ）スタックであってもよい。例えば、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）、または二酸化チタン（ＴｉＯ２）のような高誘電率のゲート誘電体を有する、チタン窒化物のような金属ゲートが使用されてもよい。ＨＫＭＧスタックは、ダイエレクトリックファースト（ｄｉｅｌｅｃｔｒｉｃ−ｆｉｒｓｔ）、ゲートファースト（ｇａｔｅ−ｆｉｒｓｔ）、ダイエレクトリックラスト（ｄｉｅｌｅｃｔｒｉｃ−ｌａｓｔ）、またはゲートラスト（ｇａｔｅ−ｌａｓｔ）のプロセスで形成されてもよい。
例えば、ダイエレクトリックラストのＨＫＭＧプロセスにおいて、ゲートスタックは、最初に従来の二酸化ケイ素、およびラインプロセスの初期段階において犠牲スタックとして使用されるポリシリコンスタックとして形成されてもよい。そして、ラインプロセスの終末処理に移る前に、この犠牲スタックの一部は、除去され、高誘電率の誘電体および金属ゲートを含むゲートスタックと取り替えられてもよい。これは、ゲートラストのＨＫＭＧプロセスの例でもある。
ゲートラストのＨＫＭＧプロセスの別の例において、ゲート誘電体は、高誘電率材料（従来の誘電体を備える、または、備えない）、およびゲート材料用のポリシリコンで形成されてもよい。そして、ラインプロセスの終末処理に移る前に、ポリシリコンゲートは除去され、金属ゲートに取り替えられる。ラインプロセスの初期段階において先立って堆積されたゲート誘電体が残る。これは、ダイエレクトリックファーストのＨＫＭＧプロセスの例でもある。
ゲートファースト、ダイエレクトリックファーストのＨＫＭＧプロセスにおいて、高誘電率のゲート誘電体と金属ゲートの両方は、ラインプロセスの初期段階において形成される。
ゲートスタックが堆積された後、ハードマスク層７０４は、堆積され、パターン化される。パターン化されたハードマスクは、導電性のゲート材料７０２をエッチングするために使用され、選択的にゲート誘電体７００をエッチングするために使用されてよい。残存しているゲートスタック材料は、ゲート７０６を形成する。チャネル７０８は、ゲート７０６によってほぼ覆われているフィン構造５００における領域である。ソースおよびドレイン７１０は、チャネル７０８に隣接するフィン構造５００の一方の端に存在する。記載されている個々のデバイスにおいて、ソースおよびドレインは、それらが交換可能なように、一緒に記載されている。
他のプロセスにおいて、ハードマスクは、フォトレジストマスクがゲート７０６をパターン化するために使用される場合、省略されてもよい。ゲート誘電体は、ウエハ全体の上でエッチングされることなく残っていてもよい。例えば、図８の（Ａ）〜図８の（Ｃ）に関して記載されるように、スペーサエッチングステップにおいて除去されてもよい。
図３に関して、操作３０６において、ソース／ドレイン領域のいくつか、または全てが、フィン構造のゲートが残っている状態において、チャネル領域を残したままエッチングされてもよい。この操作のある例において、スペーサに加えて、上記ゲートのハードマスクは、ソース／ドレインのエッチングのためのマスクとして使用されてもよい。図８の（Ａ）〜図８の（Ｃ）は、スペーサ８００の形成、および、それらの領域においてフィン構造５００を除去するためのソースおよびドレイン７１０（図７の（Ａ））のエッチングの後における基板４００を示す。スペーサ８００の形成は、基板４００上への絶縁スペーサ材料の堆積で始まる。全体的なスペーサエッチングが、行なわれても良い。ゲート７０６の側壁におけるスペーサ絶縁材料がエッチングから保護される。例えば、エッチングが設定時間または終点において完成した後、スペーサ８００は残される。加えて、ゲートをパターン化した後にウエハ上に残されたハードマスク層７０４は、スペーサ絶縁材料がエッチング除去された後においても残されてよい。さらに、ハードマスク層７０４およびスペーサ８００は、ソースおよびドレイン７１０（図７の（Ａ））をエッチングするためのマスクとして使用されてもよい。ソースおよびドレインのエッチング後に、フィン構造５００のチャネル７０８を残したまま、ソースおよびドレイン７１０（図７の（Ａ））から、シリコンの殆どまたは全てが除去される。
操作３０６は、スペーサに関するオペレーションを省略してもよい。操作３０６のこの形態は、ソースおよびドレイン領域をエッチングするために、ハードマスクのみを使用するようにしてもよい。操作３０６の他の例において、フォトレジストマスクがハードマスクの代わりに使用されてもよい。
図３に関して、操作３０８において、操作３０６においてエッチングされたソースおよびドレインの一部は、シリコンで再充填される。図１０の（Ａ）〜図１０の（Ｃ）は、エッチングされたソースおよびドレイン７１０（図７の（Ａ））が、シリコン１０００で再充填された後における基板４００を示す。これは、例えば、ポリシリコンを堆積させるか、エピタキシャルシリコンを成長させることによって行なわれる。チャネル７０８の側壁がソースおよびドレインのエッチング中に損傷した場合、その側壁は、例えば損傷したシリコンを消耗させために側壁を熱で酸化させることによって、選択的に、新たなシリコンを受け入れるよう備えていてもよい。ソースおよびドレイン７１０（図７）がシリコンであったとしても、他の半導体は、それらの領域を再充填するために使用される。この場合、チャネル領域およびソース／ドレイン領域は、異なる材料で構成されていてもよい。
図３に関して、操作３０８と同時に行なう操作３１０において、ソースおよびドレインは、シリコンで再充填された状態で、その場でドーピングされる。図１０の（Ａ）〜図１０の（Ｃ）に関して、シリコン１０００を堆積させるか、成長させながらドーピングすることによって、傾斜角での注入およびプラズマ注入は、回避可能である。さらに、その場でのドーピングは、シリコン１０００に対する一定の高濃度ドーピングを許容するので、ソースおよびドレインの抵抗は、単独での注入に比べて小さくてもよい。ソースおよびドレインの注入物の活性化に関連した熱ステップも、回避可能である。
全体的なシリコンの堆積または成長が使用される場合、付加的なエッチングステップが、非ソースおよび非ドレイン領域からシリコンを除去するために必要である。ＣＭＰまたはエッチバック（マスキングステップを有する、または、有しない）が、非導電的な領域からシリコンを除去する（例えば、ソースおよびドレインを短くするシリコンを除去する）ために使用されてもよい。例えば、図１０の（Ａ）〜図１０の（Ｃ）に示されるように、前もってエッチングされたソースおよびドレイン７１０（図７の（Ａ））を再充填するために堆積されたシリコン１０００は、ゲート７０６の上部が露出され、ソースおよびドレインがともに短くならないように、エッチングバックされる。
図１０の（Ａ）〜１０の（Ｃ）のシリコン１０００が１つの特別な影で示されているが、シリコン１０００の結晶構造は、デバイスによって変えても良い。例えば、シリコン１０００がエピタキシャルプロセスで生成される場合、ソースおよびドレイン領域におけるシリコン１０００の一部は、ＳＴＩ上のシリコン１０００の一部が多結晶である一方、結晶であってもよい。シリコン１０００に対して、１つの影を使用することは、シリコン１０００が均一の結晶構造を有している、または、他の同一の特徴を有していることを示すことを意図するものではない。
また、選択的なエピタキシャル成長は、露出しているシリコン（例えば、操作３０６におけるソースおよびドレインの除去後に露出されるウエハおよびフィンのシリコン部分）においてのみシリコンを成長させるために使用されてもよく、他の物質について使用されなくてもよい（例えば、ＳＴＩ絶縁体）。図９Ａ〜図９Ｃは、エッチングされたソースおよびドレイン７１０（図７の（Ａ））を再充填するための選択的なシリコン９００の成長後における基板４００を示す。選択的なエピタキシーについて、エッチバックステップは、必ずしも必要ではない。図９の（Ａ）〜図９の（Ｃ）は、図１０の（Ａ）〜図１０の（Ｃ）と対照的であり、非選択的な成長およびエッチバックステップ後の基板４００を示す。図９の（Ａ）〜図９の（Ｃ）において、ソースおよびドレイン９００の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状が、本発明の典型的な実施形態から逸脱することなく生成されてもよい。
熱収支を制御するために、最初に、高温度エピタキシープロセスが、高品質シリコンの初期の厚みを成長させるために使用されてもよい。ポリシリコンは、ソースおよびドレインを再充填するために低温度で堆積されてもよい。ＣＭＰ、エッチバック、または両方が、ウエハを平坦化するために使用されてもよい。さらに、エッチバックは、上述したように、非ソースおよび非ドレイン領域からシリコンを除去するために必要とされる。
図９の（Ａ）〜図９の（Ｃ）および図１０の（Ａ）〜図１０の（Ｃ）は、エッチングされたソースおよびドレインがシリコンで完全に再充填されることを示しているが、他の場合においては、ソースおよびドレインの一部のみがシリコンで再充填される必要がある。
低抵抗のソースおよびドレインを生成することに加えて、ソースおよびドレイン７１０（図７の（Ａ））の置換は、チャネル７０８（図１０の（Ａ））に歪みを加えてもよい。例えば、ＳｉＧｅまたはＳｉＣ（シリコン基板を使用する場合）が、ソースおよびドレイン領域がエッチング除去されたチャネル７０８（図１０の（Ａ））の側面において選択的なエピタキシーで成長されてもよい。Ｓｉ（またはチャネルを形成する他の半導体材料）と比較して、ＳｉＧｅまたはＳｉＣの異なる格子定数は、チャネル７０８において半導体を歪ませ、チャネル７０８における電子または正孔の移動度を増加させる。
第１の典型的なプロセスが様々な処理ステップに関して記載されているが、当業者であれば、他の既知の処理ステップが機能的なｆｉｎＦＥＴを製造するために必要とされることを認識する。例えば、閾値調整注入物は、ｎ型またはｐ型のｆｉｎＦＥＴの閾値電圧を適切に設定するために必要とされる。別の例として、シリコンの堆積またはエピタキシャル成長によるソースおよびドレインの再充填は、２度行なわれる必要がある。すなわち、ｐ型ソースおよびドレインを必要とするｐ型ｆｉｎＦＥＴに対して１度、ｎ型ソースおよびドレインを必要とするｎ型ｆｉｎＦＥＴに対して１度、再充填が行われる必要がある。
図１１の（Ａ）〜図１１の（Ｃ）は、基板１１００上のｆｉｎＦＥＴの別の典型的な実施形態を示す。この典型的な実施形態は、ＳＯＩウエハが上述のようにバルクウエハの代わりに基板１１００に使用されることを除いては、図１０の（Ａ）〜図１０の（Ｃ）において示される典型的な実施形態に類似している。また、この典型的な実施形態に使用されるプロセスは、ＳＴＩ領域の形成を含まない。図１１の（Ａ）〜図１１の（Ｃ）におけるソースおよびドレイン１１０２の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状は、本発明の実施形態から逸脱することなく生成されてもよい。
図１２の（Ａ）〜図１２の（Ｃ）は、異なる材料特性を有する非対称のソース１２００およびドレイン１２０２を有するｆｉｎＦＥＴの別の典型的な実施形態を示す。例えば、ソース１２００およびドレイン１２０２は、異なる材料で構成されてもよい。別の例として、２つの領域に対するドーピングは、異なっていてもよい。また、さらに別の例において、２つの領域の歪みは、異なっていてもよい。この典型的な実施形態では、ソース１２００とドレイン１２０２を別々に成長させる必要がある。図１２の（Ａ）〜図１２の（Ｃ）におけるソース１２００およびドレイン１２０２の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状は、発明の実施形態から逸脱することなく生成されてもよい。
図１３の（Ａ）〜図１３の（Ｃ）は、別の典型的なプロセスのステージを示す。この典型的なプロセスは、図５の（Ａ）〜図５の（Ｃ）に関して上述したＳＴＩエッチバックステップがプロセスにおいて後に行なわれることを除いて、典型的なプロセス３００（図３）に類似している。図１３の（Ａ）〜図１３の（Ｃ）は、フィン構造１３０６の形成（操作３０２に記載）、ＳＴＩ１３０４の堆積（図５の（Ａ）〜図５の（Ｃ）に記載）、ソースドレイン１３０２のエッチングおよび再充填（操作３０６、３０８、および３１０に記載）の後における基板１３００を示す。しかしながら、ＳＴＩ１３０４のエッチバックは、いまだ行われていない。ＳＴＩエッチバックステップ（図５の（Ａ）〜図５の（Ｃ）に記載）は、ゲート形成（操作３０４）に先立ち、あるポイントで行われる。基板１３００は、ＳＯＩウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
図１４の（Ａ）〜図１４の（Ｃ）は、ｆｉｎＦＥＴの加工のための別の典型的なプロセスのステージを示す。この典型的なプロセスは、ソースおよびドレインのエッチングおよび再充填（操作３０６、３０８、および３１０に記載）がフィン構造の形成（操作３０２に記載）に先立って行なわれることを除いて、典型的なプロセス３００（図３）に類似している。このプロセスにおいて、標準的なフォトレジストマスクが、再充填に先立ってソースおよびドレイン１４０２をエッチング除去するために使用されてもよい。さらに、ソースおよびドレイン１４０２を形成するシリコンのみがエッチングされ、再充填されてもよい。領域１４０４は、エッチングされないままであり、基板１４００の原型の上部表面である。この典型的なプロセスにおける後のステージにより、操作３０２によって、上述のフィン構造を形成する。基板１４００は、ＳＯＩウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
図１５の（Ａ）〜図１５の（Ｃ）は、ｆｉｎＦＥＴの加工のための別の典型的なプロセスのステージを示す。この典型的なプロセスは、ソースおよびドレイン１５０２がエッチングされ、再充填されることに加え、ソースおよびドレイン１５０２の周囲の領域１５０４もまたエッチングされ、再充填されることを除いて、図１４の（Ａ）〜図１４の（Ｃ）に関する上述の典型的なプロセスに類似している。領域１５０６のみが、基板１５００の原型の上部表面に残る。この典型的なプロセスにおける後のステージにより、操作３０２によって、上述のフィン構造を形成する。基板１５００は、ＳＯＩウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
図１５の（Ａ）〜図１５の（Ｃ）のソースおよびドレイン１０５２周囲におけるソースおよびドレイン１５０２、ならびに領域１５０４は、１つの特別な影で示されているが、これらの領域の結晶構造は、デバイスによって変えてもよい。例えば、エピタキシーがこれらの領域においてシリコンを再成長させるために使用される場合、領域１５０６に隣接するシリコンは、領域１５０６から離れているシリコンが多結晶である一方、結晶であってもよい。１つの陰の使用は、これらの領域が均一の結晶構造を有している、または、他の同一の特徴を有していることを意味することを意図するものではない。
プロセス３００（図３）の他の変更も可能である。例えば、図１６は、プロセス１６００のフロートチャートを示す。プロセス１６００は、ドーピングのステップが含まれていることを除いては、プロセス３００に類似している。特に、上述のプロセス３００と同じ方法で全て実行可能である、フィンのエッチング（操作３０２）、ゲートの形成（操作３０４）、ソースおよびドレイン領域の一部のエッチング除去（操作３０６）の後に、操作１６０２において、フィン構造の領域は、操作１６０４におけるソースおよびドレイン領域でのシリコンの成長／堆積に先立ってドーピング可能である。操作３０６を行った後に操作１６０２を実行することの一つの利点は、ソースおよびドレインの外延部分が露出しており、ソースおよびドレインの外延をドーピングすることがより容易となることである。
ある例において、操作１６０２は注入ステップを用いて実行される。露出しているフィン構造の領域に応じて、ドーピングが行われるフィン構造の部分（または特定のフィン構造）を規定するためのフォトマスク層を用いて、または用いずに、注入ステップは行われる。例えば、ソースおよびドレイン領域の近傍の範囲のみがドーピングされるように、フォトマスクは用いられる。また、例えば、フィン構造の露出したチャネルの側面のみが、注入ステップにおいて露出される。これは、ポケット注入のようなチャネル制御注入に有益である。
操作１６０２を実行するために注入ステップを用いる場合、様々な注入技術が使用可能である。例えば、図１８に示される傾斜角での注入は、遮蔽効果を避けることができ、垂直またはほぼ垂直の壁に対するドーピングが可能である。傾斜角での注入において、ドーパント１８０２のイオンが、ある角度で基板表面に注入される。ある傾斜角で実行可能な運動量移行注入（ＭＴＩ）、またはプラズマ注入といった、他の注入技術も使用可能である。
別の例において、操作１６０２は、分子単層ドーピング（ＭＬＤ）を用いて実行される。ＭＬＤを用いるある例において、ドーパントのプレカーサ（例えば、リンやホウ素のプレカーサ）が、露出したフィン構造上に堆積される。キャップ層（例えば酸化物層）は、ドーパントが注入されたフィン構造の上に堆積されてよい。アニール（例えば、高速熱アニールやスパイクアニール）は、ドーパントをフィン構造内に拡散させるために用いられ、キャップ層はフィン構造から除去される。
ドーパントのプレカーサは、様々な技術でフィン構造上に堆積されてよい。ホウ素とシリコンのフィン構造の場合、ＣＶＤステップはフィン構造上にホウ素を堆積させることが可能である。これにより、ケイ化ホウ素の薄層が、露出したシリコンの上に形成される。堆積を延長することにより、アモルファスのホウ素の層が、ケイ化ホウ素の層の上部に形成される。アモルファスのホウ素の層は、アニーリングステップにおけるホウ素の付着を防ぐことが可能である。リンの場合、フィン構造は、リンを含む湿った化学物質に含浸されてよい。
ある例において、図８のフィン構造が操作３０６の後に現れる。図８のフィン構造に対して、操作１６０２にＭＬＤプロセスが使用された場合、図１７の（Ａ）〜図１７の（Ｃ）に示されるように、領域１７０２の周囲の露出した酸化物が、ドーピングがフィン構造の露出していない半導体領域に影響を及ぼすのを防ぐためのマスクとして機能する一方、領域１７０２はドーパントを受け入れる。しかし、操作１７０２は、特定のフィン構造（または基板の他の領域）がドーパントを受け入れるかどうかを規定するためのマスキングステップを使用することが可能である。例えば、動作１７０２が注入段階を利用する場合、フォトレジストマスクが使用可能である。あるいは、ＭＬＤが利用される場合、ハードマスク（例えば、酸化物や窒化物を用いた）が必要とされることがある。
一度、フィン構造の領域が操作１６０２においてドーピングされると、代用ソースおよびドレイン領域は、操作３０６でソースおよびドレイン領域がエッチング除去される操作１６０４において形成されてよい。いくつかの例において、操作１６０４は上述の操作３０８と同様の方法で実行されてよい。しかし、他の例において、操作１６０４は、成長または堆積されたソースおよびドレイン領域において、半導体をその場でドーピングせずに実行されてよい。例えば、ドーピングされていない半導体は、ソースおよびドレイン領域を再充填するために成長されてよい。半導体の成長に続き、注入ステップは再充填されたソースおよびドレイン領域をドーピングするために使用されてよい。
プロセス１６００の変更において、操作１６０４は省略可能である。この変更において、操作１６０２の後に、半導体は、ソースおよびドレイン領域を再充填するために成長／堆積されなくてもよい。代わりに、ソースおよびドレイン領域に対するオーム性接触の形成を促進するために、露出した半導体に、金属が堆積されてよい。例えば、ニッケル、チタン、コバルト等が、ケイ素化合物を形成するために、露出した半導体に堆積されて反応してもよい。
プロセス１６００の別の変更において、操作１６０４はやはり省略可能である。しかし、この変更において、金属と半導体のいずれも、成長または堆積されない。代わりに、誘電層が堆積されてよい。続いて、フィン構造の露出した半導体領域への直接の金属接触を形成するために、コンタクトホールが誘電層にエッチングされてよい。この変更は、コンタクトホールの底部において露出したシリコン上へのケイ素化合物の形成を含んでよい。
本発明の特定の実施形態における先の記述は、例示および説明の目的で提示されている。それらは、開示された形式と寸分違わぬものに、本発明を包括または限定するものではなく、上述の教示を参照すれば、多くの修正および変更が可能であることが理解されるべきである。

Claims (27)

  1. ソース領域、ドレイン領域、および上記ソース領域と上記ドレイン領域との間のチャネル領域を有するフィンを備えたフィン電界効果トランジスタ（ｆｉｎＦＥＴ）を加工するための方法であって、
    半導体基板において上記フィンをエッチングする工程と、
    上記チャネル領域にゲートスタックを形成する工程とを含み、
    上記ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触するゲート材料とを有しており、
    上記フィンの第一領域を露出させるために、上記ソース領域および上記ドレイン領域をエッチングする工程と、
    上記第一領域の一部をドーパントでドーピングする工程とをさらに含むことを特徴とする方法。
  2. ソースエピタキシー領域およびドレインエピタキシー領域をそれぞれ形成するために、上記ソース領域および上記ドレイン領域に隣接する上記第一領域の側面に、半導体を成長させる工程をさらに含むことを特徴とする、請求項１に記載の方法。
  3. 上記エピタキシャル半導体を成長させながら、上記半導体をその場でドーピングする工程をさらに含むことを特徴とする、請求項２に記載の方法。
  4. 上記半導体の成長工程は、エピタキシャルに実施されることを特徴とする、請求項１に記載の方法。
  5. 上記フィンおよびその周囲に、分離層を堆積させる工程と、
    上記フィンの表面とほぼ同一平面上の上面を有するように、上記分離層を研磨する工程とをさらに含むことを特徴とする、請求項１に記載の方法。
  6. 分離層を堆積させる工程、および上記分離層を研磨する工程は、上記ゲートスタックを形成する工程に先立って行われることを特徴とする、請求項５に記載の方法。
  7. 上記フィンの上部を露出させるために、上記分離層をエッチバックするが、上記分離層が上記フィンの底部を覆った状態とする工程をさらに含むことを特徴とする、請求項６に記載の方法。
  8. 上記ソースおよびドレインをエッチングする工程、および上記エピタキシャル半導体を成長させる工程は、上記フィンをエッチングする工程に先立って行われることを特徴とする、請求項１に記載の方法。
  9. 上記チャネル領域は固有の歪みを有し、上記ソースエピタキシー領域は第一歪みを有し、上記ソースエピタキシー領域の第一歪みは、上記チャネル領域における電子または正孔の移動度を向上させるために、上記チャネル領域の少なくとも一部の上記固有の歪みを修正することを特徴とする、請求項１に記載の方法。
  10. 上記半導体基板はバルクシリコンウエハであることを特徴とする、請求項１に記載の方法。
  11. 上記ドレインエピタキシー領域は、上記半導体ウエハと異なる材料であることを特徴とする、請求項１に記載の方法。
  12. 上記エピタキシャル半導体は、上記半導体基板の材料に対して選択的に成長されることを特徴とする、請求項１に記載の方法。
  13. 上記ゲートスタックの一部を除去する工程と、
    上記チャネル領域の上に金属ゲートを形成する工程とをさらに含むことを特徴とする、請求項１に記載の方法。
  14. 上記チャネル領域の上に上記金属ゲートを形成する前に、上記チャネル領域に誘電層を堆積させる工程をさらに含むことを特徴とする、請求項１３に記載の方法。
  15. 上記第一領域の一部へのドーピングは、傾斜角での注入を用いて実施されることを特徴とする、請求項１に記載の方法。
  16. 上記第一領域の一部へドーピングを行う工程は、
    上記第一領域の一部へドーピングプレカーサを加える工程と、
    上記第一領域の一部の上にキャップ層を堆積させる工程と、
    上記フィンをアニールする工程とを含むことを特徴とする、請求項１に記載の方法。
  17. 上記第一領域の一部へドーピングを行う工程は、上記キャップ層を除去する工程をさらに含むことを特徴とする、請求項１６に記載の方法。
  18. 上記ドーピングプレカーサを加える工程は、上記第一領域の一部へプレカーサを含む湿った化学物質を塗布する工程を含むことを特徴とする、請求項１６に記載の方法。
  19. 上記ドーピングプレカーサを加える工程は、上記第一領域の一部へプレカーサを堆積させる工程を含むことを特徴とする、請求項１６に記載の方法。
  20. 半導体基板上のフィン電界効果トランジスタ（ｆｉｎＦＥＴ）であって、
    上記半導体基板にエッチングされたフィンと、
    チャネル領域に畳重しているゲートスタックとを備え、
    上記フィンは、
    上記半導体基板から突き出る第一側面と、上記第一側面と反対側であって、上記半導体基板から突き出る第二側面とを有するチャネル領域と、
    ソース領域と、
    ドレイン領域とを備え、
    上記チャネル領域は、上記ソース領域と上記ドレイン領域との間に位置し、上記フィンの第一領域の一部はドーパントを含み、上記第一領域を露出させるために、上記ソース領域および上記ドレイン領域がエッチングされた後に、上記第一領域の一部はドーパントでドーピングされており、
    上記ゲートスタックは、上記チャネル領域の上記第一側面および上記第二側面と直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを含むことを特徴とするｆｉｎＦＥＴ。
  21. 上記チャネル領域においてエピタキシャルに成長する半導体のソースエピタキシー領域と、
    上記チャネル領域においてエピタキシャルに成長する半導体の、上記ソースエピタキシー領域から離れたドレインエピタキシー領域とをさらに備え、上記ドレインエピタキシー領域はその場でドーピングされることを特徴とする、請求項２０に記載のｆｉｎＦＥＴ。
  22. 上記チャネル領域は固有の歪みを有し、上記ソースエピタキシー領域は第一歪みを有し、上記ソースエピタキシー領域の第一歪みは、上記チャネル領域における電子または正孔の移動度を向上させるために、上記チャネル領域の少なくとも一部の上記固有の歪みを修正することを特徴とする、請求項２１に記載のｆｉｎＦＥＴ。
  23. 上記ドレインエピタキシー領域は、上記半導体ウエハと異なる材料であることを特徴とする、請求項２１に記載のｆｉｎＦＥＴ。
  24. 上記ソースエピタキシー領域および上記ドレインエピタキシー領域は、異なる材料特性を有することを特徴とする、請求項２１に記載のｆｉｎＦＥＴ。
  25. 上記ゲート材料は金属であることを特徴とする、請求項２０に記載のｆｉｎＦＥＴ。
  26. 上記絶縁材料はハフニウムを含むことを特徴とする、請求項２０に記載のｆｉｎＦＥＴ。
  27. 上記半導体基板はバルクシリコンウエハであることを特徴とする、請求項２０に記載のｆｉｎＦＥＴ。
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