JP2010527153A - チップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス - Google Patents

チップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス Download PDF

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Abstract

チップエクステンション部のないチップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス、及びその製造方法が提供される。一実施形態において、当該半導体デバイスは基板上にゲートスタックを有する。該ゲートスタックは、ゲート誘電体層上にゲート電極を有し、基板内のチャネル領域上に位置する。当該半導体デバイスはまた、基板内のチャネル領域のそれぞれの側に一対のソース／ドレイン領域を有する。該一対のソース／ドレイン領域はゲート誘電体層に直に接触し、且つ該一対のソース／ドレイン領域の格子定数はチャネル領域の格子定数と異なる。一実施形態において、当該半導体デバイスは、誘電体のゲートスタックプレースホルダーを用いて形成される。

Description

本発明は半導体デバイスの分野に属する。
過去数年の間に、例えばＰ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳ−ＦＥＴ）において正孔移動度を高めるために圧縮歪みシリコンチャネル領域を用いるといった、半導体基板のアクティブ部への歪みチャネル領域の組み込みにより、例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳ−ＦＥＴ）等の半導体デバイスの性能が急激に向上されてきた。このような歪みチャネル領域の存在は、半導体デバイスがオン（ＯＮ）状態にあるときに電荷がチャネル内で移動する速度を大いに高め得る。
図１Ａ−Ｃは、ＰＭＯＳ−ＦＥＴ内に歪み誘起ソース／ドレイン領域を形成する従来技術に従った典型的なプロセスフローを表す断面図である。図１Ａを参照するに、先ず、歪みのない無歪みＰＭＯＳ−ＦＥＴ１００が形成される。無歪みＰＭＯＳ−ＦＥＴ１００はチャネル領域１０２を有する。チャネル領域１０２の上にはゲート誘電体層１０４が位置し、ゲート誘電体層１０４の上にはゲート電極１０６が位置する。ゲート誘電体層１０４及びゲート電極１０６はゲート絶縁スペーサ１０８によって隔離される。基板１１４内にドーパント原子を注入することによって、先端（チップ）エクステンション１１０及びソース／ドレイン領域１１２が形成される。これらは、１つには、無歪みＰＭＯＳ−ＦＥＴ１００の寄生抵抗を低減するために形成される。このように、ソース／ドレイン領域１１２は当初、チャネル領域１０２と同一の材料から形成される。故に、ソース／ドレイン領域１１２とチャネル領域１０２との間の格子不整合は無視することができ、実効的に、チャネル領域１０２に歪みはもたらされない。
図１Ｂを参照するに、ソース／ドレイン領域１１２を含む基板１１４の部分がエッチング処理によって除去され、基板１１４に凹部（リセス）領域１１６が形成される。その後、図１Ｃに示すように、リセス領域１１６内にエピタキシャル膜を選択的に成長させることによって、歪みを誘起する歪み誘起ソース／ドレイン領域１２０が形成される。歪み誘起ソース／ドレイン領域１２０は、例えばＰＭＯＳ−ＦＥＴの場合のボロンといった、電荷キャリア原子でドープされることが可能である。このドーピングは、その場（in-situ）で、エピタキシャル膜の成長後に、あるいはこれらの双方で行われ得る。一例において、基板１１４、故に、チャネル領域１０２は、結晶シリコンを有し、歪み誘起ソース／ドレイン領域１２０を形成するように成長された膜は、エピタキシャルシリコン／ゲルマニウムを有する。エピタキシャルシリコン／ゲルマニウム膜の格子定数は結晶シリコンのそれより（７０％Ｓｉ、３０％ゲルマニウムの場合で）およそ１％だけ大きいため、歪み誘起ソース／ドレイン領域１２０は、チャネル領域１０２の格子定数より大きい格子定数を有する材料からなる。故に、歪みＰＭＯＳ−ＦＥＴ１３０のチャネル領域１０２には、図１Ｃに矢印で示すような一軸性圧縮歪みが与えられ、それにより該デバイスにおける正孔移動度が増大され得る。
この手法の１つの欠点は、歪み誘起ソース／ドレイン領域１２０を形成するためのエピタキシャル膜成長中に、例えばポリシリコンゲート電極上へのシリコン／ゲルマニウムの成長といった、ゲート電極１０６上への不所望の材料成長を阻止するために、ゲート絶縁スペーサ１０８が必要とされることである。故に、チャネル領域１０２に対する歪み誘起ソース／ドレイン領域１２０の位置は、ゲート絶縁スペーサ１０８の幅によって制約される。従って、歪み誘起ソース／ドレイン領域１２０の寄生抵抗低減能力及び歪み誘起能力が制限されてしまい得る。歪みＰＭＯＳ−ＦＥＴ１３０の抵抗を低減するために、基板１１４内にチップエクステンション１１０を形成し得る。しかしながら、チップエクステンション１１０はチャネル領域１０２と同一の材料から形成される。故に、チップエクステンション１１０とチャネル領域１０２との間の格子不整合は無視できるものであり、実効的に、チップエクステンション１１０からチャネル領域１０２に更なる歪みはもたらされない。
チップエクステンション部のないチップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス、及びその製造方法を提供する。
一態様に従って、半導体デバイスが提供される。当該半導体デバイスは基板上にゲートスタックを有し、該ゲートスタックは、ゲート誘電体層上にゲート電極を有し、且つ基板内のチャネル領域上に位置する。当該半導体デバイスはまた、基板内のチャネル領域のそれぞれの側に一対のソース／ドレイン領域を有する。該一対のソース／ドレイン領域はゲート誘電体層に直に接触し、且つ該一対のソース／ドレイン領域の格子定数はチャネル領域の格子定数と異なる。
他の一態様に従って、半導体デバイスの製造方法が提供される。当該方法は、ゲート誘電体層上にゲート電極を有するゲートスタックを基板上に形成する工程、及び基板内にチャネル領域を定めるように、基板内且つゲートスタックのそれぞれの側に、一対のソース／ドレイン領域を形成する工程を有する。該一対のソース／ドレイン領域はゲート誘電体層に直に接触し、且つ該一対のソース／ドレイン領域の格子定数はチャネル領域の格子定数と異なる。
ＰＭＯＳ−ＦＥＴ内に歪み誘起ソース／ドレイン領域を形成する従来技術に従った典型的なプロセスフローを表す断面図である。 ＰＭＯＳ−ＦＥＴ内に歪み誘起ソース／ドレイン領域を形成する従来技術に従った典型的なプロセスフローを表す断面図である。 ＰＭＯＳ−ＦＥＴ内に歪み誘起ソース／ドレイン領域を形成する従来技術に従った典型的なプロセスフローを表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴを表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 図３Ｃ及び図３Ｃ’は、本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 図３Ｄ及び図３Ｄ’は、本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するトリゲートＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するトリゲートＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するトリゲートＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するトリゲートＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するトリゲートＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するトリゲートＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するトリゲートＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域と誘電体スペーサとを有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。 本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域と誘電体スペーサとを有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。
チップエクステンション部のないチップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス、及びその製造方法を説明する。以下の説明においては、本発明の完全な理解をもたらすため、例えば具体的な寸法や化学的形態などの数多くの具体的詳細事項を説明する。当業者に明らかなように、本発明はそれらの具体的詳細事項を用いずして実施されることも可能である。また、本発明をいたずらに不明瞭にしないよう、例えばパターニング工程や湿式化学洗浄などの周知の処理工程は詳細には説明しない。さらに、理解されるように、図面に示す様々な実施形態は、説明のために描かれたものであり、必ずしも縮尺通りに描かれていない。
ここでは、チップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス、及びそのようなデバイスの製造方法を開示する。一実施形態において、半導体デバイスは基板上にゲート積層体（スタック）を有する。ゲートスタックは、ゲート誘電体層とその上のゲート電極とを有し、基板内のチャネル領域上に位置し得る。一実施形態において、半導体デバイスはまた、基板内に、チャネル領域のそれぞれの側に一対のソース／ドレイン領域を有する。一対のソース／ドレイン領域はゲート誘電体層と直接的に接触することができ、一対のソース／ドレイン領域の格子定数はチャネル領域の格子定数と異なり得る。特定の一実施形態において、半導体デバイスは、誘電体のゲートスタックプレースホルダーを用いて形成される。
チップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイスは、そのようなソース／ドレイン領域の歪み誘起能力の増大から得られる改善された性能を示し得る。すなわち、ゲート絶縁スペーサの不存在の下での歪み誘起ソース／ドレイン領域の形成は、ゲートスタックに直に隣接し、ひいては、ゲートスタック直下のチャネル領域に近付けられた、歪み誘起ソース／ドレイン領域の形成を可能にし得る。故に、本発明の一実施形態によれば、歪み誘起ソース／ドレイン領域は、半導体デバイスのチャネル領域に対する歪み誘起ソース／ドレイン領域の近接性を最適化するよう、半導体デバイスのゲート誘電体層に直接的に接触して形成される。一実施形態において、この構造的な配置は、半導体デバイスがＯＮ状態にあるときに、チャネル領域における電荷キャリアの移動度を高める。特定の一実施形態において、チャネル領域に近接するように歪み誘起ソース／ドレイン領域を形成することにより寄生抵抗が低減されるので、この構造的な配置はチップエクステンションを不要にする。
ゲートスタックに直に隣接する歪み誘起ソース／ドレイン領域の形成は、置換ゲート法にて誘電体のゲートスタックプレースホルダーを用いて行われ得る。故に、本発明の一実施形態によれば、誘電体ゲートスタックプレースホルダー上での材料成長が阻止され、歪み誘起エピタキシャルソース／ドレイン領域の製造中のゲート絶縁スペーサの必要性が排除される。一実施形態において、誘電体ゲートスタックプレースホルダーは、その後、歪み誘起エピタキシャルソース／ドレイン領域の形成後に、実際のゲートスタックで置換される。
ゲートスタックと直に接触するエピタキシャルソース／ドレイン領域を有する半導体デバイスが形成され得る。図２は、本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴを表す断面図である。
図２を参照するに、半導体デバイス２００は、チャネル領域２０４を含む基板２０２を有している。チャネル領域２０４上には、ゲート誘電体層２０６とゲート電極２１８とを有するゲートスタックが位置している。基板２０２内に、歪み誘起エピタキシャルソース／ドレイン領域２０８が、チャネル領域２０４のそれぞれの側に、そしてチャネル領域２０４を切り込む（アンダーカットする）ように形成されている。歪み誘起エピタキシャルソース／ドレイン領域２０８は、ゲートスタック、具体的にはゲート誘電体層２０６と直接的に接触している。歪み誘起エピタキシャルソース／ドレイン領域２０８上には、ゲートスタックの側壁に直に隣接するように、層間誘電体膜２１０が形成されている。
半導体デバイス２００は、ゲート、チャネル領域及び一対のソース／ドレイン領域を組み込んだ如何なる半導体デバイスであってもよい。本発明の一実施形態によれば、半導体デバイス２００は、プレーナＭＯＳ−ＦＥＴ、メモリトランジスタ及び微小電気機械システム（ＭＥＭＳ）からなる群から選択される。一実施形態において、半導体デバイス２００はプレーナＭＯＳ−ＦＥＴであり、単独のデバイス、又は複数の入れ子にされたデバイス内の１つのデバイスである。特定の一実施形態において、半導体デバイス２００は、図２に示すような、歪み誘起エピタキシャルソース／ドレイン領域２０８のそれぞれの側に分離領域２１４を有する単独のプレーナＰＭＯＳ−ＦＥＴである。典型的な集積回路に対して認識されるように、ＣＭＯＳ集積回路を形成するように、単一の基板上にＮチャネルトランジスタ及びＰチャネルトランジスタの双方が製造されてもよい。
基板２０２、故に、チャネル領域２０４は、製造プロセスに耐えることが可能で且つ電荷が移動可能な如何なる半導体材料を有していてもよい。一実施形態において、基板２０２は、例えば以下に限られないがリン、ヒ素、ボロン又はそれらの組み合わせ等の、電荷キャリアでドープされた、結晶シリコン、シリコン／ゲルマニウム、又はゲルマニウムの層を有する。一実施形態において、基板２０２内のシリコン原子の濃度は９７％より高い。他の一実施形態において、基板２０２は、別個の結晶基板の上に成長されたエピタキシャル層を有し、例えば、ボロンドープされたバルクシリコン単結晶基板の上に成長されたシリコンエピタキシャル層などである。基板２０２はまた、例えばシリコン・オン・インシュレータ（ＳＯＩ）基板を形成するように、バルク結晶基板とエピタキシャル層との間に絶縁層を有していてもよい。一実施形態において、この絶縁層は、二酸化シリコン、シリコンナイトライド、シリコンオキシナイトライド、又は高誘電率（ｈｉｇｈ−ｋ）誘電体の層からなる群から選択された材料を有する。基板２０２は、代替的に、ＩＩＩ−Ｖ族材料を有していてもよい。一実施形態において、基板２０２は、例えば以下に限られないがガリウムナイトライド、ガリウムリン、ガリウム砒素、インジウムリン、インジウムアンチモン、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、又はこれらの組み合わせ等の、ＩＩＩ−Ｖ族材料を有する。チャネル領域２０４は、電荷キャリアドーパント不純物原子を含むウェル内に形成されてもよい。一実施形態において、基板２０２は結晶シリコンを有し、電荷キャリアドーパント不純物原子は、ボロン、ヒ素、インジウム及びリンからなる群から選択される。他の一実施形態において、基板２０２はＩＩＩ−Ｖ族材料を有し、電荷キャリアドーパント不純物原子は、炭素、シリコン、ゲルマニウム、酸素、硫黄、セレン及びテルルからなる群から選択される。
歪み誘起エピタキシャルソース／ドレイン領域２０８は、基板２０２の格子定数と異なる格子定数を有する低欠陥密度の単結晶膜を有する。格子定数は、チャネル領域２０４及び歪み誘起エピタキシャルソース／ドレイン領域２０８の各々内の原子間隔と単位格子方位とに基づく。故に、結晶基板内に形成され且つ該結晶基板の格子定数と異なる格子定数を有する一対の半導体領域は、該一対の半導体領域の間の結晶基板部分に一軸性歪みを与え得る。例えば、本発明の一実施形態によれば、歪み誘起エピタキシャルソース／ドレイン領域２０８の格子定数は、チャネル領域２０４の格子定数より大きく、チャネル領域２０４の格子に一軸性の圧縮歪みを与える。故に、歪み誘起エピタキシャルソース／ドレイン領域２０８の格子定数がチャネル領域２０４の格子定数より大きいとき、歪み誘起エピタキシャルソース／ドレイン領域２０８の格子形成原子は、それらの通常の静止状態から押し出される。そして、それらは緩和しようとして、チャネル領域２０４に圧縮歪みを誘起する。特定の一実施形態において、チャネル領域２０４に引き起こされたこの一軸性圧縮歪みは、チャネル領域２０４内の正孔移動度を増大させる。本発明の代替的な一実施形態においては、歪み誘起エピタキシャルソース／ドレイン領域２０８の格子定数は、チャネル領域２０４の格子定数より小さく、チャネル領域２０４の格子に一軸性の引っ張り歪みを与える。故に、歪み誘起エピタキシャルソース／ドレイン領域２０８の格子定数がチャネル領域２０４の格子定数より小さいとき、歪み誘起エピタキシャルソース／ドレイン領域２０８の格子形成原子は、それらの通常の静止状態から引き離される。そして、それらは緩和しようとして、チャネル領域２０４に引っ張り歪みを誘起する。特定の一実施形態において、チャネル領域２０４に引き起こされたこの一軸性引っ張り歪みは、チャネル領域２０４内の電子移動度を増大させる。
歪み誘起エピタキシャルソース／ドレイン領域２０８は、チャネル領域２０４の格子定数と異なる格子定数を有し且つ寄生抵抗を低減するのに十分な低さの抵抗率を有する如何なる材料を有していてもよい。一実施形態において、チャネル領域２０４はＳｉｘＧｅ１−ｘを有し、歪み誘起エピタキシャルソース／ドレイン領域２０８はＳｉｙＧｅ１−ｙを有する。ただし、０≦ｘ，ｙ≦１、且つｘ≠ｙである。特定の一実施形態において、半導体デバイス２００はＰＭＯＳ−ＦＥＴであり、チャネル領域２０４はシリコン（すなわち、ｘ＝１）を有し、歪み誘起エピタキシャルソース／ドレイン領域２０８は、原子比率７０：３０（すなわち、ｙ＝０．７）のシリコン／ゲルマニウムを有する。他の一実施形態において、チャネル領域２０４はシリコンを有し、歪み誘起エピタキシャルソース／ドレイン領域２０８は炭素ドープされたシリコンを有する。特定の一実施形態において、半導体デバイス２００はＮＭＯＳ−ＦＥＴであり、チャネル領域２０４はシリコンを有し、歪み誘起エピタキシャルソース／ドレイン領域２０８は、置換炭素原子の原子濃度が０．５−１．５％の範囲内である炭素ドープされたシリコンを有する。代替的な一実施形態において、チャネル領域２０４は、ＡｌｘＧａ１−ｘＡｓ、ＩｎｘＧａ１−ｘＡｓ、ＩｎｘＧａ１−ｘＰ及びＡｌｘＩｎ１−ｘＳｂからなる群から選択されたＩＩＩ−Ｖ族材料を有し、歪み誘起エピタキシャルソース／ドレイン領域２０８は、ＡｌｙＧａ１−ｙＡｓ、ＩｎｙＧａ１−ｙＡｓ、ＩｎｙＧａ１−ｙＰ又はＡｌｙＩｎ１−ｙＳｂを有する。ただし、０≦ｘ，ｙ≦１、且つｘ≠ｙである。特定の一実施形態において、ソース／ドレイン領域２０８は、格子定数がチャネル領域２０４の格子定数とは少なくとも０．１％だけ異なる材料を有する。
歪み誘起エピタキシャルソース／ドレイン領域２０８は更に、電荷キャリアドーパント不純物原子を有していてもよい。一実施形態において、歪み誘起エピタキシャルソース／ドレイン領域２０８はエピタキシャルシリコン／ゲルマニウムを有し、電荷キャリアドーパント不純物原子はボロン原子である。特定の一実施形態において、半導体デバイス２００はＰＭＯＳ−ＦＥＴであり、チャネル領域２０４はシリコンを有し、歪み誘起エピタキシャルソース／ドレイン領域２０８は、ボロンドーパント不純物原子の濃度が５×１０１９−５×１０２０原子／ｃｍ３である２０−３５％の範囲内のゲルマニウム原子濃度を有するシリコン／ゲルマニウムを有する。他の一実施形態において、歪み誘起エピタキシャルソース／ドレイン領域２０８はＩＩＩ−Ｖ族材料を有し、電荷キャリアドーパント不純物原子は、炭素、シリコン、ゲルマニウム、酸素、硫黄、セレン及びテルルからなる群から選択される。図２に示すように、歪み誘起エピタキシャルソース／ドレイン領域２０８の外縁に隣接して、基板２０２内に、歪み誘起エピタキシャルソース／ドレイン領域２０８からの外方拡散の領域２１２が形成され得る。一実施形態において、歪み誘起エピタキシャルソース／ドレイン領域２０８は、ボロンでドープされたシリコン／ゲルマニウムを有し、外方拡散領域２１２はボロン原子を有する。特定の一実施形態において、外方拡散領域２１２内のボロン原子の濃度は１×１０１７−５×１０２０原子／ｃｍ３の範囲内である。
チャネル領域２０４上の、且つ歪み誘起エピタキシャルソース／ドレイン領域２０８と直に接触する、ゲート誘電体層２０６とゲート電極２１８とを有するゲートスタックは、チャネル領域２０４と当該ゲートスタックとの間に誘電体層を備えた導電性領域を有する如何なる材料の積層体であってもよい。一実施形態において、ゲート誘電体層はゲート電極２１８とチャネル領域２０４との間にのみ形成される。他の一実施形態において、ゲート誘電体層２０６は、図２に示すように、ゲート電極２１８の側壁に沿って層間誘電体膜２１０に直に隣接するように延在する。
ゲート誘電体層２０６は、導電性領域２１８をチャネル領域２０４から絶縁するのに好適な如何なる誘電体材料を有していてもよい。例えば、本発明の一実施形態によれば、ゲート誘電体層２０６はｈｉｇｈ−ｋ誘電体層を有する。一実施形態において、ｈｉｇｈ−ｋ誘電体層は、酸化ハフニウム、酸窒化ハフニウム、ケイ酸ハフニウム、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、ニオブ酸鉛亜鉛、及びこれらの組み合わせからなる群から選択される。さらに、ゲート誘電体層２０６の一部は、基板２０２の頂部数層から形成された自然酸化膜の層を有していてもよい。一実施形態において、ゲート誘電体層２０６は頂部にｈｉｇｈ−ｋ部を有し、それより下の部分は半導体材料の酸化物を有する。一実施形態において、ゲート誘電体層２０６は、酸化ハフニウムの頂部と二酸化シリコン又は酸窒化シリコンの底部とを有する。代替的な一実施形態において、ゲート誘電体層２０６は実質的に、基板２０２の半導体材料の酸化物層を有する。特定の一実施形態において、基板２０２は実質的にシリコンを有し、ゲート誘電体層２０６は実質的に二酸化シリコン又は酸窒化シリコンを有する。
ゲート電極２１８は、好適な仕事関数を有する如何なる導電性材料を有していてもよい。一実施形態において、ゲート電極２１８は金属ゲート電極である。一実施形態において、ゲート電極２１８は、金属窒化物、金属炭化物、金属シリサイド、金属アルミナイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケル、及び例えば酸化ルテニウム等の導電性金属酸化物からなる群から選択された金属層を有する。特定の一実施形態において、ゲート電極２１８は、金属の仕事関数設定層と、その上に形成された、仕事関数を設定するためのものでない充填材料とを有する。代替的な一実施形態において、ゲート電極２１８はドープトポリシリコンを有する。
層間誘電体膜２１０は、歪み誘起エピタキシャルソース／ドレイン領域２０８を覆い、且つゲートスタックの側壁に直に隣接している。層間誘電体膜２１０は、半導体デバイス２００とそれに隣接する半導体デバイスとの間に十分な電気絶縁を維持しながら、半導体デバイス２００上に複数の相互接続を製造することに耐えるのに好適な、如何なる材料を有していてもよい。一実施形態において、層間誘電体膜２１０は二酸化シリコン又は酸窒化シリコンを有する。他の一実施形態において、層間誘電体膜２１０は低誘電率（ｌｏｗ−ｋ）誘電体材料を有する。特定の一実施形態において、層間誘電体膜２１０は、２．５−４の範囲内の誘電率を有する炭素ドープされたシリコン酸化物を有する。
チップ部のないチップレス歪み誘起エピタキシャルソース／ドレイン領域は、置換ゲートインテグレーション法にて誘電体のゲートスタックプレースホルダーを用いることによって、半導体デバイス内に組み込まれ得る。図３Ａ−Ｊは、本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。
図３Ａを参照するに、基板３０２上に、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０が形成される。基板３０２は、図２の基板２０２に関連して説明した如何なる基板ともし得る。本発明の一実施形態によれば、図３Ａに示すように、基板３０２内に分離領域３１４が組み込まれている。特定の一実施形態において、分離領域３１４は実質的に二酸化シリコンを有し、シャロートレンチアイソレーション（ＳＴＩ）インテグレーション法によって製造される。
事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、基板３０２及び分離領域３１４に対して選択的にパターニングされるのに適し且つ後続のエピタキシャル成長プロセス中に半導体材料の成長を阻止するのに適した、如何なる誘電体材料を有していてもよい。一実施形態において、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、二酸化シリコン、酸窒化シリコン及び窒化シリコンからなる群から選択された材料を有する。特定の一実施形態において、基板３０２は実質的にシリコンを有し、分離領域３１４は二酸化シリコンを有し、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は実質的に窒化シリコンを有する。事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０と基板３０２との間に、保護層が組み込まれてもよい。一実施形態において、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０と基板３０２との間に、自然二酸化シリコン層が形成される。しかしながら、代替的な一実施形態においては、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、図３Ａに示すように、基板３０２の頂面上に直に形成される。故に、一実施形態において、置換ゲートインテグレーション法において別個のゲート誘電体プレースホルダーは必要とされない。
事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、基板３０２の頂面上に信頼性の高い（すなわち、組成及び厚さが均一な）誘電体層を設けるのに適した如何なる技術によって堆積されてもよい。本発明の一実施形態によれば、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は化学気相堆積（ＣＶＤ）プロセスによって形成される。一実施形態において、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、化学量論的な窒化シリコン（Ｓｉ３Ｎ４）を有し、５００−８５０℃の範囲内の温度で前駆物質ＳｉＨ４及びＮＨ３を用いるＣＶＤプロセスによって堆積される。事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、後に形成されるゲートスタックの高さを定めるのに好適な厚さに堆積され得る。本発明の一実施形態によれば、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、５０−２００ｎｍの範囲内の厚さに堆積される。
図３Ｂを参照するに、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、基板３０２又は分離領域３１４に実質的に影響を及ぼすことなく、誘電体ゲートスタックプレースホルダー３３２を形成するようにパターニングされる。本発明の一実施形態によれば、誘電体ゲートスタックプレースホルダー３３２を設けるために、リソグラフィ／エッチング処理が用いられる。例えば、一実施形態において、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は、先ず、２４８ｎｍ、１９３ｎｍ及び１５７ｎｍからなる群から選択された波長の光での露光により、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０上でポジフォトレジスト層をパターニングすることによってパターニングされる。他の一実施形態においては、ポジフォトレジスト層をパターニングするために電子ビーム直描プロセスが用いられる。その後、エッチング処理を用いて、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０がパターニングされる。一実施形態において、ドライエッチング処理が用いられる。特定の一実施形態において、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０は実質的にシリコンを有し、ドライエッチング処理は、ＨＢｒ及びＣｌ２からなる群から選択されたガスからプラズマを形成する異方性プラズマエッチング処理を有する。一実施形態において、ポジフォトレジスト層と事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０との間に、ハードマスク層が用いられる。誘電体ゲートスタックプレースホルダー３３２は、所望のチャネル長を有するチャネル領域を基板３０２内に設けるのに適した幅にパターニングされ得る。すなわち、誘電体ゲートスタックプレースホルダー３３２の幅が、基板３０２上のゲートスタックの幅を実質的に決定し得る。一実施形態において、誘電体ゲートスタックプレースホルダー３３２の幅は、事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０をパターニングするために用いられるリソグラフィプロセスの限界寸法の幅にされる。他の一実施形態において、誘電体ゲートスタックプレースホルダー３３２の幅は５−５００ｎｍの範囲内である。特定の一実施形態において、誘電体ゲートスタックプレースホルダー３３２の幅は１０−１００ｎｍの範囲内である。
図３Ｃ及び３Ｃ’を参照するに、誘電体ゲートスタックプレースホルダー３３２及び分離領域３１４に対して選択的にエッチング除去された領域３４０及び３４０’が基板３０２内に形成され得る。エッチング除去領域３４０及び３４０’は、基板３０２の一部を選択的に除去し且つ誘電体ゲートスタックプレースホルダー３３２をアンダーカットするのに好適な如何なる技術によって形成されてもよい。一実施形態において、エッチング除去領域３４０及び３４０’は、ドライエッチング処理、ウェットエッチング処理、又はこれらの組み合わせを用いて、基板３０２の露出部分をエッチングすることによって形成される。一実施形態において、図３Ｃに示すように、エッチング除去領域３４０が、ＮＦ３又はＳＦ６からなる群から選択されたガスから生成されたプラズマを用いて等方的なエッチング除去領域３４０を形成するドライプラズマエッチングによって形成される。代替的な一実施形態においては、エッチング除去領域３４０’が、ＮＨ３ＯＨ又は水酸化テトラメチルアンモニウムを用いるウェットエッチングによって形成される。このウェットエッチングは、高結晶密度の方向でエッチングレートが有意に低いという点で異方性であり得る。例えば、特定の一実施形態において、このウェットエッチングは、（１００）シリコン基板の＜１１１＞結晶面によって妨げられ、図３Ｃ’に示すように、およそ５５°のアンダーカットプロファイルθを有するエッチング除去領域３４０’をもたらす。誘電体ゲートスタックプレースホルダー３３２の下のアンダーカット量は、先ず短時間のドライエッチングを行った後に異方性ウェットエッチング処理を行うことによって増大され得る。エッチング除去領域３４０及び３４０’は、後にエピタキシャル成長による歪み誘起ソース／ドレイン領域の深さを定めるのに好適な深さにされ得る。一実施形態において、エッチング除去領域３４０及び３４０’の深さは５０−１５０ｎｍの範囲内にされる。エッチング除去領域３４０及び３４０’は、後に形成される半導体デバイスの性能を最適化するのに適した量だけ、誘電体ゲートスタックプレースホルダー３３２をアンダーカットし得る。一実施形態において、エッチング除去領域３４０及び３４０’は、誘電体ゲートスタックプレースホルダー３３２のそれぞれの側で、誘電体ゲートスタックプレースホルダー３３２の断面幅の２−２０％の範囲内の量だけ、誘電体ゲートスタックプレースホルダー３３２をアンダーカットする。
図３Ｄ及び３Ｄ’を参照するに、エッチング除去領域３４０及び３４０’内に、それぞれ、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’が形成され、それにより基板３０２内にチャネル領域３０４が定められる。歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’は、図２の歪み誘起エピタキシャルソース／ドレイン領域２０８に関連して説明した如何なる材料を有していてもよい。また、本発明の一実施形態によれば、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’は、チャネル領域３０４の格子定数と異なる格子定数を有する。故に、一実施形態において、チャネル領域３０４に一軸性歪みが与えられる。特定の一実施形態において、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’の頂面は、図３Ｄ及び３Ｄ’に示すように、チャネル領域３０４の頂面より高くされる。
歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’は、高度に均一で低欠陥のエピタキシャル層を形成することに適した如何なる技術によって形成されてもよい。特に、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’は、例えば分離領域３１４又は誘電体ゲートスタックプレースホルダー３３２の上などの極性誘電体表面上に堆積された材料を残さないプロセスによって形成され得る。故に、本発明の一実施形態によれば、基板３０２に歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’を形成するために、完全に選択的なプロセスが用いられる。一実施形態において、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’は、化学気相エピタキシー、分子線エピタキシー及びレーザアブレーションエピタキシーからなる群から選択されたプロセスによって堆積される。一実施形態において、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’は、シリコン／ゲルマニウムを有し、前駆物質ＳｉＨ４及びＧｅＨ４を用いて堆積される。歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’の堆積の直前に、湿式化学洗浄が行われてもよい。一実施形態において、湿式化学洗浄の処理工程は、フッ酸、フッ化アンモニウム、又はこれらの双方の水溶液をシリコン基板３０２に適用することを有する。本発明の特定の一実施形態において、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’の堆積を受け、図３Ｄ及び３Ｄ’に示すように、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’の外縁に隣接して、外方拡散領域３１２が形成され得る。一実施形態において、外方拡散領域３１２は、歪み誘起エピタキシャルソース／ドレイン領域３０８及び３０８’を形成するために使用される堆積温度の結果である。便宜上、歪み誘起エピタキシャルソース／ドレイン領域３０８’を有する図３Ｄ’の構造を、残りの図３Ｅ−Ｊを通して使用する。
図３Ｅを参照するに、分離領域３１４、歪み誘起エピタキシャルソース／ドレイン領域３０８’、及び誘電体ゲートスタックプレースホルダー３３２の上に、ブランケット誘電体膜３５０が堆積される。ブランケット誘電体膜３５０は、図２の層間誘電体膜２１０に関連して説明した如何なる材料を有していてもよい。ブランケット誘電体膜３５０は、分離領域３１４、歪み誘起エピタキシャルソース／ドレイン領域３０８’、及び誘電体ゲートスタックプレースホルダー３３２、を覆う実質的に共形な膜を設けるのに適した如何なる技術によって堆積されてもよい。一実施形態において、ブランケット誘電体膜３５０は、ＣＶＤプロセス及びスピンオンコーティングプロセスからなる群から選択された技術によって堆積される。ブランケット誘電体膜３５０は、分離領域３１４、歪み誘起エピタキシャルソース／ドレイン領域３０８’、及び誘電体ゲートスタックプレースホルダー３３２、を完全に覆うのに適した厚さに堆積され得る。一実施形態において、ブランケット誘電体膜３５０は２５０−４００ｎｍの範囲内の厚さに堆積される。
図３Ｆを参照するに、ブランケット誘電体膜３５０は、誘電体ゲートスタックプレースホルダー３３２の頂面を露出させて層間誘電体膜３１０を形成するように平坦化される。ブランケット誘電体膜は、誘電体ゲートスタックプレースホルダー３３２の頂面の下方までへこませず（ディッシングを生じさせず）に層間誘電体膜３１０に実質的に平坦な表面をもたらすのに適した如何なる技術によって平坦化されてもよい。一実施形態において、時間制御の平坦化工程が用いられる。他の一実施形態において、ブランケット誘電体膜３５０を平坦化するために化学機械研磨工程が用いられ、誘電体ゲートスタックプレースホルダー３３２の頂面がもっともな研磨停止指標として作用する。
図３Ｇを参照するに、誘電体ゲートスタックプレースホルダー３３２が除去され、チャネル領域３０４上に、そして歪み誘起エピタキシャルソース／ドレイン領域３０８’に直に隣接するように、層間誘電体膜３１０内にトレンチ３６０が設けられる。誘電体ゲートスタックプレースホルダーは、層間誘電体膜３１０、チャネル領域３０４及び歪み誘起エピタキシャルソース／ドレイン領域３０８’の露出面に最小限の影響しか及ぼさないようにするのに適した如何なる技術によって除去されてもよい。本発明の一実施形態によれば、誘電体ゲートスタックプレースホルダー３３２は、ドライ又はウェットのエッチング処理工程を用いて除去される。一実施形態において、誘電体ゲートスタックプレースホルダー３３２は実質的に窒化シリコンを有し、層間誘電体膜３１０は二酸化シリコンを有し、チャネル領域３０４はシリコンを有し、歪み誘起エピタキシャルソース／ドレイン領域３０８’はシリコン／ゲルマニウムを有し、そして、誘電体ゲートスタックプレースホルダー３３２を除去するために、少なくともＨＢｒガスを使用するドライエッチングプロセスが用いられる。他の一実施形態において、誘電体ゲートスタックプレースホルダー３３２は、１３０−１６５℃の範囲内の温度のリン酸水溶液を有するウェットエッチングを用いて除去される。特定の一実施形態において、誘電体ゲートスタックプレースホルダー３３２とチャネル領域３０４との間に、エッチングストッパとして作用する二酸化シリコンの薄い層が用いられる。この薄い二酸化シリコン層は、その後、超希釈ＨＦ水溶液を用いる短時間のウェットエッチング工程によって除去される。
図３Ｈを参照するに、チャネル領域３０４上に、そして歪み誘起エピタキシャルソース／ドレイン領域３０８’に直に接触するように、トレンチ３６０内にゲート誘電体層３０６が堆積される。ゲート誘電体層３０６は、図２のゲート誘電体層２０６に関連して説明した如何なる材料又は材料の組み合わせを有していてもよい。ゲート誘電体層３０６は、チャネル領域３０４の露出面を実質的に共形に被覆する如何なる技術によって堆積されてもよい。また、ゲート誘電体層３０６は、図３Ｈに示すように、層間誘電体膜３１０の側壁を実質的に共形に被覆する如何なる技術によって堆積されてもよい。本発明の一実施形態によれば、ゲート誘電体層３０６は、原子層堆積、化学気相堆積、及びチャネル領域３０４の頂面の熱消費からなる群から選択された技術によって堆積される。ゲート誘電体層は、チャネル領域及び後に形成されるゲート電極とともに高性能キャパシタを形成するのに適した厚さに堆積され得る。一実施形態において、ゲート誘電体層は実質的に、１０−６０Åの範囲内の厚さのｈｉｇｈ−ｋ誘電体層を有する。特定の一実施形態において、ゲート誘電体層は実質的に、５−４０Åの範囲内の厚さの酸化ハフニウムの頂部層と、３−６Åの範囲内の厚さの二酸化シリコンの底部層とを有する。代替的な一実施形態において、ゲート誘電体層は、図３Ａの事前パターニングされる誘電体ゲートスタックプレースホルダー層３３０と基板３０２との間に形成される。該ゲート誘電体層は、その後にパターニングされ、図３Ｂ−Ｇに関連して説明した全ての処理工程を通して担持される。
図３Ｉを参照するに、ゲート誘電体層３０６の頂面上及びトレンチ３６０内に導電層３７０が形成される。導電層３７０は、図２のゲート電極２１８に関連して説明した如何なる材料を有していてもよい。一実施形態において、導電層３７０は、バルク状のトレンチ充填部と、その下の薄い仕事関数設定部とを有する。導電層３７０は、ボイド形成の虞を最小にしながらトレンチ３６０を実質的に充填することが可能な如何なる技術によって堆積されてもよい。一実施形態において、導電層３７０は、電気めっき、無電解めっき、原子層堆積、化学気相堆積及び物理気相堆積からなる群から選択された技術によって堆積される。
図３Ｊを参照するに、層間誘電体膜３１０より上方のゲート誘電体層３０６及び導電層３７０の部分が除去され、ゲート電極３１８が設けられる。層間誘電体膜３１０より上方のゲート誘電体層３０６及び導電層３７０の部分は、実質的に平坦な層間誘電体膜３１０の表面をもたらすのに適した如何なる技術によって除去されてもよい。一実施形態において、層間誘電体膜３１０より上方のゲート誘電体層３０６及び導電層３７０の部分は、化学機械研磨工程によって除去される。
このように、置換ゲートインテグレーション法にて誘電体ゲートスタックプレースホルダーを用いることによって、チップレス歪み誘起エピタキシャルソース／ドレイン領域が半導体デバイスに組み込まれ得る。一実施形態において、歪み誘起エピタキシャルソース／ドレイン領域３０８’は実質的に、ボロンドープされたシリコン／ゲルマニウムを有し、チャネル領域３０４は実質的にシリコンを有し、図３Ｊに矢印で示すように、チャネル領域３０４に一軸性の圧縮歪みが引き起こされる。図３Ｊに関連して説明した構造は、その後、半導体デバイスの形成を完了させて該デバイスを集積回路に組み込むための典型的な処理工程にかけられ得る。例えば、本発明の一実施形態によれば、その後、層間誘電体膜３１０内且つ歪み誘起エピタキシャルソース／ドレイン領域３０８’上に、コンタクトホールが形成される。そして、バックエンド金属層の形成に先立って、コンタクトを介してのシリサイド化工程が行われる。代替的な一実施形態においては、図３Ｅのブランケット誘電体膜３５０の堆積に先立って、歪み誘起エピタキシャルソース／ドレイン領域３０８’上にシリサイド層が形成される。
本発明はプレーナ型半導体デバイスに限定されない。図４Ａ−Ｇは、本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域を有するトリゲートＭＯＳ−ＦＥＴの製造方法を表す断面図である。
図４Ａを参照するに、バルク半導体部４０２Ａと分離部４０２Ｂとを有する３次元状の基板４０２の上に、誘電体ゲートスタックプレースホルダー４３２が形成される。図４Ｂに示すように、３次元基板４０２のバルク半導体部４０２Ａの露出部にエッチング除去領域４４０が形成される。本発明の一実施形態によれば、チャネル領域４０４は誘電体ゲートスタックプレースホルダー４３２の下に保持される。図４Ｃを参照するに、エッチング除去領域４４０内に、チャネル領域４０４に直に隣接し且つ誘電体ゲートスタックプレースホルダー４３２に直に接触する歪み誘起エピタキシャルソース／ドレイン領域４０８が選択的に形成される。そして、図４Ｄに示すように、誘電体ゲートスタックプレースホルダー４３２、歪み誘起エピタキシャルソース／ドレイン領域４０８、及び３次元基板４０２の分離部４０２Ｂの上に、ブランケット誘電体層４５０が堆積される。図４Ｅを参照するに、ブランケット誘電体層４５０及び誘電体ゲートスタックプレースホルダー４３２の頂部が平坦化され、層間誘電体膜４１０と平坦化された誘電体ゲートスタックプレースホルダー４３４とが形成される。そして、図４Ｆに示すように、平坦化された誘電体ゲートスタックプレースホルダー４３４が除去され、それにより、層間誘電体膜４１０内にトレンチ４６０が形成されるとともに、チャネル領域４０４が露出される。図４Ｇを参照するに、その後、トレンチ４６０内に、ゲート誘電体層４０６及びゲート電極４１８が形成される。故に、置換ゲートインテグレーション法にて誘電体ゲートスタックプレースホルダーを用いることにより、チップレス歪み誘起エピタキシャルソース／ドレイン領域がトリゲートデバイスに組み込まれ得る。トリゲートデバイスは、技術的に知られている従来からの処理工程によって、集積回路に組み込まれ得る。
本発明は、スペーサのない半導体デバイスに限定されるものではない。エピタキシャル成長プロセス中に半導体ゲートスタックプレースホルダー上への堆積を阻止する薄い誘電体スペーサを外側に有する半導体ゲートスタックプレースホルダーが用いられてもよい。図５Ａ−Ｂは、本発明の一実施形態に従った、チップレス・エピタキシャルソース／ドレイン領域と誘電体スペーサとを有するプレーナＭＯＳ−ＦＥＴの製造方法を表す断面図である。
図５Ａを参照するに、誘電体側壁スペーサ５９０を備えた半導体ゲートスタックプレースホルダー５３２が設けられる。この構造は、上述の図３Ｂに対応するが、誘電体側壁スペーサの構造が付加されている。一実施形態において、半導体ゲートスタックプレースホルダー５３２は実質的にポリシリコンを有し、誘電体側壁スペーサ５９０は実質的に誘電体材料を有する。図５Ｂを参照するに、歪み誘起エピタキシャルソース／ドレイン領域５０８が、誘電体側壁スペーサ５９０のそれぞれの側に形成され、誘電体側壁スペーサ５９０及び置換ゲート電極５１８の双方をアンダーカットする。この構造は、上述の図３Ｊに対応するが、誘電体側壁スペーサの構造が付加されている。
チップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス、及びその製造方法を開示した。一実施形態において、半導体デバイスは基板上にゲートスタックを有する。ゲートスタックは、ゲート誘電体層とその上のゲート電極とを有し、基板内のチャネル領域の上に位置する。半導体デバイスはまた、基板内で、チャネル領域のそれぞれの側に一対のソース／ドレイン領域を有する。一対のソース／ドレイン領域はゲート誘電体層と直接的に接触し、該一対のソース／ドレイン領域の格子定数はチャネル領域の格子定数と異なるものにされる。一実施形態において、半導体デバイスは誘電体ゲートスタックプレースホルダーを用いて形成される。

Claims (20)

  1. 基板上のゲートスタックであり、ゲート誘電体層上にゲート電極を有し、且つ前記基板内のチャネル領域上に位置するゲートスタック；及び
    前記基板内の、前記チャネル領域のそれぞれの側の一対のソース／ドレイン領域であり、当該一対のソース／ドレイン領域は前記ゲート誘電体層に直に接触し、且つ当該一対のソース／ドレイン領域の格子定数は前記チャネル領域の格子定数と異なる、一対のソース／ドレイン領域；
    を有する半導体デバイス。
  2. 前記ゲート電極は金属ゲート電極であり、且つ前記ゲート誘電体層は高誘電率ゲート誘電体層である、請求項１に記載の半導体デバイス。
  3. 前記高誘電率ゲート誘電体層は、前記金属ゲート電極と前記チャネル領域との間に位置し、且つ前記金属ゲート電極の側壁に沿って位置する、請求項２に記載の半導体デバイス。
  4. 前記高誘電率ゲート誘電体層の前記金属ゲート電極の前記側壁に沿った部分に直に隣接する層間誘電体膜、を更に有する請求項３に記載の半導体デバイス。
  5. 前記チャネル領域は実質的にシリコンを有し、且つ前記一対のソース／ドレイン領域は実質的に、ゲルマニウム原子の原子濃度が２０−３５％の範囲内であるシリコン／ゲルマニウムを有する、請求項１に記載の半導体デバイス。
  6. 前記基板内の、前記一対のソース／ドレイン領域の外縁に隣接する、ボロンの外方拡散領域、を更に有する請求項５に記載の半導体デバイス。
  7. 前記一対のソース／ドレイン領域の前記格子定数は、前記チャネル領域の前記格子定数と、少なくとも０．１％異なる、請求項１に記載の半導体デバイス。
  8. 前記一対のソース／ドレイン領域はおよそ５５°のアンダーカット形状を有する、請求項１に記載の半導体デバイス。
  9. ゲート誘電体層上にゲート電極を有するゲートスタックを基板上に形成する工程；及び
    前記基板内にチャネル領域を定めるように、前記基板内且つ前記ゲートスタックのそれぞれの側に、一対のソース／ドレイン領域を形成する工程であり、該一対のソース／ドレイン領域は前記ゲート誘電体層に直に接触し、且つ該一対のソース／ドレイン領域の格子定数は前記チャネル領域の格子定数と異なる、工程；
    を有する、半導体デバイスを製造する方法。
  10. 前記ゲート電極は金属ゲート電極であり、且つ前記ゲート誘電体層は高誘電率ゲート誘電体層である、請求項９に記載の方法。
  11. 前記高誘電率ゲート誘電体層は、前記金属ゲート電極と前記チャネル領域との間に形成され、且つ前記金属ゲート電極の側壁に沿って形成される、請求項１０に記載の方法。
  12. 前記高誘電率ゲート誘電体層の前記金属ゲート電極の前記側壁に沿った部分に直に隣接するように層間誘電体膜を形成する工程、を更に有する請求項１１に記載の方法。
  13. 前記チャネル領域は実質的にシリコンを有し、且つ前記一対のソース／ドレイン領域は実質的に、ゲルマニウム原子の原子濃度が２０−３５％の範囲内であるシリコン／ゲルマニウムを有する、請求項９に記載の方法。
  14. 前記一対のソース／ドレイン領域の外縁に隣接するボロンの外方拡散領域を前記基板内に形成する工程、を更に有する請求項１３に記載の方法。
  15. 前記一対のソース／ドレイン領域の前記格子定数は、前記チャネル領域の前記格子定数と、少なくとも０．１％異なる、請求項９に記載の方法。
  16. 前記一対のソース／ドレイン領域は、およそ５５°のアンダーカット形状を有するように形成される、請求項９に記載の方法。
  17. 基板上に誘電体ゲートスタックプレースホルダーを形成する工程；
    前記基板内且つ前記誘電体ゲートスタックプレースホルダーのそれぞれの側に、一対のエッチング除去領域を形成する工程；
    前記基板内にチャネル領域を定めるように、前記一対のエッチング除去領域に一対のソース／ドレイン領域を形成する工程であり、該一対のソース／ドレイン領域は、前記チャネル領域の格子定数と異なる格子定数を有する材料層をエピタキシャル成長させることによって形成され、且つ該一対のソース／ドレイン領域は前記誘電体ゲートスタックプレースホルダーと直に接触する、工程；
    前記誘電体ゲートスタックプレースホルダー及び前記一対のソース／ドレイン領域を覆う層間誘電体膜を形成する工程；
    前記誘電体ゲートスタックプレースホルダーの頂面を露出させるが前記一対のソース／ドレイン領域の頂面は露出させないように、前記層間誘電体膜を平坦化する工程；
    前記誘電体ゲートスタックプレースホルダーを除去し、前記層間誘電体膜内にトレンチを形成する工程；
    前記トレンチの底面に、且つ前記トレンチの側壁に沿って、高誘電率ゲート誘電体層を形成する工程；及び
    前記高誘電率ゲート誘電体層の前記トレンチの前記底面に位置する部分と、前記高誘電率ゲート誘電体層の前記トレンチの前記側壁に沿った部分との上に、金属ゲート電極を形成する工程；
    を有する、半導体デバイスを製造する方法。
  18. 前記誘電体ゲートスタックプレースホルダーは前記基板と直に接触する、請求項１７に記載の方法。
  19. 前記一対のエッチング除去領域は、およそ５５°のアンダーカット形状を有するように形成される、請求項１７に記載の方法。
  20. 前記一対のソース／ドレイン領域の前記格子定数は、前記チャネル領域の前記格子定数と、少なくとも０．１％異なる、請求項１７に記載の方法。
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