CN101359598B - 应变沟道半导体结构的制造方法 - Google Patents

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Abstract

本发明是关于一种应变沟道半导体结构的制造方法，包括：提供具有一有源区的一基底，该基底为具有第一自然晶格常数的第一半导体材料所构成而该有源区为形成于该基底内的至少一隔离区所定义而成；形成至少一第一堆栈栅极于该有源区内；部分蚀刻该基底，于邻近各第一堆栈栅极的基底内形成多个凹陷区，该些凹陷区分别露出该基底的第一半导体材料；于各凹陷区内仅填入第二半导体材料以形成一晶格不相称区；移除各第一堆栈栅极的掩模层，于该有源区内的基底上形成至少一第二堆栈栅极以及邻近的一对晶格不相称区，而于该有源区各端的所述晶格不相称区之一的外部侧与该隔离区之间为该基底的第一半导体材料所隔开。

Description

应变沟道半导体结构的制造方法
本申请是分案申请，原申请的申请日是2004年7月23日，申请号是200410070875.5，发明名称是《应变沟道半导体结构及其制造方法》。
技术领域
本发明涉及一种半导体结构，且特别涉及一种应变沟道(strained-channel)半导体结构的制造方法。
背景技术
近十几年来，随着金氧半导体场效应晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)尺寸的缩小，包括栅极长度与栅极氧化层厚度的缩小，已使得持续改善速度效能、密度与每单位IC(integrated circuits)成本成为可能。
为了更进一步提升晶体管的效能，可利用在晶体管沟道的应变(strain)来改善载子迁移率及达到组件缩小的目的。以下介绍几个使沟道区应变的既有方法：
常见方法之一为，如1992年12月于加州旧金山所举行的InternationalElectron Devices Meeting所发表刊物中第1000-1002页处，由J.Welser等人于标题为“NMOS and PMOS transistors fabricated in strainedsilicon/relaxed silicon-germanium structures”的论文中，将一松散硅锗(SiGe)缓冲层110提供于沟道区126的下方，如图1a所示。
而于图1b与图1c中，则利用一相异晶格常数的简单区块来显示于缓冲层110内的松散锗化硅层114与应变硅层130间的横截面。于图1b中，区块135表示硅的自然晶格常数，其晶格常数比区块115中锗化硅的自然晶格常数为小；而在图1c中，当一外延硅薄膜(区块135)成长在松散锗化硅层114(区块115)上时，区块135中硅的单位晶格136藉由横向延伸而产生一二维上的拉伸应变(biaxial tensile strain)，使上述外延硅薄膜转变为如图1a所示的应变硅层130。
于图1a中，形成于应变硅层130上的一晶体管具有处于此二维上的拉伸应变的沟道区126。于此法中，松散锗化硅层114是作为将应变传入沟道区126下的一应力区(stressor)。而于此例中，此应力区是设置于沟道区126的下方。藉由上述二维上的拉伸应变的硅沟道的影响，整个晶体管中电子与空穴的迁移率可有显著的改善。而于上述方法中，外延硅层130是于晶体管形成前先行应变。
因此，上述方法需特别注意之处在于后续CMOS的高温工艺所可能导致的应变松散(strain relaxation)。另外，由于锗化硅缓冲层110的厚度是以微米等级的速度成长，所以此法可说是非常昂贵。此外，于松散锗化硅层114中存在许多位错(dislocation)现象，有些还会增生到应变硅层130中而导致高缺陷密度，进而使晶体管效能受到负面的影响。
此外，于2000年的Simulation of Semiconductor Processes and Devices(SISPAD)期刊中第151-154页处，Ouyang等人于标题为“Two-dimensionalbandgap engineering in a novel Si/SiGe pMOSFET with enhanced deviceperformance and scalability”的论文中则揭露了具有锗化硅源/漏极以及锗化硅量子井沟道(quantum well channel)的一pMOSFET。
再者，A.Murthy等人于标题为“Semiconductor transistor having astressed channel”的美国第2003/0080361号专利申请案中则揭露了另一种藉由设置于沟道区的邻近侧边上的应力区(stressor)而于沟道区内形成应变的方法，并揭露了如图2中所示结构。
图2中显示了具有栅极结构G的一半导体晶体管的剖面情形，在此于栅极结构G中堆栈栅极203的组件则省略以简化图标。在此，堆栈栅极203是设置于如硅基底200的一半导体基底的表面上且位于设置于硅基底200内的两隔离区202之间。此外，两掺杂区204a及204b则设置于介于隔离区202间的硅基底200内并位于堆栈栅极203的对称侧。沟道区208则形成于掺杂区204a及204b间的硅基底200内，而包含硅、锗及硼的膜层206a及206b则外延地形成于设置于堆栈栅极203对称侧的掺杂区204a及204b上的各别区域并作为应力区(stressor)。
然而，于如此的半导体晶体管中，膜层206a及206b对应于沟道区208的外部侧与邻近的隔离区202完全接触且各应力区(膜层206a及206b)对于沟道区208所造成的应变则将为其邻近的隔离区202所缓冲，以至于无法最佳化沟道区208中的应变且其内应变将被减低。
图3为图2中区域210的放大情形，用以说明邻近于应力区(例如膜层206a)的隔离区202及部分沟道区(即掺杂区204a及其邻近的沟道区208)内的原子排列情形。此时，掺杂区204a包含相同于硅基底200的材料，而其内的原子排列情形即为具有自然晶格常数的硅原子210的排列。在此，于膜层206a内，其原子排列则如具有大于其邻近的掺杂区204a内硅原子210的自然晶格常数的另一自然晶格常数且由外延形成的锗化硅(SiGe)原子212的排列。
此外，膜层206a亦接触其左侧的隔离区202。上述隔离区202通常为如二氧化硅214的非晶(amorphous)材料所填满，故无法于隔离区202内的非晶材料及膜层206a间形成具有适当原子排列的异质接面(hetero-junction)。因此，位于隔离区202内如二氧化硅214的非晶材料与应力区内材料将无法依照特定方式而排列。
再者，填入于隔离区202的二氧化硅214具有较沟道区(如掺杂区204a与沟道区208)内硅材料较小的杨氏系数(约为69GPa，硅约为170GPa)，故于固定张力下将导致较大的应变。因此，填入有二氧化硅的隔离区202将较沟道区内硅材料更具有挤压性及延展性，而藉由应力区(如膜层206a)提供至邻近掺杂区204的沟道区208的应变将部分为此邻近隔离区202的二氧化硅所缓冲(buffered)，以至于无法最适化沟道区208中的应变且将减低其内的应变。
因此，本发明提供了一种应变沟道半导体结构，其藉由改善内部应力区的位置及相关设计以改善于沟道区内的应变。
发明内容
有鉴于此，本发明的主要目的在于提供一种具有应变沟道晶体管的一半导体结构。
本发明的另一目的在于提供具有由多个应变沟道晶体管所组成的一晶体管数组的一应变沟道半导体结构，其中邻近各应变沟道晶体管的源/漏极区内的材料晶格不相称于其沟道区内的材料。
本发明的另一目的在于提供一种具有至少一应变沟道晶体管的应变沟道半导体结构，其中其端处内的晶格不相称区的外部侧横向地接触其邻近基底的第一半导体材料以使得施加于应变沟道区的应变无法为其邻近的隔离区材料所缓冲。
本发明的另一目的在于提供一种应变沟道半导体结构的制造方法用以制造包含至少一个应变沟道晶体管的应变沟道半导体结构。
为达上述目的之一，本发明提供了一种应变沟道半导体结构，包括一基底，由具有第一自然晶格常数的一第一半导体材料所构成；一沟道区，设置于基底内；一堆栈栅极，设置于沟道区上，其包含有依序堆栈于沟道区上的一栅极介电层及一栅电极；以及一对源/漏极区，对称地设置于邻近于沟道区的基底中，其中各源/漏极区包括包含具有相异于第一自然晶格常数的第二自然晶格常数的第二半导体材料及具有相对于堆栈栅极的一内部侧及一外部侧的一晶格不相称区，而至少一外部侧横向地接触构成基底的第一半导体材料。
于一较佳实施例中，可于邻近于源/漏极区的基底中设置一隔离区，此隔离区并无接触源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的间距。
而于另一较佳实施例中，上述隔离区可为一锥形隔离区，此锥形隔离区大体接触源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的平均间距。
而于一较佳实施例中，可于邻近于源/漏极区的基底中分别设置两隔离区，且此些隔离区皆无接触源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的间距。
而于另一较佳实施例中，上述隔离区之一为锥形隔离区，且大体接触其邻近源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的平均间距。
此外，另一隔离区则无接触其邻近源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的间距。
为达上述目的之一，本发明提供了一种应变沟道半导体结构，包括一基底，由具有第一自然晶格常数的一半导体材料所构成；多个沟道区，分隔地设置于基底内；一栅极数组，包含有多个堆栈栅极，而每一堆栈栅极包括依序堆栈于每一沟道区上的一栅极介电层以及一栅电极；以及多个源/漏极区，交错地设置于邻近于此些沟道区的基底中，其中各源/漏极区包括包含具有相异于该第一自然晶格常数的第二自然晶格常数的第二半导体材料及具有相对于堆栈栅极的一内部侧及一外部侧的一晶格不相称区，而至少一邻近于该栅极数组各端的外部侧横向地接触基底的第一半导体材料。
于一较佳实施例中，可于邻近于端处的一源/漏极区的基底中设置一隔离区，此隔离区并无接触上述源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的间距。
而于另一较佳实施例中，上述隔离区可为锥形隔离区，此隔离区大体接触上述源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的平均间距。
而于一较佳实施例中，可于邻近于源/漏极区的基底中分别设置两隔离区，且此些隔离区皆无接触源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的间距。上述隔离区至少其中之一为锥形隔离区，且大体接触其邻近源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的平均间距。此外，另一隔离区则无接触其邻近源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的间距。
本发明亦提供了一种应变沟道半导体结构的制造方法，包括下列步骤：提供具有一有源区的一基底，其中基底为具有第一自然晶格常数的第一半导体材料所构成而有源区为形成于该基底内的至少一隔离区所定义而成；形成至少一第一堆栈栅极于该有源区域内，其中各第一堆栈栅极包括依序堆栈于基底的一部分上的一栅极介电层、一栅极电极及一掩模层；蚀刻基底，于邻近各第一堆栈栅极的基底内形成多个凹陷区；于各凹陷区内填入具有异于第一自然晶格常数的第二自然晶格常数的第二半导体材料以形成一晶格不相称区；以及移除各第一堆栈栅极的掩模层，于有源区内的基底上形成至少一第二堆栈栅极以及邻近的一对晶格不相称区，其中各晶格不相称区具有相对于邻近第二堆栈栅极的一内部侧及一外部侧，而于有源区各端的此些晶格不相称区之一的外部侧与该隔离区之间为基底的第一半导体材料所大体隔开。
此外，可于各第二堆栈栅极的侧壁上更形成一第二间隔物且大体覆盖于邻近的晶格不相称区的一部分。并接着于邻近各第二堆栈栅极的基底内形成一对源/漏极区以形成至少一MOS晶体管，其中各源/漏极区皆包含上述晶格不相称区。
于一较佳实施例中，上述隔离区可为锥状隔离区且于各端处的上述晶格不相称区之一的外部侧与此锥状隔离区的上部边角相接触。
于另一较佳实施例中，于各端的上述晶格不相称区之一的外部侧并无接触隔离区。
于另一较佳实施例中，上述隔离区为具有高于基底并部分覆盖于基底上的一凸悬部的隆起型隔离区使得于各端的上述晶格不相称区之一的外部侧不接触此隔离区。
此外，于蚀刻基底以形成多个凹陷区的步骤中，更包括形成至少一掩模图案的步骤，该掩模图案大体覆盖于隔离区及其邻近有源区域内的一部分基底以致于有源区域内各端的晶格不相称区之一的外部侧无接触基底内的隔离区。
于另一较佳实施例中，有源区为形成于基底内的两隔离区所定义出且位于各端的此些隔离区的一无接触源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的间距。
而于另一较佳实施例中，上述隔离区之一为一锥形隔离区，且大体接触其邻近源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的平均间距。
而于另一较佳实施例中，上述隔离区之一为一锥形隔离区，且大体接触其邻近源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的平均间距；而另一隔离区则无接触其邻近源/漏极区中的晶格不相称区的外部侧，并具有一大于50埃的间距。
于另一较佳实施例中，于各端处的此些晶格不相称区的外部侧皆无接触上述隔离区。
于本发明中，藉由介于隔离区及作为施加应力于沟道区的应力区的邻近晶格不相称区的不接触或轻微接触情形，可使得施加于应变沟道区的应变无法为其邻近隔离区的材料所缓冲而达到最适化沟道区内的应变的情形。
附图说明
图1a～图1c为一系列剖面图，用以说明具有作为应力区的一松弛锗化硅层以使外延硅层上方产生应变的习知应变硅(strained-Si)晶体管；
图2为一剖面图，用以说明使沟道应变的另一习知应变硅晶体管；
图3为图2中部分区域的放大图；
图4a～图4h为一系列剖面图，用以说明依据本发明的第一实施例所形成的应变沟道半导体结构；
图5a～图5b为一系列剖面图，用以说明依据本发明的第二实施例所形成的应变沟道半导体结构；
图6a～图6h为一系列剖面图，用以说明依据本发明的第三实施例所形成的应变沟道半导体结构；
图7a～图7c为一系列剖面图，用以说明依据本发明的第四实施例所形成的应变沟道半导体结构；以及
图8a～图8e为一系列剖面图，用以说明依据本发明的第五实施例所形成的应变沟道半导体结构。
符号说明：
100、200～硅基底；     110～松散硅锗缓冲层；
114～松散锗化硅层；    122～漏极；
124～源极；            126～沟道区；
142～栅电极；          130～应变硅层；
135～硅区块；          136～硅的单位晶格；
115～锗化硅区块；          202～隔离区；
203～堆栈栅极；            204a、204b～掺杂区；
206a、206b～膜层；         210～硅原子；
212～硅锗原子；            214～二氧化硅材料；
G～栅极结构。
300、400、500～基底；
302、402、508、508’～隔离区；
304、404、510～栅极介电层；
306、406、512～栅电极；    308、408、514～掩模层；
310、412、516～凹陷；
312、414、518～第二半导体材料；
314、416、520～晶格不相称区；
318、418、522～浅源/漏极延伸区；
320、420、524～间隔物；
322、422、526～深源/漏极区；
324、424、528～源/漏极区；
326、426、530～应变沟道区；
328、428a、532～保护间隔物；
330～上盖层；             332～导电层；
428～保护层；             504～垫氧化层；
506～垫掩模层；           AA～有源区；
G～第一堆栈栅极；         G’～第二堆栈栅极；
D～凹陷深度；
d1～晶格不相称区与隔离区的间距；
d1’～晶格不相称区与隔离区的平均间距；
d2～晶格不相称区与堆栈栅极的间距；
30a～30d、40a～40d、50a～50b～晶体管。
具体实施方式
下列实施例为更充分说明本发明，并无限制其领域之意，且在此领域熟习此技艺者，可对此做些许更动与变化。
第一实施例：
本发明的应变沟道半导体结构的制造方法，将藉由图4a至图4h加以说明。
于图4a中，首先提供第一半导体材料所构成的一基底300。基底300包含由形成于基底300内的隔离结构(未图标)所定义出的多个有源区并用以形成组件于其内。为简化图示，于图4a中则仅显示由两邻近的隔离区302所定义出的一有源区AA。在此，基底300的第一半导体材料可例如为元素态、合金形式或化合物的半导体材料，其较佳地为如硅的元素态半导体材料。在此，隔离区302则例如为传统的浅沟渠隔离物(shallow trench isolation，STI)。
接着，于有源区AA内形成一包含依序堆栈于基底300的部分表面上的栅极介电层304、栅电极306及掩模层308的第一堆栈栅极G。在此，栅极介电层304可藉由热氧化反应、热氧化反应后再经氮化处理、化学气相沉积法、如溅镀的物理气相沉积法或其它习知技术所形成。而栅极介电层304材料可为二氧化硅、氮氧化硅(silicon oxynitride)或其组合，其厚度介于3至100埃间，较佳地低于于10埃或更少。此外，栅极介电层304材料亦可能为具有相对介电常数大于8的高介电常数(high-k)材料，例如具有相当约3埃至100埃等效氧化硅厚度的氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、硅酸锆(ZrSiO4)、氧化镧(La2O3)或其组合。在此，栅电极306的材料则可为多晶硅、多晶锗化硅、如钼或钨的耐火金属、如氮化钛的化合物、其组合物或其它导电材料。此外，亦可于栅电极306内导入如广为所知的改变栅电极306的功函数注入以改变其功函数。在此，掩模层308则可为由化学气相沉积法(CVD)所形成的氮化硅或二氧化硅材料所构成。
在此，第一堆栈栅极G为依序于基底300上形成一介电层(未显示)、一栅电极材料层(未显示)以及一掩模材料层(未显示)所形成。接着，掩模材料层经图案化后而形成用以定义栅电极306的一掩模层308，并藉由此掩模层308作为蚀刻掩模以定义栅电极材料层及介电层，进而形成栅电极306与栅极介电层304及最后形成一掩模层308于其上。因此，栅电极306与沟道区间为栅极介电层304所电性隔离。在此，当基底300包含硅材料时，栅极介电层304的材料则较佳地为氮氧化硅，而栅电极306则较佳地为采用含氯与溴的化学法所蚀刻而成，以得到较佳蚀刻选择比。
于图4b中，接着藉由施行如电浆干蚀刻的蚀刻步骤(未显示)以蚀刻有源区AA内未为第一堆栈栅极G所覆盖的基底300。如此，于邻近第一堆栈栅极G对称侧的基底300内则形成有具有深度D的多个凹陷310。上述凹陷310的深度D约为50～2000埃，较佳地为50～600埃。
接着藉由如化学气相沉积(CVD)、超高真空化学气相沉积(UHV-CVD)或分子束外延的外延程序(未显示)以于此些凹陷310内填入具有异于基底300的第一半导体材料的第二自然晶格常数的第二半导体材料。此第二半导体材料可为元素态、合金或化合物的半导体材料，较佳地为包含硅与锗、硅与碳以及硅、碳及锗的组成物的合金半导体材料。
如此，于凹陷310内便形成了晶格不对称区314，其具有相对于第一堆栈栅极G的一内部侧及一外部侧。在此，其内部侧完全地横向接触栅极介电层304下方的基底300的一侧。
如图4c所示，接着于移除掩模层308后，则于基底300的有源区AA内留下第二堆栈栅极G’。接着可藉由习知的源/漏极区(source/drain region)及间隔物(spacer)工艺以分别于第二堆栈栅极G’下方的部分基底300内形成源/漏极延伸区318、于第二堆栈栅极G’的各侧壁上形成间隔物320以及于邻近于第二堆栈栅极G’的基底300内形成深源/漏极区322进而形成一应变沟道晶体管30a。在此，由源/漏极延伸区318及深源/漏极区322所组成的源/漏极区324则包含了作为施加应变于邻近沟道区的应力区(stressor)的晶格不对称区314。因此，于源/漏极区324间的基底300内便形成有一应变沟道区326。
值得注意的，图4c中内所显示的有源区域从为两隔离区302所定义而成，且每一隔离区302通常为具有相对于水平约80～90度倾斜侧壁的一锥状(taper)隔离结构。上述倾斜角非为90度，可使隔离材料较容易地填入于此些隔离结构内。因此，此些晶格不相称区314的每一外部侧与其邻近隔离区302间是由构成基底300的第一半导体材料所大体隔开且横向地大体接触邻近隔离区302的一倾斜侧壁的上部边角，其间具有大于50埃的平均间距(averaged distance)d1，故应力区(即晶格不相称区314)施加于应变沟道区326的应变将无法轻易地为此隔离区302所缓冲且可以最适化作用于应变沟道区326的应变。
再者，如图4b中所示的用以形成凹陷310的蚀刻步骤(未显示)施行前，可更藉由依序沉积及蚀刻如为二氧化硅的一保护层(未显示)而选择性地于第一堆栈栅极G的各侧壁上形成一保护间隔物328。因此，接着藉由施行后续工艺便可形成如图4d中所示一晶格不相称区314，其内部侧与第一堆栈栅极G的一侧的基底300间具有一位移量d2，并可藉由改变保护间隔物328的宽度而加以调整此位移量d2，此位移量d2较佳地少于700埃。
接着于移除图4d中所示的保护间隔物328后，则可藉由如图4c中所示的后续程序以形成如图4e中所示具有位移后的晶格不相称区314的应变沟道晶体管30b。
此外，如图4c中所示的深源/漏极区322的形成前，可更施行一外延程序(未显示)以于露出的晶格不相称区314表面形成一上盖层330。此上盖层330的厚度较佳地高出栅极介电层304约100～400埃而其材料可相同于构成基底300的第一半导体材料，例如为硅的元素态半导体材料，或为相同于前述第二半导体材料312的合金半导体材料。然后便形成了深源/漏极区322并最后形成了源/漏极区324’。此时，便形成了具有位于其晶格不相称区314上的上盖层330的一应变沟道晶体管30c，其结构如图4f中所图示。此上盖层330便可作为各源/漏极区324’的隆起部(raised portion)而进一步形成了所谓的隆起型源/漏极(raised source/drain)结构。
再者，可更藉由所谓的自对准金属硅化工艺(self-aligned silicideprocess)的施行以于如图4c及图4e中的源/漏极区324表面或如图4f中的上盖层330及此些图示中的栅电极306上选择性地形成材料如金属、金属硅化物或其组成的导电层332以降低源/漏极区324、324’与栅电极306的片电阻值。图4g则显示了具有位于晶格不相称区314表面上的导电层332的一应变沟道晶体管30d的结构。导电层332亦可形成如图4e中隆起型源/漏极区上的上盖层330上但于此不再加以显示以简化图示，且可为熟知此技艺者所能理解。
此外，如图4c中所示的应变沟道晶体管30a可更藉由前述制造方法形成于仅由一隔离区302所定义出的有源区AA内，其结构如图4h中所示。前述的用以形成具有位移后的晶格不相称区、隆起型源/漏极区或具有电阻值降低的源/漏极区与栅电极的应变沟道晶体管的制造方法亦可各别地或经由结合而实施以形成不同类型的可能应变沟道晶体管，故在此不以图4h中的应变沟道晶体管而加以限制。
如此，依据本发明的具有包含介于两晶格不相称区的一应变沟道区326的应变沟道晶体管30a、30b、30c或30d的一应变沟道半导体结构则分别如图标于图4c、4e、4f及4g中。如图4c所示具有应变沟道晶体管30a的应变沟道半导体结构，包括由第一半导体材料构成的一基底300；设置于基底内的一应变沟道区326；设置于应变沟道区326上的且包括依序堆栈的栅极介电层304与栅电极306的一堆栈栅极(如第二堆栈栅极G’)；对称地设置于基底300及/或部分邻近应变沟道区326的基底300的一对源/漏极区(如源/极极区324或隆起型源/漏极区324’)，其中每一源/漏极区包含为异于基底300的第一半导体材料的第二半导体材料所构成的一晶格不相称区314、相对于第二堆栈栅极G’的一外部侧及一内部侧且至少其外部侧的一横向地接触基底300的第一半导体材料。
此外，于前述半导体结构内的晶格不相称区314可适度地改变其位置且如位移后的晶格不相称区、隆起型源/漏极区、藉由自对准金属硅化物工艺降低电阻值等应用皆可各别地或经由结合而应用于本发明的制造方法中以形成具有不同类型的应变沟道半导体结构。
于如图4c、4e、4f、4h中所示本发明的应变沟道半导体结构中，基底300较佳地包含自然晶格常数约为5.431埃的硅，而晶格不相称区314较佳地包含自然晶格常数约在5.431至5.657埃间如锗化硅的合金半导体材料，此常数大于基底300的自然晶格常数且与锗在锗化硅合金中的浓度有关。晶格不相称区314内的锗在锗化硅合金中的克分子分数(mole fraction)较佳地介于约0.1至0.9。因此，晶格不相称区314便可作为一应力区以于应变沟道区326内的基底300中产生一源极至漏极方向的压缩应力与一垂直方向的上拉张力，使应变沟道区326处于一源极至漏极方向的压缩应力与垂直方向的拉伸张力中。当此应变沟道晶体管30a、30b、30c及30d为P沟道晶体管时，应变沟道区326的空穴迁移率显著增加，而使驱动电流(drive current)提升。此外，于晶格不相称区314中可更包含碳以构成一碳硅锗合金，其中碳的克分子分数大于0.01。
另外，当基底300较佳地包含硅而晶格不相称区314则较佳地包含如碳化硅合金的一合金半导体材料时，上述半导体材料的自然晶格常数比基底300小。此晶格不相称区314内的碳含量于碳化硅合金中的克分子分数(molefraction)较佳地介于约0.01至0.04以使晶格不相称区314成为一应力区并于应变沟道区326中产生一源极至漏极方向的拉伸张力与一垂直方向的压缩应力，使应变沟道区326处于一源极至漏极方向的上拉张力与垂直方向的压缩应力中。当上述应变沟道晶体管为N沟道晶体管时，应变沟道区326内电子迁移率显著增加，而使得驱动电流提升。再者，于晶格不相称区314可更包含锗，以构成一硅锗碳合金，其中锗的克分子分数大于0.05。
再者，于图4c、4e、4f、4h中的应变沟道区326中的压缩应变及拉伸应变约为0.1％至4％，较佳地为约1％至4％。于本实施例中，晶格不相称区314的厚度约介于50至2000埃，较佳地介于50至600埃。而压缩应变与拉伸应变是与上述图示中晶格不相称区314的晶格常数、厚度及在源/漏极区中的位置有关。
此外，当图4c、4e、4f、4h中应变沟道晶体管为p沟道晶体管时，基底300为经n型掺杂的基底而当上述图标中应变沟道晶体管为n沟道晶体管时，基底300则为经p型掺杂的基底。
第二实施例：
于第一实施例中经由图4a至图4h所图示的本发明的应变沟道半导体结构的制造方法亦可用于形成由多个形成于基底上的应变沟道晶体管所构成的晶体管数组。
具有此晶体管数组的应变沟道半导体结构则如图5a及图5b所图示以分别说明由形成于基底300内的一或两隔离区302所定义出的有源区AA内的应变沟道晶体管数组。于有源区AA内所形成的各晶体管在此则例如为图4c中所示的应变沟道晶体管30a。其栅极结构(如第二堆栈栅极G’)及邻近包含晶格不相称区314的源/漏极区324在此是交错地设置于基底300内及其上以形成与如或非门型(NOR type)电路或与非门型(NAND type)电路等功能性电路连结的晶体管数组。
于本实施例中的应变沟道半导体结构中，于其晶体管数组的一端或每端的源/漏极区324内的晶格不相称区314具有相对于其邻近栅极结构的一外部侧且此外部侧与其邻近的隔离区302是大体为构成基底300的第一半导体材料所大体隔开且大体接触其邻近隔离区302的一倾斜侧壁的上部边角，其间的平均距离d1大于50埃。如此应力区(如位于一端或每一端的晶格不相称区314)施加于应变沟道区326的应力将不会为邻近隔离区302所轻易缓冲而可最佳化于应变沟道区326处的应变。
再者，于图5a及图5b中所图示的晶格不相称区314可适度地改变其位置且如位移后的晶格不相称区、隆起型源/漏极区、藉由自对准金属硅化物工艺降低电阻值等应用皆可个别地或经由结合而应用于本发明的制造方法中以形成具有不同类型的应变沟道半导体结构，故在此而不以图5a及图5b中所图标的应变沟道半导体结构而加以限制。
第三实施例：
本发明的应变沟道半导体结构的另一制造方法，将藉由图6a至图6h加以说明。
于图6a中，首先提供由第一半导体材料所构成的一基底400。基底400包含由形成于基底400内的隔离结构(未图标)所定义出的多个有源区并用以形成组件于其内。为简化图示，于图6a中则仅显示由两邻近的隔离区402所定义出的一有源区AA。在此，构成基底400的第一半导体材料可为如元素态、合金或化合物半导体材料，其较佳地为如硅的元素态半导体材料。在此，隔离区402则例如为传统的浅沟渠隔离物(STI)。
接着，于有源区AA内形成包含依序堆栈于基底300的部分表面上的栅极介电层404、栅电极406及掩模层408的一第一堆栈栅极G。在此，栅极介电层404可藉由热氧化反应、热氧化反应后再经氮化处理、化学气相沉积法、如溅镀的物理气相沉积法或其它已知技术所形成。而栅极介电层404材料可为二氧化硅、氮氧化硅(silicon oxynitride)或其组合物，其厚度约介于3至100埃间，较佳地约介于为10埃或更少。此外，栅极介电层404材料亦可能为具有相对介电常数大于8的高介电常数(high-k)材料，例如具有相当约3埃至100埃等效氧化硅厚度的氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、硅酸锆(ZrSiO4)、氧化镧(La2O3)或其组合。在此，栅电极406的材料则可为多晶硅、多晶硅锗、如钼或钨的耐火金属、如氮化钛的化合物、其组合物或其它导电材料。此外，亦可于栅电极406内导入如广为所知的用以改变栅电极406的功函数注入以改变其功函数。在此，掩模层408则可为由化学气相沉积法(CVD)所形成的氮化硅或二氧化硅材料所构成。而两掩模图案410则接着选择性地形成于基底400上而各掩模图案410是大体设置于各隔离区402上并覆盖其邻近的一部分基底400表面。
在此，第一堆栈栅极G为依序于基底400上形成一介电层(未显示)、一栅电极材料层(未显示)以及一掩模材料层(未显示)所形成。接着，掩模材料层经图案化后而形成用以定义栅电极406的一掩模层408，并藉由此掩模层408作为蚀刻掩模以定义栅电极材料层及介电层，进而形成栅电极406与栅极介电层404及最后形成一掩模层408于其上。因此，栅电极406与沟道区间为栅极介电层404所电性隔离。在此，当基底400包含硅材料时，栅极介电层404的材料则较佳地为氮氧化硅，而栅电极406则较佳地为采用含氯与溴的化学法所蚀刻而成，以得较高蚀刻选择比。而藉由依序沉积及定义如光阻、二氧化硅或氮化硅材料的一第二掩模层(未显示)以形成掩模图案410于基底400上。
于图6b中，接着藉由施行如电浆干蚀刻的一蚀刻步骤(未显示)以蚀刻有源区AA内未为第一堆栈栅极G及掩模图案410所覆盖的基底400。如此，于邻近第一堆栈栅极G对称侧的基底400内则形成有具有深度D的数个凹陷412。上述凹陷412的深度D约为50～2000埃，较佳地为约50～600埃。
接着藉由如化学气相沉积、超高真空化学气相沉积或分子束外延的一外延程序(未显示)于此些凹陷区412内填入具有异于基底400的第一半导体材料的自然晶格常数的第二自然晶格常数的一第二半导体材料。此第二半导体材料可为元素态、合金或化合物的半导体材料且较佳地为包含硅与锗、硅与碳以及硅、碳及锗的组成物的合金半导体材料。
因此，于凹陷412内便形成了晶格不对称区416，其具有相对于第一堆栈栅极G的一内部侧及一外部侧。在此，其内部侧完全地横向接触栅极介电层404下方的基底400的一侧。
如图6c所示，接着于移除掩模层408及掩模图案410后，便于基底400上的有源区AA内留下第二堆栈栅极G’。接着可藉由习知的源/漏极区(source/drain region)及间隔物(spacer)工艺于第二堆栈栅极G’下方的部分基底400内形成源/漏极延伸区418、于第二堆栈栅极G’的各侧壁上形成间隔物420及于邻近于第二堆栈栅极G’的基底400内形成深源/漏极区422进而形成一应变沟道晶体管40a。在此，由源/漏极延伸区418及深源/漏极区422所组成的源/漏极区424则包含作为施加应变于邻近沟道区的应力区(stressor)的晶格不对称区416。因此，于源/漏极区424间的基底400内便形成有一应变沟道区426。
值得注意的，图6c中内所显示的有源区域AA为两隔离区402所定义而成，且每一晶格不相称区416的每一外部侧与其邻近隔离区402间是由构成基底400的第一半导体材料完全地隔开，而无横向地接触其邻近隔离区402，且其间的间距d1约大于50埃，使应力区(即晶格不相称区416)施加于应变沟道区426的应变将无法为隔离区402所缓冲且将可以最适化其作用于应变沟道区426的应变。
再者，于图6b中掩模图案410形成前，可藉由依序沉积及蚀刻一保护层428而选择性地于第一堆栈栅极G的各侧壁上形成一保护间隔物428a。此掩模图案410是于前述蚀刻步骤施行前，分别地形成于部分掩模层428上，此时的结构则如图6d所示，保护层428的材料则例如为二氧化硅。
因此，于移除掩模图案410及保护间隔物428a后，接着藉由施行图6b所示的后续工艺便可形成如图6e中所示一晶格不相称区416，其内部侧与第一堆栈栅极G的一侧基底400间具有一位移量d2，并可藉由改变保护间隔物428a的宽度而加以调整此位移量d2，此位移量d2较佳地少于700埃。
如此，具有经位移的晶格不相称区416的应变沟道晶体管40b可藉由图6c中所示的后续工艺而形成，其结构如图6f所示。
此外，掩模图案410可仅形成于如图6a中的隔离区402其中之一并覆盖一部分邻近的基底400表面。经由图6b至图6c所图示的后续工艺的施行，便形成一应变沟道晶体管40c，其具有晶格不相称区416的一外部侧大致与邻近隔离区402间由构成基底400的第一半导体材料所隔开，且横向地大体接触其邻近隔离区402一倾斜侧壁的上部边角，其间具有大于50埃的平均间距(averaged distance)d1’，而另一晶格不对称区416的外部侧与邻近隔离区402间则为构成基底400的第一半导体材料完全隔开，故应力区(即晶格不相称区416)施加于应变沟道区426的应变将无法轻易地为此隔离区402所缓冲且将可以最适化其作用于应变沟道区426的应变。图6g则显示了具有此应变沟道晶体管40c的半导体结构。
此外，如图6c中所示的应变沟道晶体管40a亦可藉由前述制造方法形成于仅为一隔离区402所定义出的有源区AA，其结构在此则未绘示，以简化图示。
再者，结合透过图6b至图6c以及图6d至图6f中所示的制造方法，更形成了另一种应变沟道晶体管40d，
其晶格不相称区416的移位一位移后的晶格不相称区，且其外部侧与邻近隔离区402间皆为构成基底400的第一半导体材料所完全隔开而无横向地接触邻近隔离区402的上部边角，并具有多于50埃的间距，使得作用于应变沟道区426的应变将无将无法为此隔离区402所缓冲且将可以最适化其作用于应变沟道区426的应变。于图6h中则显示了包含有此应变沟道晶体管40d的一半导体结构。
如此，依据本发明的具有包含介于两晶格不相称区的一应变沟道区426的应变沟道晶体管40a、40b、40c或40d的一应变沟道半导体结构则分别如图标于第6c、6f、6g及6g图中。如图6c所示具有应变沟道晶体管40a的应变沟道半导体结构，包括由第一半导体材料构成的一基底400；设置于基底内的一应变沟道区426；设置于应变沟道区426上的且包括依序堆栈的栅极介电层404与栅电极406的一堆栈栅极(如第二堆栈栅极G’)；对称地设置于基底400及/或部分邻近应变沟道区426的基底400的一对源/漏极区(如源/极极区324)，其中每一源/漏极区包含为异于基底300的第一半导体材料的第二半导体材料所构成的一晶格不相称区416、相对于第二堆栈栅极G’的一外部侧及一内部侧且至少其外部侧的一横向地接触基底400的第一半导体材料。
此外，于前述半导体结构内的晶格不相称区416可适度地改变其位置且如位移后的晶格不相称区、隆起型源/漏极区、藉由自对准金属硅化物工艺降低电阻值等应用皆可个别地或经由结合而应用于本发明的制造方法中以形成具有不同类型的应变沟道半导体结构。为简化图示起见，在此不在绘示其不同结构。
于如图6c、6f、6g、6h中所示本发明的应变沟道半导体结构中，基底400较佳地包含自然晶格常数约为5.431埃的硅，且晶格不相称区416较佳地包含一自然晶格常数约介于5.431至5.657埃如锗化硅合金的合金半导体材料，此常数与锗在锗化硅合金中的浓度相关且大于基底400的自然晶格常数。晶格不相称区416内的锗在锗化硅合金中的克分子分数(mole fraction)较佳地介于约0.1至0.9。因此，晶格不相称区416便可作为一应力区以于应变沟道区426内的基底400中产生一源极至漏极方向的压缩应力与一垂直方向的拉伸张力，使应变沟道区426处于一源极至漏极方向的压缩应力与垂直方向的拉伸张力中。当此应变沟道晶体管40a、40b、40c及40d为P沟道晶体管时，应变沟道区426的空穴迁移率显著增加，而使驱动电流(drive current)提升。此外，于晶格不相称区416中可更包含碳以成一碳硅锗合金，其中碳的克分子分数大于0.001。
此外，基底400较佳地包含硅且晶格不相称区416则较佳地包含如碳化硅合金的一合金半导体材料，而上述半导体材料的自然晶格常数比基底400小。此晶格不相称区416内的碳含量于硅化碳合金中的克分子分数(molefraction)较佳地介于约0.01至0.04以使晶格不相称区416成为一应力区并于应变沟道区426中产生一源极至漏极方向的上拉张力与一垂直方向的压缩应力，使应变沟道区426处于一源极至漏极方向的拉伸张力与垂直方向的压缩应力中。当上述应变沟道晶体管为N沟道晶体管时，应变沟道区426内电子迁移率显著增加，而使得驱动电流提升。再者，于晶格不相称区416可更包含锗，以为一硅锗碳合金，其中锗的克分子分数大于0.05。
再者，于图6c、6f、6g、6h中的应变沟道区426中的压缩应变及拉伸应变约为0.1％至4％，较佳地为约1％至4％。于本实施例中，晶格不相称区416的厚度约介于50至2000埃，较佳地介于50至600埃。而压缩应变与拉伸应变是与上述图示中晶格不相称区416的晶格常数、厚度及在源/漏极区中的位置有关。
此外，当图6c、6f、6g、6h中应变沟道晶体管为p沟道晶体管时，基底400为经n型掺杂的基底而当上述图标中应变沟道晶体管为n沟道晶体管时，基底400则为经p型掺杂的基底。
第四实施例：
于第三实施例中经由图6a至图6h所图示的本发明的应变沟道半导体结构的制造方法亦可用于形成具有多个位于基底上的应变沟道晶体管的一晶体管数组。
具有一晶体管数组的应变沟道半导体结构则如图7a、图7b及图7c所图示以分别说明形成于为基底400内的一或两隔离区402所定义出的有源区AA内的应变沟道晶体管数组。于有源区AA内所形成的各晶体管在此则例如为图6c中所示的应变沟道晶体管40a。其栅极结构(如第二堆栈栅极G’)及邻近包含晶格不相称区416的源/漏极区424在此是交错地设置于基底400内及其上以形成与如或非门型(NOR type)电路或与非门型(NAND type)电路等功能性电路连结的晶体管数组。
于本实施例中的应变沟道半导体结构中，于其晶体管数组的一端或各端的源/漏极区424内的晶格不相称区416具有相对于其邻近栅极结构的一外部侧且此外部侧与其邻近的隔离区402是大体为构成基底400的第一半导体材料所完全隔开且无接触其邻近隔离区302，其间距d1大于50埃。如此应力区(如位于一端或各端的晶格不相称区416)施加于应变沟道区426的应力将不会为邻近隔离区402所缓冲而可最适化于应变沟道区426处的应变。然而，于其晶体管数组一端的源/漏极区424内的晶格不相称区416的一外部侧与其邻近的隔离区402亦可为构成基底400的第一半导体材料所大体隔开且大体接触其邻近隔离区402的一倾斜侧壁的上部边角，其平均间距d1大于50埃。如此应力区(如位于一端或各端的晶格不相称区416)施加于应变沟道区426的应力将不会为邻近隔离区402所轻易缓冲而可最适化于应变沟道区426处的应变。
再者，图7a、图7b及图7c中所图示的晶格不相称区416可适度地改变其位置，而如位移后的晶格不相称区、隆起型源/漏极区、藉由自对准金属硅化物工艺降低电阻值等应用皆可个别地或经由结合而应用于本发明的制造方法中以形成具有不同类型的应变沟道半导体结构，而不以图7a、图7b及图7c中所图标的应变沟道半导体结构而加以限制。
第五实施例：
本发明的应变沟道半导体结构的另一制造方法，将藉由图8a至图8e加以说明。
于图8a中，首先提供由第一半导体材料所构成的一基底500。基底500包含由形成于基底500内的隔离结构(未图标)所定义出的多个有源区以形成组件于其内。为简化图示，于图8a中则仅显示由两邻近的隔离区508所定义出的一有源区AA。首先，依序于基底500上形成一垫氧化层502及一垫掩模层504。接着依序施行微影及蚀刻步骤(未图示)以于垫氧化层502及垫掩模层504内形成多个开口OP。接着更施行一蚀刻步骤以蚀刻开口OP内的基底500以于开口OP内形成凹陷。接着更于开口内填入如二氧化硅的隔离材料并接着平坦化的以形成具有部分凸悬于邻近有源区基底500的隆起的隔离区508。如此，由位于基底500内两隔离区508所定义出的有源区AA则如图8a中所示。
在此，构成基底500的第一半导体材料可为如元素态、合金或化合物半导体材料且较佳地为如硅的元素态半导体材料。在此，隔离区508例如为传统的浅沟渠隔离物(STI)。
接着，如图8b所示，于移除垫氧化层502以及垫掩模层504后，接着于有源区AA内形成包含依序堆栈于基底500的部分表面上的栅极介电层510、栅电极512及掩模层514的一第一堆栈栅极G。在此，栅极介电层510可藉由热氧化反应、热氧化反应后再经氮化处理、化学气相沉积法、如溅镀的物理气相沉积法或其它已知技术所形成。而栅极介电层510材料可为二氧化硅、氮氧化硅(silicon oxynitride)或其组合物，其厚度约介于3至100埃间，较佳地约介于为10埃或更少。此外，栅极介电层510材料亦可能为具有相对介电常数大于8的高介电常数(high-k)材料，例如为具有相当约3埃至100埃等效氧化硅厚度的氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、硅酸锆(ZrSiO4)、氧化镧(La2O3)或其组合。在此，栅电极512的材料则可为多晶硅、多晶硅锗、如钼或钨的耐火金属、如氮化钛的化合物、其组合物或其它导电材料。此外，亦可于栅电极512内导入如广为所知的用以改变栅电极512的功函数注入以改变其功函数。在此，掩模层514则可为由化学气相沉积法(CVD)所形成的氮化硅或二氧化硅材料所构成。
在此，第一堆栈栅极G为依序于基底500上形成一介电层(未显示)、一栅电极材料层(未显示)以及一掩模材料层(未显示)所形成。接着，掩模材料层经图案化后而形成用以定义栅电极512的一掩模层514，并藉由此掩模层514作为蚀刻掩模以定义栅电极材料层及介电层，进而形成栅电极512与栅极介电层510及最后形成一掩模层514于其上。因此，栅电极512与沟道区间为栅极介电层510所电性隔离。在此，当基底500包含硅材料时，栅极介电层510的材料则较佳地为氮氧化硅，而栅电极512则较佳地为采用含氯与溴的化学法所蚀刻而成，以得较高蚀刻选择比。
接着，藉由施行如电浆干蚀刻的一蚀刻步骤(未显示)以蚀刻有源区AA内未为第一堆栈栅极G及具有凸悬部的隔离区508’所覆盖的基底500。如此，于邻近第一堆栈栅极G对称侧的基底500内则形成有具有深度D的数个凹陷516。上述凹陷516的深度D约为50～2000埃，较佳地为约50～600埃。
接着藉由如化学气相沉积、超高真空化学气相沉积或分子束外延的一外延程序(未显示)于此些凹陷516内填入具有异于基底500的第一半导体材料的第二自然晶格常数的第二半导体材料518。此第二半导体材料可为元素态、合金或化合物的半导体材料且较佳地为包含硅与锗、硅与碳以及硅、碳及锗的组成物的合金半导体材料。
因此，于凹陷516内便形成有晶格不对称区520，其具有相对于第一堆栈栅极G的一内部侧及一外部侧。在此，其内部侧完全且横向地接触栅极介电层510下方的基底500的一侧。
如图8c所示，接着于移除掩模层514后，则于基底500上的有源区AA内留下第二堆栈栅极G’。接着可藉由习知的源/漏极区(source/drain region)以及间隔物(spacer)工艺于第二堆栈栅极G’下方的部分基底500内形成源/漏极延伸区522、于第二堆栈栅极G’的各侧壁上形成间隔物524以及于邻近于第二堆栈栅极G’的基底500内形成深源/漏极区526进而形成一应变沟道晶体管50a。在此，由源/漏极延伸区522及深源/漏极区526所组成的源/漏极区528则包含作为施加应变于邻近沟道区的应力区(stressor)的晶格不对称区520。因此，于源/漏极区528间的基底500内便形成有一应变沟道区530。然后，选择性地移除各隔离区508的隆起部而于基底500内留下另一隔离区508’。
值得注意的，图8c中内所显示的有源区域AA为两隔离区508’所定义而成，且每一晶格不相称区520的每一外部侧与其邻近隔离区508’间是由构成基底500的第一半导体材料完全地隔开，而无横向地接触其邻近隔离区508’，且其间的距离d1约大于50埃，使应力区(即晶格不相称区520)施加于应变沟道区530的应变将无法为隔离区508’所缓冲且将可以最佳化其作用于应变沟道区530的应变。
再者，于凹陷516形成前，可藉由依序沉积及蚀刻一保护层(未显示)而选择性地于第一堆栈栅极G及隔离区508的隆起部的各侧壁上形成一保护间隔物532。此时的结构则如图8d所示，此保护层间隔物532的材料则例如为二氧化硅。
因此，于移除保护间隔物532后，接着藉由施行图8b所示的后续工艺便可形成如图8e中所示一晶格不相称区520，其内部侧与第一堆栈栅极G的一侧基底500间具有一位移量d2，并可藉由改变保护间隔物532(在此未显示)的宽度而加以调整此位移量d2，此位移量d2较佳地少于700埃。
如此，具有位移后的晶格不相称区520的应变沟道晶体管50b可藉由图8c中所示的后续工艺而形成，其结构如图8e所示。
于本实施例中具有如图8c及图8d所示的一应变沟道晶体管的半导体结构中，其中各晶格不相称区520的外部侧与邻近隔离区508间为构成基底500的第一半导体材料完全地隔开而无横向地接触邻近隔离区508使得作用于应变沟道区530的应变将无法轻易地为此隔离区508’所缓冲且将可以最适化其作用于应变沟道区530的应变。
此外，如图8c所示的应变沟道晶体管50a亦可藉由前述制造方法形成于仅由一隔离区508’所定义出的有源区AA内，其结构在此则未加以图标，以简化图标。
如此，依据本发明的具有包含介于两晶格不相称区的一应变沟道区530的应变沟道晶体管50a及50b的一应变沟道半导体结构则分别如图标于第8c及8e图中。如图8c所示具有应变沟道晶体管50a的应变沟道半导体结构，包括由第一半导体材料构成的一基底500；设置于基底内的一应变沟道区530；设置于应变沟道区530上的且包括依序堆栈的栅极介电层510与栅电极512的一堆栈栅极(如第二堆栈栅极G’)；对称地设置于基底500及/或部分邻近应变沟道区530的基底500的一对源/漏极区(如源/极极区528)，其中每一源/漏极区包含为异于基底500的第一半导体材料的第二半导体材料所构成的一晶格不相称区520而相对于第二堆栈栅极G’的两外部侧皆横向地接触构成基底500的第一半导体材料。
此外，于前述半导体结构内的晶格不相称区520可适度地改变其位置且如位移后的晶格不相称区、隆起型源/漏极区、藉由自对准金属硅化物工艺降低电阻值等应用皆可个别地或经由结合而应用于本发明的制造方法中以形成具有不同类型的应变沟道半导体结构。为简化图示起见，在此不在绘示其不同结构。
于如图8c及图8e中所示本发明的应变沟道半导体结构中，基底500较佳地包含自然晶格常数约为5.431埃的硅，且晶格不相称区520较佳地包含一自然晶格常数约在5.431至5.657埃间如锗化硅合金的合金半导体材料，此常数与锗在硅锗合金中的浓度相关且大于基底500的自然晶格常数。晶格不相称区520内的锗在锗化硅合金中的克分子分数(mole fraction)较佳地介于约0.1至0.9。因此，晶格不相称区416便可作为一应力区以于应变沟道区530内的基底500中产生一源极至漏极方向的压缩应力与一垂直方向的拉伸张力，使应变沟道区530处于一源极至漏极方向的压缩应力与垂直方向的拉伸张力中。当此应变沟道晶体管50a及50b为P沟道晶体管时，应变沟道区530的空穴迁移率显著增加，而使驱动电流(drive current)提升。此外，于晶格不相称区520中可更包含碳以成一碳硅锗合金，其中碳的克分子分数大于0.001。
此外，基底500较佳地包含硅且晶格不相称区520则较佳地包含如碳硅合金的一合金半导体材料，而上述半导体材料的自然晶格常数比基底500小。此晶格不相称区520内的碳含量于硅碳合金中的克分子分数(mole fraction)较佳地介于约0.01至0.04以使晶格不相称区520成为一应力区并于应变沟道区530中产生一源极至漏极方向的拉伸张力与一垂直方向的压缩应力，使应变沟道区530处于一源极至漏极方向的拉伸张力与垂直方向的压缩应力中。当上述应变沟道晶体管为N沟道晶体管时，应变沟道区530内电子迁移率显著增加，而使得驱动电流提升。再者，于晶格不相称区520可更包含锗，以为一硅锗碳合金，其中锗的克分子分数大于0.05。
再者，于图8c及图8e中的应变沟道区530中的压缩应变及拉伸应变约为0.1％至4％，较佳地为约1％至4％。于本实施例中，晶格不相称区520的厚度约介于50至2000埃，较佳地介于50至600埃。而压缩应变与拉伸应变是与上述图示中晶格不相称区520的晶格常数、厚度及在源/漏极区中的位置有关。
此外，当图8c及图8e中应变沟道晶体管为p沟道晶体管时，基底500为经n型掺杂的基底而当上述图标中应变沟道晶体管为n沟道晶体管时，基底500则为经p型掺杂的基底。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (21)

1.一种应变沟道半导体结构的制造方法，包括下列步骤：
提供具有一有源区的一基底，其中该基底为具有第一自然晶格常数的第一半导体材料所构成而该有源区为形成于该基底内的至少一隔离区所定义而成；
形成至少一第一堆栈栅极于该有源区内，其中各第一堆栈栅极包括依序堆栈于该基底的一部分上的一栅极介电层、一栅极电极及一掩模层；
部分蚀刻该基底，于邻近各第一堆栈栅极的基底内形成多个凹陷区，该些凹陷区分别露出该基底的第一半导体材料；
于各凹陷区内仅填入具有异于该第一自然晶格常数的第二自然晶格常数的第二半导体材料以形成一晶格不相称区，其中每一晶格不相称区内的该第二半导体材料具有接触该基底的第一半导体材料的底面以及露出的顶面；以及
移除各第一堆栈栅极的掩模层，于该有源区内的基底上形成至少一第二堆栈栅极以及邻近的一对晶格不相称区，其中各晶格不相称区具有相对于该邻近第二堆栈栅极的一内部侧及一外部侧，而于该有源区各端的所述晶格不相称区之一的外部侧与该隔离区之间为该基底的第一半导体材料所隔开。
2.根据权利要求1所述的应变沟道半导体结构的制造方法，其中该隔离区为一锥状隔离区而于各端的所述晶格不相称区之一的外部侧接触该锥状隔离区的上部边角。
3.根据权利要求1所述的应变沟道半导体结构的制造方法，其中于各端的所述晶格不相称区之一的外部侧不接触该隔离区。
4.根据权利要求1所述的应变沟道半导体结构的制造方法，其中该隔离区与该邻近晶格不相称区的外部侧的间距大于50埃。
5.根据权利要求1所述的应变沟道半导体结构的制造方法，其中该隔离区为具有高于该基底且覆盖于邻近有源区的基底的一悬凸部的一隆起的隔离区以致于形成于该有源区中基底内的各端的所述晶格不相称区的外侧部不与该隔离区的基底内部接触。
6.根据权利要求1所述的应变沟道半导体结构的制造方法，于蚀刻该基底以于邻近该第一堆栈栅极的基底内形成多个凹陷区的步骤前更包括形成至少一掩模图案的步骤，该掩模图案覆盖于该隔离区及其邻近有源区内的一部分基底以致于该有源区内各端的所述晶格不相称区之一的外部侧无接触该基底内的该隔离区。
7.根据权利要求1所述的应变沟道半导体结构的制造方法，更包括下列步骤：
形成一间隔物于各第二堆栈栅极的侧壁上，该间隔物覆盖于邻近一部分的所述晶格不相称区；以及
形成一源/漏极区于邻近各第二堆栈栅极的基底内以形成至少一金氧半导体晶体管，其中该源/漏极区包括该晶格不相称区。
8.根据权利要求7所述的应变沟道半导体结构的制造方法，其中该源/漏极区包括一源/漏极延伸区及一深源/漏极区。
9.根据权利要求1所述的应变沟道半导体结构的制造方法，其中于该有源区内形成有多个第一堆栈栅极以致于该有源区内留下具有多个邻近的晶格不相称区且交错地设置于邻近所述晶格不相称区的基底上的多个第二堆栈栅极，而各晶格不相称区具有相对于邻近的该第二堆栈栅极的一内部侧及一外部侧且于该有源区的各端的所述晶格不相称区之一的外部侧与该隔离区间为该基底的第一半导体材料所隔开。
10.根据权利要求9所述的应变沟道半导体结构的制造方法，其中该隔离区为高于该基底且覆盖于邻近有源区内基底的一隆起的隔离区，以致于形成于该有源区内基底内各端的所述晶格不相称区的外侧部不接触于该隆起的隔离区的基底内部。
11.根据权利要求9所述的应变沟道半导体结构的制造方法，于蚀刻该基底以于邻近该第一堆栈栅极的该基底内形成多个凹陷区的步骤前，更包括形成至少一掩模图案的步骤，该掩模图案覆盖于该隔离区及其邻近有源区内的一部分基底以致于该有源区内各端的所述晶格不相称区之一的外部侧无接触该基底内的该隔离区。
12.根据权利要求9所述的应变沟道半导体结构的制造方法，于蚀刻该基底以于邻近该第一堆栈栅极的该基底内形成多个凹陷区的步骤前，更包括形成多个掩模图案的步骤，其中所述掩模图案分别覆盖于每一隔离区及其邻近有源区内的一部分基底，以致于该有源区内两端的所述晶格不相称区的外部侧皆不接触该基底内的所述隔离区。
13.根据权利要求1所述的应变沟道半导体结构的制造方法，其中该晶格不相称区的厚度介于50～2000埃。
14.根据权利要求1所述的应变沟道半导体结构的制造方法，其中该第一半导体材料为硅。
15.根据权利要求1所述的应变沟道半导体结构的制造方法，其中该第二半导体材料择自于锗化硅、碳化硅及碳锗硅所组成的族群。
16.根据权利要求7所述的应变沟道半导体结构的制造方法，其中该第二自然晶格常数大于该第一自然晶格常数。
17.根据权利要求15所述的应变沟道半导体结构的制造方法，其中该第二半导体材料中锗的克分子分数大于0.05。
18.根据权利要求15所述的应变沟道半导体结构的制造方法，其中该第二半导体材料中碳的克分子分数大于0.001。
19.根据权利要求7所述的应变沟道半导体结构的制造方法，其中该第二自然晶格常数小于该第一自然晶格常数。
20.根据权利要求1所述的应变沟道半导体结构的制造方法，其中该第二半导体材料是藉由化学气相沉积、超高真空化学气相沉积或分子束外延的外延工艺而填入于所述凹陷区中。
21.根据权利要求1所述的应变沟道半导体结构的制造方法，更包括下列步骤：
形成一间隔物于每一第二堆栈栅极的侧壁上，该间隔物覆盖其邻近一部分的所述晶格不相称区域；
选择性形成一上盖层于各晶格不相称区上，其中该上盖层具有高于该栅极介电层的少于400埃的一厚度；以及
形成一源/漏极区于邻近于各第二堆栈栅极及上盖层的该基底内以形成至少一具有隆起的源/漏极区的MOS晶体管，其中该隆起的源/漏极区包括该晶格不相称区。
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