CN100345298C - 半导体芯片与半导体组件及其形成方法 - Google Patents

Abstract

一半导体芯片，包含一半导体基底，其设置有第一及第二有源区。一电阻是形成于第一有源区，且该电阻是包含一掺杂区形成于两端点之间。一应变型沟道晶体管是形成于第二有源区，该晶体管包含一第一及第二应力源，其形成于与一应变型沟道区相对毗邻的基底。

Description

半导体芯片与半导体组件及其形成方法

技术领域

本发明是有关于一种半导体组件，且较佳实施例是特别有关于一种应变型沟道(strained channel)互补型场效晶体管(complementary field-effecttransistor)及其制造方法。

背景技术

金氧半场效晶体管(metal-oxide-semiconductor field-effecttransistor；MOSFET)的尺寸缩小的方法可包括栅极长度以与栅极氧化物厚度的缩减，其于过去数十年来使得集成电路的速度表现、电路密度以及每单位效能成本等均具有持续的改善。为更进一步增强晶体管的效能，可将应力引至晶体管沟道中以改善载子迁移率(carrier mobility)，因此由应变诱导所导致迁移率的增强是除了缩小组件尺寸外另一增加晶体管效能的途径，且已然存在一些导引应力于晶体管沟道区的方法。

一现有方法中是提供一松弛硅锗缓冲层(relaxed SiGe buffer layer)于沟道区之下。而在此类组件中，一半导体组件是包含一应变硅层(strainedsilicon layer)形成于一松弛硅锗层上且相互邻接，该松弛硅锗层则形成于一渐变硅锗缓冲层(graded SiGe buffer layer)上且相互邻接。

松弛硅锗缓冲层相对于松弛硅(relaxed Si)具有一较大的晶格常数(lattice constant)，因此长于松弛硅锗层上的外延硅(epitaxial Si)薄层将使其晶格于侧向延伸，亦指其将受到双轴拉伸应变(biaxial tensilestrain)；因此，一形成于外延应变硅层(eptiaxial strained silicon layer)上的晶体管将有一受到双轴拉伸应变的沟道区。此方法中，松弛硅锗缓冲层可视为一应力源(stressor)，其将应力引至沟道区中。此例中，应力源是位于晶体管沟道区下方。

一种于块材晶体管(bulk transistor)中同时显著增强电子与空穴迁移率的方法是早已揭露，其利用双轴拉伸应变以控制一硅沟道。上述方法中，外延硅层是于晶体管形成前即受到应力，因此对于其后CMOS制作过程中使用高温所造成的应力松弛(strain relaxation)是有些许顾虑。另外，由于此方法需长成一厚度为微米等级的硅锗缓冲层，因此所需耗费的成本昂贵。而为数众多的差排(dislocation)存在于松弛硅锗缓冲层中，且其中有些差排甚至蔓延到应变硅层，导致基底具有高缺陷密度(defect density)。因此，此方法具有关于成本与基本材料特性的限制。

另一方法中，沟道的应力是于晶体管形成后再受到诱引。此方法中，一高应力薄膜(stress film)是形成在位于硅基底的完整晶体管结构上。应力薄膜或应力源对于沟道是施加了显著的影响，其用以修饰沟道区的硅晶格间距(lattice spacing)，并因此导致沟道区的应力。此例中，应力源是位于完整晶体管结构之上。此种设计是由A.Shimizu等人所发表“Local mechanicalstress control(LMC)：a new technology for CMOS performanceenhancement”中阐述。

由高应力薄膜所提供的应力经认为其本质上是一具有平行源极往漏极方向的单轴(uniaxial)方向，而单轴拉伸张力(tensile strain)可降低空穴迁移率(hole mobility)，而单轴压缩张力(compressive strain)则降低电子迁移率(electron mobility)。锗的离子注入(ion implantation)可用以选择性地缓和应力，因此不会降低电子及空穴的迁移率，但此法因n-沟道及p-沟道晶体管距离过于相近而难以实施。

因此先前技术中需要一种改善的晶体管及其形成方法，其可应付上述的问题。

发明内容

本发明的较佳实施例是揭示一应变型沟道晶体管与另一组件(component)形成于相同的半导体基板上。第一实施例中，该另一组件是一电阻(resistor)；另一实施例中，该另一组件为一晶体管；而其它实施例中，该另一组件可为其它组件。

本发明特点的一是揭示一种于相同基板上使用同样制造流程以形成一现有电阻和一应变型沟道晶体管的方法。应力源是定义为其用以导致晶体管沟道区的应力。先前技术中，诱导应力于晶体管的设计是以一应力源导引应力，而当其有益于第一导电型晶体管的迁移率时，将减低第二导电型(conductiontype)晶体管的迁移率。

依照本发明一较佳实施例，一半导体芯片是包含一半导体基底，其设置有第一及第二有源区(active region)。一电阻形成于第一有源区上；且该包含一掺杂区(doped region)的电阻是形成于两端点(terminal)之间。一应变型沟道晶体管形成于第二有源区，该晶体管包含一第一及第二应力源，并形成于与一应变型沟道区相对毗邻的基底。

依照本发明另一较佳实施例，一半导体芯片形成于一半导体区域上，该半导体区域上具有为一自然晶格常数的一第一半导体材料形成一第一及第二有源区。一栅极堆栈(gate stack)形成于该第二有源区上，且一掩膜层(masking layer)形成于该第一有源区上；当形成该掩膜层后，至少一凹陷处(recess)形成于部分未受栅极堆栈所覆盖的第二有源区上。一第二半导体材料长于该凹陷处中，且该第二半导体材料具有一异于该第一自然晶格常数的第二自然晶格常数。源极与漏极区于该第二有源区中形成，以形成一应变型沟道晶体管。该掩膜材料经移除后，一半导体组件则于该第一有源区形成。

依照本发明另一较佳实施例，一半导体组件是形成于一具有一第一半导体材料的半导体基底上，该基底是包含一具有一第一栅极堆栈的第一有源区以及一具有一第二栅极堆栈的第二有源区。一薄膜形成于该第一与第二有源区上，且间隔物(spacer)形成于位于该第二有源区的第二栅极堆栈侧壁上。源极与漏极的凹陷处是蚀刻于该第二栅极堆栈的对侧，并藉由该间隔物与一沟道区相隔。一第二半导体材料是长于该源极与漏极凹陷处。

依照本发明另一较佳实施例，一半导体组件是藉由提供一具有一第一有源区及第二有源区的半导体层而形成。一第一栅极堆栈形成于该第一有源区上，而一第二栅极堆栈则形成于该第二有源区上。一介电薄膜(dielectricfilm)形成于该第一及第二有源区上，且一掩膜层形成于部分位于该第二有源区的介电薄膜上。可弃式间隔物是藉由非等向性蚀刻该介电薄膜而形成于该第一栅极堆栈的侧壁。第一及第二凹陷处形成于该第一有源区，且大体与该可弃式间隔物对应排列。将该第一及第二凹陷处填充以一半导体材料，而位于邻近该第二栅极堆栈的第二有源区的源极与漏极区则经由离子注入。

附图说明

图1显示一现有电阻形成于部分基底的图示。

图2是显示一应变型沟道晶体管。

图3显示一应变型沟道与一现有电阻的结合。

图4a-图41是显示本发明第一实施例的流程图。

图5是比较一现有PMOS与一压缩张力的PMOS。

图6是比较一现有NMOS与一压缩张力的NMOS。

图7-图12显示本发明第二及第三实施例的结合步骤。

图13-图14显示本发明第二实施例的额外步骤。

图15-图19显示本发明第三实施例的额外步骤。

符号说明：

100～电阻；102～基底；104～电阻本体；106～隔离结构；108～电流；110～端点；114～应变型沟道晶体管；116～沟道区；118～应变型沟道区；120～源极与漏极区；124～电阻；126～基底；128～电阻本体；130～隔离结构；132～应变型沟道晶体管；134～电流；136～端点；138～有源区；140～源极与漏极区；142～有源区；144～有源区；146～栅极堆栈；148～栅电极；150～栅极介电质；152～栅极掩膜；154～掩膜材料；156～掩膜材料；158～间隔物或衬垫；160～凹陷区；162～半导体材料；164～沟道区；170～间隔物；172～电阻本体的浅离子掺杂区域；174～硅化物；176～蚀刻停止层；178～钝化层；180～接触窗；200～基底；202～隔离结构；204～掺杂阱区域；206～掺杂阱区域；208～有源区；210～有源区；212～栅极堆栈；214～栅电极；216～栅极介电质；218～硬掩膜；220～可弃式薄膜；222～掩膜材料；224～掩膜材料；226～间隔物或衬垫；228～凹陷区；230～凸起的源极与漏极结构；232～沟道区；234～晶体管；236～晶体管；238～源极与漏极延伸区域；240～掺杂区；244～介电质衬垫；246～间隔物本体；248～钝化层；250～硅化物；252～保护层；d～凹陷处深度。

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

电阻是经常于半导体集成电路中使用，举例来说，电阻可于例如模拟(analog)、混合模式模拟(mixed mode analog)以及数字(digital)电路等使用，并可使用于输入及输出电路中做为输入及输出电阻，或有时可如同部分输入保护电路般使用以提供电路对抗静电放电(electrostatic discharge；ESD)事件的防护。此例中，电阻是用以削减静电放电电压以便吸收及消除静电放电的能量，而数千伏特的等级的大电压可出现在使用于静电放电应用中的电阻两末端。

集成电路的电阻可藉由例如一多晶硅层(poly-crystalline siliconlayer)而形成，并可形成于一单晶硅层上，例如，电阻可形成于部分单晶硅块材基底上，或位于一绝缘层上有硅(silicon-on-insulator)基底的部分单晶硅层上。如一范例中，一形成于部分一单晶硅基底102上的电阻100是于图1中显示。电阻本体(resistor body)104是与基底102掺杂一相反型态，并藉由一隔离结构(isolation structure)106例如为浅沟槽隔离(shallowtrench isolation；STI)所界定。如图1所示，电流108是流经位于电阻100两端点110间的电阻本体104。而在电阻本体104中，电流108是受到一线性的电流对应电压的关系，其典型定义为电阻(resistance)。为熟习此技艺人士的所知，具有一包含一单晶半导体电阻本体的电阻相较于一般多晶电阻结构是具有高稳定性以及低噪声(noise)的特性。

此较佳实施例中是提供了形成一种晶体管以及一种应变型沟道晶体管的结构与方法，并提供形成具有应变型沟道晶体管的此类电阻的方法。

图2是显示一应变型沟道晶体管114，其中位于沟道区116的一第一半导体材料是因一位于部分源极与漏极区120的第二半导体材料118的配置而受到应力，且该第二半导体材料也形成了部分沟道区116。该第二半导体材料的晶格常数是与该第一半导体材料的晶格常数相异，因此一应力是施于该沟道区的第一半导体材料上，而第二半导体材料之后将指为一应力源。包含一应变型沟道区118的晶体管114即如一般所知的应变型沟道晶体管。当应力源(例如Si_1-xGe_x)的晶格常数大于该第一半导体材料(例如Si)时，应力源将导致一压缩张力于晶体管的源极往漏极方向；而当第二半导体材料(例如Si_1-yGe_y)的晶格常数小于该第一半导体材料(例如Si)时，应力源将导致一拉伸张力于晶体管的源极往漏极方向。美国专利申请号案10/379033中是揭示有关应变型沟道晶体管的详细说明，并以提及的方式并入本文。

此较佳实施例中，该第一半导体材料为硅，第二半导体材料为硅锗化合物(SiGe或Si_1-xGe_x)，而应变型沟道晶体管则为一p-沟道晶体管。硅锗化合物中锗所占的克分子分数(mole fraction)x可介于约0.1至0.9范围之间。另一实施例中，该应变型沟道晶体管为一n-沟道晶体管，第一半导体材料为硅，而第二半导体材料则为碳硅化合物(SiC或Si_1-yC_y)，碳硅化合物中碳的克分子分数y是介于范围约0.01至0.04之间。尽管Si_1-xGe_x及Si_1-yC_y可用为该第二半导体层，但也可同样使用其它的半导体材料。举例来说，一半导体合金(semiconductor alloy)例如Si_1-x-yGe_xC_y可使用如该第二半导体材料。

本发明的第一实施例中将阐述有关一特殊背景，亦即一种整合一现有电阻为例如具有一应变型沟道晶体管的电阻的方法。图3中，一现有电阻124是形成在部分基底126上由隔离区域130所界定的第一有源区138中，而一应变型沟道晶体管132则形成于基底126的另外部分。

电阻124是包含有一经掺杂的电阻本体128，而电流134则流经该位于两电阻端点136间的电阻本体128。电流134流经该电阻本体128时是遭受到一电阻，其值大小为许多参数的函数，例如：掺杂型态、掺杂浓度、布局(layout)、以及电阻本体尺寸的大小等。掺杂电阻本体128的掺杂型态是与位于其下的半导体区域126的掺杂型态相反。举例来说，电阻124可包含一p-型掺杂的电阻本体128形成在一n-型掺杂区域138上，该n-型掺杂区域138是可为一n-型掺杂阱区域(doped well region)或一n-型掺杂基底126；其掺杂型态并可相反，例如将n-型掺杂电阻本体128形成于一p-型掺杂区域138上。在电阻本体的掺杂分布或轮廓一般而言是非均匀的，其可具有平均掺杂浓度介于范围每立方厘米10¹⁶至10¹⁹之间。

图3中所示的电阻本体128是可藉由隔离结构130所界定，例如为浅沟槽隔离结构。本发明的电阻124可具有一矩形设计，其具有一宽度以及一长度。其中宽度可约略大于0.1微米尺寸，且较佳约大于1微米；而此较佳实施例中，长度可约略大于0.1微米尺寸，且较佳约大于1微米。电阻可为一螺旋型(serpentine shape)设计，或任何此技艺中一般常用扩散电阻(diffusion resistor)的其它形状。

图3说明一半导体块材基底126，其较佳为一块硅基底；然而其它基底例如半导体在绝缘层上(semiconductor-on-insulator；SOI)的基底也可同样使用。举例来说，半导体在绝缘层上的基底可为一硅于绝缘层上(silicon-on-insulator)的基底，其具有一硅层在一氧化硅层之上，而该氧化硅层是位于一基底上。硅在绝缘层上的基底中所含的硅层是可为一松弛硅层或一应变硅层。

图3所示的电阻124剖面是显示一掺杂本体区128，即所知的电阻本体，其形成于部分基底126之上。电阻本体128可藉由隔离结构而界定，例如为图3中所示的浅沟槽隔离结构130。掺杂本体区域128的掺杂型态是与在其下方的半导体区域138掺杂型态相反。例如，假设电阻本体128是掺杂为p-型态，其可形成在一n-型阱区域或一n-型基底上。电阻本体128的平均掺杂浓度可介于范围每立方厘米10¹⁶至10¹⁹之间。一导电材料可形成以提供电阻124端点的接触窗(contact)136。

图3中的应变型沟道晶体管132是包含源极与漏极区140于沟道区164的相对侧。沟道区164是由一第一半导体材料126所形成，其由位于其上方的一栅极介电质150所覆盖。一栅电极148在该栅极介电质150之上，该栅电极148的材料是可为多晶硅、多晶硅锗、金属、金属硅化物、金属氮化物、或导电金属氧化物。包含一或一以上介电材料的间隔物170是形成于该栅电极148侧壁。部分源极与漏极区140是包含一第二半导体材料162，而该第二半导体材料162则具有一异于该第一材料126自然晶格常数的第二自然晶格常数。一硅化物(silicide)174位于该栅电极148以及该源极与漏极区140上，相反地，该含有电阻本体的掺杂区域并未受到硅化以维持在一高阻抗的情况。

本发明的原理也可应用于本申请人所申请的另一号案10/667871中所揭示的一种电阻型态，其将以提及的方式并入本文。利用此揭示的方法，电阻可与一应变型沟通晶体管同时形成。

本发明是揭示一种当使用相同制造或生产制程中形成现有的电阻124时，于相同半导体基底126上同时形成应变型沟道晶体管132的方法。

依照图4a，其显示一用以阐述同时制造一电阻与一应变型沟道晶体管的流程。提供一半导体基底126，其较佳为一硅基底，并形成隔离结构130以定义位于基底的有源区。隔离结构130可利用一般浅沟槽隔离制程而形成，举例来说，例如包含蚀刻沟渠深度范围至约2000至6000埃、以及藉由化学气相沉积法(chemical vapor deposition)将沟渠填充介电材料(trench fillingdielectric material)填充沟渠等步骤，其均于图4a中显示其剖面图。该沟渠填充材料可例如为氧化硅。离子注入可执行以形成n-型以及/或p-型阱区域(未示)。图4a中显示两个有源区：一具有一现有电阻124的第一有源区142；以及一具有一应变型沟道晶体管132的第二有源区144；该些有源区可相互为同导电型或相异的导电型。源极/漏极区140虽尚未形成，但仍先于图4a中显示。

如图4b显示，一栅极堆栈146是于之后形成于第二有源区144上。该栅极堆栈146是包含一栅电极148在一栅极介电质150之上，并可额外包含一栅极掩膜(gate mask)152于该栅电极之上。引入该栅极掩膜的目的将于下列叙述中逐渐明白。

栅极堆栈可藉由以下制程而形成。一栅极介电质150形成于该第二有源区144之上，其是利用任何此技艺中已知或使用的栅极介电质形成制程所形成，例如热氧化法(thermal oxidation)、氮化法(nitridation)、溅镀沉积法(sputter deposition)、或化学气相沉积法。该介电质150的实际厚度(physical thickness)可介于范围约5至100埃。晶体管栅极介电质150可采用以下栅极介电质材质之一或其组合：例如氧化硅、氮氧化硅或一高介电常数(high permittivity；high-k)的栅极介电质材料。

高介电常数的介电质材料是较佳具有一介电常数大于8。该介电材质可为一或一以上的以下化合物或其组合：氧化铝(aluminum oxide；Al₂O₃)、氧化铪(hafnium oxide；HfO₂)、氮氧化铪(hafnium oxynit ride；HfON)、硅酸铪(hafnium silicate；HfSiO₄)、氧化锆(zirconium oxide；ZrO₂)、氮氧化锆(zirconium oxynit ride；ZrON)、硅酸锆(zirconium silicate；ZrSiO₄)、氧化钇(yttrium oxide；Y₂O₃)、氧化镧(lanthalum oxide；La₂O₃)、氧化铈(ceriumoxide；CeO₂)、氧化钛(titanium oxide；TiO₂)、或氧化钽(tantalum oxide；Ta₂O₅)。此较佳实施例中，该高介电常数的介电质是氧化铪。该介电质150的硅等效氧化物厚度(silicon equivalent oxide thickness；EOT)是较佳约小于50埃，更佳为小于约20埃，且甚佳为小于约10埃。而介电质150的实际厚度可小于约100埃，更佳为小于约50埃，且甚佳为小于约20埃。

当栅极介电层150形成之后，一栅电极材料148可接着沉积于该栅极介电层150之上。该栅电极材料148可为多晶硅、多晶硅锗、金属、金属硅化物、金属氮化物，或导电金属氧化物。此较佳实施例中，电极148是包含多晶硅。而例如钼、钨、钛、钽、铂、铪金属可用于电极148上方的部分。金属氮化物可包含氮化钼、氮化钨、氮化钛、以及氮化钽，但并非受限于上述中所提及的金属氮化物。金属硅化物可包含硅化镍、硅化钴、硅化钨、硅化钛、硅化钽、硅化铂、以及硅化铒，但非受限于上述中所提及的金属硅化物。导电金属氧化物可包含氧化钌(ruthenium oxide)或氧化铟锡(indium tinoxide；ITO)，但非受限于所提及的导电金属氧化物。

栅电极材料148可藉由现有技术例如为化学气相沉积法而沉积，而栅电极148也可藉由沉积硅与金属，接着再施行一退火制程以形成一金属硅化的栅电极材料而形成。一图案化的栅极掩膜152是于之后在一栅电极148材料上利用现有的沉积与光刻技术而形成。栅极掩膜152可使用一般掩膜材料(masking material)例如氧化硅、氮氧化硅、或氮化硅，但并非受限于上述中所提及的材料。栅电极148是于之后利用等离子体蚀刻制程蚀刻以形成栅电极，而未受到栅电极148所覆盖区域的栅极介电质150则较佳经蚀刻后移除。

如图4c所示，一第一掩膜材料154是沉积于该栅极堆栈146上，该第一掩膜材料154可为一介电质例如为氧化硅、氮氧化硅、或氮化硅。此较佳实施例中，该第一掩膜材料是包含一氮化硅在氧化硅上的复合层(siliconnitride on silicon oxide multi-layer)。

一第二掩膜材料156是于之后利用沉积以及光刻技术形成覆盖于该第一有源区142的该第一掩膜材料154，此时是如同图4d所示，其将暴露该第二有源区144上的第一掩膜材料154。该第二掩膜材料156可为包含异于该第一掩膜材料154的任何掩膜材料。此较佳实施例中，该第二掩膜材料是包含一光刻胶。

接着于该第二掩膜材料156存在下对该第二有源区144的第一掩膜材料154执行一蚀刻制程。该蚀刻制程较佳为一利用等离子体蚀刻技术的非等向性蚀刻，而此步骤将导致间隔物或衬垫(liner)158形成于第二有源区144上的栅极堆栈146毗邻处，如图4e中所示。该第二掩膜材料156可于此时移除。

如图4f所示，一具有深度d的凹陷处是于源极与漏极区经一蚀刻形成，而该蚀刻可藉由一使用氯或溴化学作用的等离子体蚀刻而完成。该凹陷处的深度d可介于范围约50至1000埃之间。一可供选择的退火制程可实施于帮助硅迁移以修复蚀刻所受的损害，以及为之后的外延制程(epitaxy process)稍微平滑硅表面。

接着，一第二半导体材料162经外延成长以至少部分填充该凹陷区160，此步骤可藉由选择性外延成长(selective epitaxial growth)而完成。该用以实施外延成长的外延制程是可为化学气相沉积法、超高真空化学气相沈积法(ultra-high vacuum chemical vapor deposition；UHV-CVD)、或分子束外延法(molecular beam epitaxy)。外延成长材料也可于晶体管132的沟道区164表面延伸，形成一凸起的源极与漏极结构(未示)。于第一较佳实施例中，该第二半导体材料162是包含硅锗化合物，其具有一锗克分子分数介于约0.1至0.9之间；而第二较佳实施例中，晶格失配区(lattice-mismatchedzone)是包含一碳硅化合物，其中碳克分子分数是介于约0.01至0.04之间。

栅极掩膜152覆盖于栅电极148的上方表面，以致于栅电极148并无发生外延成长。该衬垫158覆盖于栅电极的侧壁上，因此侧壁并无发生外延成长。若外延成长现象于栅电极148的侧壁发生，则其可能导致栅极堆栈以及源极与漏极区之间发生电短路(electrical short)。

一可供选择的覆盖层(cap layer)可经外延成长以覆盖该第二半导体材料162上，例如，该可供选择的覆盖层可包含一第一半导体材料126，如图4g所示。而含有该覆盖层的目的为帮助接下来于源极与漏极区140形成一低电阻的硅化物。

外延成长后，栅极掩膜152即可移除，而该衬垫158可选择性地移除。

外延成长的第一及第二半导体材料，其分别为126与162，其可于外延成长期间进行原位(in-situ)掺杂或无掺杂。外延成长期间若未受掺杂，其可于之后的制程步骤中掺杂，而掺杂物可藉由一快速热退火制程(rapid thermalannealing process)而活化。该掺杂物可藉由现有离子注入、等离子体浸置型离子注入(plasma immersion ion implantation；PIII)、气态或固态源扩散(gas or solid source diffusion)、或任何其它此技艺中所知或使用的技术而导入。任何离子注入所造成的损害或非晶化(amorphization)可经之后于高温中退火。首先可执行一第一浅离子注入掺杂电阻本体128的浅区域172，并形成源极/漏极区的延伸，如晶体管132的140于图4h中所示。

之后形成一间隔物170，接着再执行一第二且较深的离子注入。该第二离子注入除掺杂电阻本体128外，也一并形成该应变型沟道晶体管132的深源极与漏极区140。此阶段形成的结构是于图4i中显示。

晶体管的源极与漏极的电阻可藉由将一硅化物174覆于源极/漏极区140上而减低，例如使用一自行对准硅化(self-aligned silicide；salicide)制程或其它的金属沉积制程。此是于图4j中阐述。一掩膜，一般是包含一氧化物，其通常在硅化制程前覆盖于部分不欲发生硅化反应的基底上。举例来说，当氧化物掩膜覆盖于第一有源区142而暴露出第二有源区144时，接下来的硅化制程将形成栅电极148上的硅化物174，以及应变型沟道晶体管132的源极与漏极区140，而此时并无硅化物于电阻124所在的该第一有源区142上形成。尽管未于图中显示，对电阻124的接触可藉由硅化制程而形成。

之后形成一接触蚀刻停止层(contact etch stop layer)176，再接着沉积一钝化层(passivation layer)178，如图4k所示。一接触窗(contacthole)180是于之后经蚀刻通过钝化层178而停于接触蚀刻停止层176上。一导电材料之后将填充该接触窗180以形成对电阻124以及该应变型沟道晶体管132的导电接触，如图41所示。

第一较佳实施例中，一电阻以及应变型沟道晶体管是整合成一单一组件；而接着的实施例中，一应变型沟道晶体管则如同一非应变型沟道晶体管(non-strained channel transistor)并至相同芯片中。由于一接触蚀刻停止层使用于该非应变型沟道晶体管上将可能导致应力，而此说明书上下文中，一非应变型沟道晶体管是指包含一未使用源极/漏极应力源的晶体管。

第二实施例是就本说明书上下文中所描述的用以制造一改善互补型金氧半组件的整合流程而叙述。如前所述，源极与漏极区经蚀刻后是再次填充硅、锗、碳、或其中的组合。该合金藉由一选择性外延成长制程以沉积在硅层上，并因此于源极与漏极之间的晶体管沟道上产生一应力。较大的晶格间隔是产生一压缩张力，而较小的晶格间隔将产生一拉伸张力。

图5及图6是分别显示压缩张力将增加PMOS晶体管的载子迁移率(carrier mobility)以及降低NMOS的载子迁移率。本发明中某些实施例的目的是藉由改变晶体管沟道区的应力的本质(nature)与强度以分隔n-沟道与p-沟道晶体管。其较佳是于一p-沟道晶体管的沟道中导致一源极往漏极方向的压缩张力，并使得n-沟道晶体管免于受到压缩张力。而其同样较佳于一n-沟道晶体管中导致一源极往漏极方向的拉伸张力，并使得p-沟道晶体管免于受到拉伸张力。

本发明另一较佳实施例中是揭示一种结合一种导电型以上的应变型沟道晶体管以具有最小载子迁移率减低的方法。

参照图7，其显示一具有最小载子迁移率的降低以及制造多种导电型应变型沟道晶体管的方法的制程流程。提供一半导体基底200，其较佳为一硅基底，并形成隔离结构202以定义基底的有源区。隔离结构202可利用一般浅沟槽隔离制程而形成，举例来说，例如包含蚀刻沟渠深度范围至约2000至6000埃、以及藉由化学气相沉积法将沟渠填充介电材料用以填充沟渠等步骤，其均于图7中显示其剖面图。该沟渠填充材料202可例如为氧化硅。离子注入可执行以形成n-型阱区域204或p-型阱区域206。图7是显示两个有源区：一具有一p-型应变型沟道晶体管的第一有源区208；以及一具有一n-型沟道晶体管的第二有源区210。

一栅极堆栈212是于之后形成于该第一与第二有源区208/210，如图7所示。栅极堆栈212是包含一栅电极214在一栅极介电质216上，并可另外包含一硬掩膜(hard mask)218于栅电极214上。该栅极介电质216是可利用任何此技艺中已知或使用的栅极介电层形成制程所形成，例如热氧化法、氮化法、溅镀沉积法、或化学气相沉积法。该栅极介电质216的实际厚度可介于范围约5至100埃。栅极介电质216可利用以下现有栅极介电质材质之一或其组合：例如氧化硅、氮氧化硅或一高介电常数的栅极介电质材料。

高介电常数的介电质是具有一介电常数大于8。此介电材质可为一或一以上的下列材质或其组合：氧化铝、氧化铪、氮氧化铪、硅酸铪、氧化锆、氮氧化锆、硅酸锆、氧化钇、氧化镧、氧化铈、氧化钛或氧化钽。此较佳实施例中，该高介电常数的介电质是氧化铪。介电质150的硅等效氧化物厚度可较佳约小于50埃，更佳为小于约20埃，且甚佳为小于约10埃；而该介电质150的实际厚度可小于约100埃，更佳为小于约50埃，且甚佳为小于约20埃。

当栅极介电质216形成之后，一栅电极材料214可接着沉积于该栅极介电质216之上。该栅电极材料214可包含多晶硅、多晶硅锗、金属、金属硅化物、金属氮化物，或导电金属氧化物。此较佳实施例中，电极212是包含多晶硅；而例如钼、钨、钛、钽、铂、铪等金属则可用于电极214上方部分。金属氮化物可包含氮化钼、氮化钨、氮化钛或氮化钽，但并不受限于上述中所提及的金属氮化物。金属硅化物可包含硅化镍、硅化钴、硅化钨、硅化钛、硅化钽、硅化铂或硅化铒，但非受限于上述中所提及的金属硅化物。导电金属氧化物可包含氧化钌或氧化铟锡，但非受限于所提及的导电金属氧化物。

栅电极材料214可藉由现有技术例如为化学气相沉积法而沉积；也可藉由沉积硅与金属，接着再施行一退火制程以形成一金属硅化的栅电极材料。一图案化的硬掩膜218是于之后在一栅电极214材料上利用现有的沉积与光刻技术而形成。栅极掩膜218可使用一般掩膜材料(masking material)例如为氧化硅、氮氧化硅或氮化硅，但并非受限于上述中所提及的材料。栅电极214是于之后利用等离子体蚀刻制程蚀刻以形成栅电极，而未受到栅电极214所覆盖区域的栅极介电质216则较佳经蚀刻后移除。

如图8所示，一可弃式薄膜220形成于该第一与第二有源区208/210上。该可弃式薄膜可为一介电薄膜，利用一化学气相沉积法或溅镀沉积而形成。此较佳实施例中，该可弃式薄膜220是介于厚度约10至1000埃之间，且较佳介于厚度约10至200埃之间。

图9显示一第一掩膜材料222沉积于第一及第二有源区208/210上，其可为氧化硅、氮氧化硅或氮化硅。此较佳实施例中，该第一掩膜材料是包含一氮化硅在氧化硅上的复合层。

图10显示一第二掩膜材料224利用沉积以及光刻技术形成于该第二有源区210上以覆盖位于第二有源区210的第一掩膜材料222上，并暴露第一有源区208上的第一掩膜材料222，如图10所示。该第二掩膜材料224可包含异于该第一掩膜材料222的任何掩膜材料。此较佳实施例中，该第二掩膜材料是包含一光刻胶。

接着于该第二掩膜材料224存在下对该第二有源区210的第一掩膜材料222实施一蚀刻制程，该蚀刻制程是较佳为一利用等离子体蚀刻技术的非等向性蚀刻，而此步骤将导致可弃式间隔物或衬垫226形成于该第一有源区208的栅极堆栈212毗邻处，如图11中所示。

在形成该可弃式间隔物226之后，凹陷区228是蚀刻有源区且大体与该可弃式间隔物226对应排列，而一硅蚀刻化学则可如上述步骤中使用。该第二掩膜材料224可于蚀刻后移除。

接着如图12所示，第二半导体材料230经外延成长以至少部分填充于该凹陷区228，此步骤可藉由选择性外延成长而完成。该用以执行外延成长的外延制程可为化学气相沉积法、超高真空化学气相沈积法、或分子束外延法。外延成长材料也可于该第二有源区210的沟道区232表面延伸，形成一如图12中所示凸起的源极与漏极结构230。第二较佳实施例中，该第二半导体材料230是包含硅锗化合物，其具有一锗克分子分数约略介于0.1至0.9范围之间；而第二较佳实施例中，晶格失配区是包含碳硅化合物，其具有一碳克分子分数大体介于0.01至0.04之间。

栅极掩膜218覆盖于栅电极214的上方表面，以致栅电极214并无发生外延成长。可弃式衬垫226则可避免栅电极214侧壁发生外延成长。

外延成长之后，该栅极掩膜218、可弃式衬垫226、以及该第一掩膜材料可经移除而形成如图13所示的结构。

外延成长的第一半导体材料200可于外延成长期间进行原位掺杂或无掺杂。如外延成长期间未受掺杂，则可于之后的制程步骤中掺杂，且掺杂物可藉一快速热退火制程而活化。掺杂物可藉由现有离子注入、等离子体浸置型离子注入、气态或固态源扩散、或任何其它此技艺中所知或使用的技术而导入。任何离子注入所造成的损害或非晶化可之后于高温中退火。

图14显示半导体组件经进一步制程处理后，可执行一第一浅离子注入以掺杂第一及第二晶体管源极与漏极区的浅掺杂区域，并形成源极/漏极区的延伸，如图14所示。

间隔物(包含区域244及246)是形成于栅电极214之侧。一范例中，间隔物藉由化学气相沉积一介电材料而形成，例如为氧化硅或氮化硅，接着再藉由一非等向蚀刻该介电材料以形成单一间隔物；而图14的范例中，该间隔物是复合间隔物(composite spacer)。一复合间隔物可包含一介电质衬垫244以及一间隔物本体246。该介电质衬垫244可藉沉积一介电衬垫材料而形成，例如为氧化硅，而该间隔物本体246则例如为氮化硅，接着再利用一反应性离子蚀刻(reactive ion etching；RIE)以执行一非等向性蚀刻。另外的实施例中，衬垫244可为一氧化物，而间隔物本体246则可为一氮化物。

第一晶体管236的源极与漏极区是于第二晶体管234受覆盖时利用离子注入而形成，而较佳实施例中，掺杂物为砷或磷，或包含两者的组合。第二晶体管234的源极与漏极区是于第一晶体管236受覆盖时利用离子注入而形成，而较佳实施例中，则使用一掺杂物例如为硼。一钝化层248是形成于该第一及第二有源区208/210上。

本发明的第三实施例将参照图15至图19作一阐述。图15是显示图12中所示结构于之后进一步处理后的情形，尤其当执行一如上所述的源极/漏极离子注入步骤后。此例中，源极/漏极区是包含第二半导体材料230以及该第一半导体材料200的掺杂部分240。

图16中所示的一第三保护层(protective layer)252，其较佳为一光刻胶，是于之后利用沉积以及光刻技术覆盖于该第一有源区208上，而该第二有源区210则为暴露。如上所述，蚀刻第二有源区210的第一掩膜材料222将导致可弃式间隔物226形成于第二有源区210上的栅极堆栈212毗邻处，如图16所示。

第一半导体材料200的掺杂区域240是利用上述掺杂方法而形成，任何离子注入所造成的损害或非晶化可于之后高温退火。接着执行一深离子注入并移除该第一与第二晶体管236/234的间隔物226后，可实施一另外浅离子注入以掺杂该第一及第二晶体管236/234的源极与漏极延伸区域238，而所形成的结构是于图17中显示。

图18显示半导体组件经更进一步处理后的情形。而额外的步骤可包括于第一及第二晶体管236/234的栅极堆栈212侧壁形成一衬垫244与一间隔物246，并形成一蚀刻停止层248于该第一及第二晶体管236/234上。

图19显示另一可供选择的实施例，其中间隔物244/246是已经移除。一实施例中，间隔物的用途是如图14中所示，举例来说，是于形成浓掺杂的源极与漏极区时用以遮蔽源极/漏极延伸区，例如淡掺杂区域(lightly dopeddrain)。然而如图16及图17所示，浓掺杂区240是形成于其延伸区238形成前，因此间隔物在以此目的为前提下则并非必需。另一未示的实施例中则可包含未与该浓掺杂源极与漏极区240排列的间隔物或其它侧壁衬垫。

第一及第二晶体管236/234的源极与漏极以与栅极的电阻可藉由将一硅化物250覆盖于栅电极214以及源极/漏极区230/240上而减低，例如使用一自行对准硅化制程或其它的金属沉积制程。该些硅化区域是于图18中显示。

所述的两实施例中，一应变型沟道晶体管是如一电阻及另一晶体管般形成于相同的基底；而另一实施例中，三组件均可形成于相同的基底。

其它实施例中，其它组件可与该应变型沟道晶体管一并形成，例如，一电容器是于一申请号案10/627,218阐述，而另一范例中，一二极管(diode)或lubistor二极管则于申请号案10/628,020中阐述，该两应用是以提及的方式并入本文，并利用其中所揭示的内容。任何于上述中所揭示的结构可如同该应变型沟道晶体管一般形成于同一基板上。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (30)

1.一种半导体芯片，其包含：

一半导体基底；

一第一有源区，其位于该基底上；

一第二有源区，其位于该基底上；

一电阻，其形成于该第一有源区上，该电阻是包含一形成于两端点间的一掺杂区；以及

一应变型沟道晶体管，其形成于该第二有源区上，该应变型沟道则包含一第一及一第二应力源形成于与一应变型沟道区相对毗邻的基底。

2.根据权利要求1所述的半导体芯片，其中该沟道区是包含一具有一第一自然晶格常数的第一半导体材料，且该第一及第二应力源各包含一异于该第一自然晶格常数的具有一第二自然晶格常数的第二半导体材料。

3.根据权利要求1所述的半导体芯片，其中该掺杂区是具有一掺杂型态与位于其下的部分半导体区域的掺杂型态相反。

4.一种形成半导体芯片的方法，其包含下列步骤：

提供一半导体区域，其具有一第一自然晶格常数的第一半导体材料；

形成一第一及一第二有源区于该半导体区域上；

形成一栅极堆栈于该第二有源区上；

形成一掩膜层于该第一有源区上；

形成该掩膜层的后，形成至少一凹陷处于该未受栅极堆栈所覆盖的第二有源区部分；

成长一第二半导体材料于该至少一凹陷处，该第二半导体材料是具有一异于该第一自然晶格常数的第二自然晶格常数；

形成源极与漏极区于该第二有源区以形成一应变型沟道晶体管；

移除该掩膜层；以及

形成一半导体组件于该第一有源区。

5.根据权利要求4所述的形成半导体芯片的方法，其中形成一半导体组件的方法是包括形成一掺杂区于该第一有源区以形成一电阻。

6.根据权利要求4所述的形成半导体芯片的方法，其中该半导体组件是包含一晶体管。

7.根据权利要求4所述的形成半导体芯片的方法，其更包括以下步骤：

形成一接触蚀刻停止层于该半导体组件之上；

形成一钝化层于该接触蚀刻停止层上；以及

蚀刻该钝化层和该接触蚀刻停止层并形成对该半导体组件的接触窗。

8.根据权利要求4所述的形成半导体芯片的方法，其更包括：

形成一可弃式薄膜于该第二有源区上，该可弃式薄膜是位于该栅极堆栈之上；以及

处理该可弃式薄膜以形成可弃式间隔物于该第二有源区的栅极堆栈的侧壁上；

其中该至少一凹陷处是形成于对应一可弃式间隔物旁。

9.根据权利要求8所述的形成半导体芯片的方法，其更包括移除该可弃式间隔物，以及形成间隔物于栅极堆栈的侧壁。

10.根据权利要求4所述的形成半导体芯片的方法，其更包括形成一第二栅极堆栈于该第一有源区，其中该每一第一栅极堆栈及第二栅极堆栈是包含一栅电极于一栅极介电质上。

11.根据权利要求4所述的形成半导体芯片的方法，其更包含一硬掩膜在该栅电极以及间隔物之上。

12.根据权利要求11所述的形成半导体芯片的方法，其更包括于该第二半导体材料成长后，将该硬掩膜移除。

13.根据权利要求4所述的形成半导体芯片的方法，其更包括形成源极区与漏极区后，形成一第一导电材料于源极与漏极区上。

14.一种形成半导体组件的方法，其包括：

提供一半导体基底，其包含具有一第一晶格常数的一第一半导体材料，该基底是包含一第一有源区与一第二有源区，该第一有源区具有一第一栅极堆栈形成于其上，而该第二有源区具有一第二栅极堆栈形成于其上；

形成一薄膜于该第一有源区与第二有源区上；

形成间隔物于该第二有源区的第二栅极堆栈侧壁上；

蚀刻一源极凹陷处与一漏极凹陷处于该第二栅极堆栈的对侧，该源极凹陷处与该漏极凹陷处是藉由该间隔物与一沟道区隔离；以及

成长一第二半导体材料于该源极凹陷处与漏极凹陷处，该第二半导体材料具有一异于该第一晶格常数的第二晶格常数。

15.根据权利要求14所述的形成半导体组件的方法，其中该每一第一栅极堆栈及第二栅极堆栈是包含一栅电极在一栅极介电质之上。

16.根据权利要求15所述的形成半导体组件的方法，其更包含一硬掩膜在该栅电极以及间隔物之上。

17.根据权利要求16所述的形成半导体组件的方法，其更包括于该第二半导体材料成长后，将该硬掩膜移除。

18.根据权利要求14所述的形成半导体组件的方法，其更包括：

形成一第一源极区与一第一漏极区于该第一有源区与该第一栅极堆栈相对毗邻处；以及

形成一第二源极区与一第二漏极区于该第二有源区与该第二栅极堆栈相对毗邻处。

19.根据权利要求18所述的形成半导体组件的方法，其更包括于形成该第一源极区与该第一漏极区后，形成一第一导电材料于该第一源极区与第一漏极区上；以及于形成该第二源极区与该第二漏极区后，形成一第二导电材料于该第二源极区与该第二漏极区上。

20.根据权利要求14所述的形成半导体组件的方法，其中形成间隔物于该第二栅极堆栈侧壁是包括：

形成一可弃式薄膜于该包含第二栅极堆栈的第二有源区上；以及

蚀刻该可弃式薄膜以形成可弃式间隔物。

21.根据权利要求20所述的形成半导体组件的方法，其中形成一薄膜于该第一有源区及第二有源区的步骤是包括形成一可弃式薄膜的步骤，此方法更包括于形成可弃式间隔物前先形成一掩膜层于部分位于该第一有源区的可弃式薄膜上。

22.根据权利要求20所述的形成半导体组件的方法，其更包括于形成该源极凹陷处与漏极凹陷处后，将该可弃式间隔物移除。

23.根据权利要求14所述的形成半导体组件的方法，其更包括于成长一第二半导体材料后，选择性成长一第一半导体材料于该第二半导体材料上。

24.一种形成半导体组件的方法，其包括：

提供一半导体层，其包含一第一有源区与一第二有源区，该半导体层具有一第一晶格常数；

形成一第一栅极堆栈于该第一有源区上，以及一第二栅极堆栈于该第二有源区上；

形成一介电薄膜在该第一有源区与第二有源区上；

形成一掩膜层于部分位于该第二有源区的介电薄膜上；

藉由非等向性蚀刻该介电薄膜以形成一可弃式间隔物于该第一栅极堆栈侧壁；

形成一第一与一第二凹陷处于该第一有源区上，并大体与该可弃式间隔物对应排列；

以一半导体材料填充该第一与第二凹陷处，该半导体材料具有一异于该第一晶格常数的第二晶格常数；以及

掺杂位于该第二有源区毗邻于该第二栅极堆栈的源极与漏极区。

25.根据权利要求24所述的形成半导体组件的方法，其更包括于填充该第一及第二凹陷处后，将位于该第一有源区上的可弃式薄膜与介电薄膜移除。

26.根据权利要求25所述的形成半导体组件的方法，移除该可弃式薄膜以及该介电薄膜后，其更包括：

形成一第一导电型的浅掺杂区域于该第一有源区对应于该第一栅极堆栈处；

形成一第二导电型的浅掺杂区域于该第二有源区对应于该第二栅极堆栈处；

形成一第一间隔物邻接该第一栅极堆栈以及一第二间隔物邻接该第二栅极堆栈；

形成第一导电型的浓掺杂区域于该第一有源区对应于该第一间隔物；以及

形成第二导电型的浓掺杂区域于该第二有源区对应于该第二间隔物。

27.根据权利要求24所述的形成半导体组件的方法，于填充该第一及第二凹陷处后，其更包括：

移除该第二有源区上的掩膜层；

形成一第二掩膜层于该第一有源区上；以及

蚀刻该第二有源区上的介电层以形成第二间隔物毗邻于该第二栅极堆栈旁。

28.根据权利要求27所述的形成半导体组件的方法，其中离子注入一源极区与一漏极区是包括注入位于该第二有源区并与该第二间隔物对应排列的一源极区与一漏极区。

29.根据权利要求28所述的形成半导体组件的方法，其更包括于离子注入该源极区域漏极区后，将该可弃式间隔物以及第二间隔物移除。

30.根据权利要求29所述的形成半导体组件的方法，其更包括于移除该可弃式间隔物与第二间隔物后，形成一第一浅掺杂区域于该第一有源区对应该第一栅极堆栈处以及形成一第二浅掺杂区域于该第二有源区对应该第二栅极堆栈处。

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