CN1574253A - 低泄漏异质结垂直晶体管及其高性能器件 - Google Patents

低泄漏异质结垂直晶体管及其高性能器件 Download PDF

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Abstract

本发明描述了场效应晶体管的垂直沟道的结构及形成方法，场效应晶体管以及CMOS电路，在垂直单晶半导体结构的侧壁上组合了漏、主体和源区域，其中在晶体管源和主体之间形成异质结，其中源区域和沟道独立地相对于主体区域晶格应变，并且其中漏区域含有放置掺杂剂(例如B和P)扩散进主体的掺碳区域。本发明减小了短沟效应问题，例如：漏所引入的势垒降低以及通过异质结从源到漏区域的泄漏电流，同时通过选择半导体材料，独立地允许了沟道区域中的晶格应变，以提高迁移率。通过源和主体区域之间的异质结克服了栅长小于100nm的缩放问题。

Description

低泄漏异质结垂直晶体管及其高性能器件
相关申请的交叉参考
本申请进一步交叉参考下面的申请：美国专利申请No.10/463038(代理人卷号YOR920030140US1)，发明人Q.Quyang和Jack O.Chu，题为“超可缩放高速异质结垂直N沟道MISFET及其方法(Ultra Scalable High Speed Heterojunction Vertical N-channel MISFETs and Methods Thereof)”，它涉及垂直N沟道MISFET，在此引入作为参考，并在此转让给受让人。
本申请进一步交叉参考下面的申请：美国专利申请No.10/462933(代理人卷号YOR920030141US1)，发明人Q.Quyang和Jack O.Chu，题为“2维能带工程所实现的高速侧向异质结MISFET及其方法(High Speed Lateral Heterojunction MISFETsRealized by 2-dimensional Bandgap Engineering and MethodThereof)”，它涉及侧向异质结MISFET，在此引入作为参考，并在此转让给受让人。
技术领域
本发明涉及半导体晶体管，更具体地，涉及金属绝缘体半导体场效应晶体管(MISFET)，它由在电流方向上没有异质势垒的导电沟道以及源/漏与晶体管主体(主要部分)之间的异质结组成。
背景技术
硅MOSFET的缩放已成为半导体工业中的一个主要挑战。随着器件尺寸缩小到纳米区域，传统技术在减小某些不想要的物理效应时开始遭到失败。例如，使用抗击穿(APT)或环形注入(haloimplantation)来降低短沟效应(SCE)。然而，由于温度增强扩散，很难获得陡峭的掺杂轮廓，这些高掺杂沟道或小型注入区增大了结电容和带间隧穿。S.Thompson等人在“MOS缩放：21世纪晶体管挑战(MOS scaling：transistor challenges for the 21stcentury)”Intel Technology Journal，Q3，1998中表示，对于给定技术，沟道工程只能降低～10％的电路门延迟，它无法像栅极氧化物和源/漏(S/D)结深度缩放那样为一代一代的器件提供沟长缩放。
利用能带工程，在器件设计中可提供重要的自由度。分子束外延(MBE)、各种类型的化学气相外延(CVD)，和/或离子注入生长的高质量张应变Si/SiGe和压应变SiGe/Si将能带工程概念引入到成熟的硅技术中。
能带工程已用来实现各种类型的异质结场效应晶体管(HFET)。最广泛的研究在于调制掺杂场效应晶体管(MODFET)，其中使用量子阱来将载流子限制在高掺杂半导体中(见K.Ismail，“Si/SiGe高速场效应晶体管(Si/SiGe High-SpeedField-Effect Transistors)”，IEDM.Technology Digest，p.509-512，1995)。由于减小了掩埋沟道中的杂质散射、表面粗糙度散射，以及，如果有，取决于异质材料系的应变引入的迁移率提高，可获得更高的载流子迁移率。由同一概念，提出并研究了各种类型的异质结构CMOS器件(见M.A.Armstong，et al.，“Si/SiGe异质结互补型金属氧化物半导体晶体管设计(Design of Si/SiGe HeterojunctionComplementary Metal Oxide Semiconductor Transistors)”，IEDMTechnology Digest，p.761-764，1995；S.Imai et al.，“Si-SiGe半导体器件及其制造方法(Si-SiGe Semiconductor Device and Method ofFabricating the Same)”，U.S.Pat.No.5,847,419，以及M.Kubo.etal.，“利用硅-锗-碳化合物半导体层形成HCMOS器件的方法(Method of Forming HCMOS Devices with a Silicon-Germanium-Carbon compound Semiconductor Layers)”，U.S.Pat.No.6,190,975，Feb.20，2001)这些器件的优点在于高载流子迁移率以及高驱动电流和高速度。然而，在这些平面器件中还存在两个突出的问题：器件缩放和短沟效应的控制。
在平面FET器件中，沟道长度受到光刻的限制。如果以垂直方式制作这些器件时，就可解决这一问题，在垂直方式中，沟道长度仅由外延技术来确定。通过在源/漏中引入薄的SiGeC层可减小源/漏中硼和磷的扩散，以获得超可缩放垂直晶体管，正如下面两篇文献所示：Y.Ming，et al.，“具有SiGeC源-漏的25nm p沟道垂直MOSFET(25-nm p-Channel vertical MOSFETs with SiGeC source-drains)”，IEEE，Electron Device Letters，Vol.20，no.6，1999，以及，H.Riicker et al.，“掺碳Si和SiGe中的杂质扩散：物理模型和实验验证(Dopant diffusion in C-doped Si and SiGe：physical modeland experimental verification)”，IEDM，Technical Digest，p.345-8，1999。
对于短沟效应，除了超陡峭反转(retrograded)沟道轮廓和超浅源/漏结之外，还使用了绝缘体上硅(SOI)来控制短沟效应。然而，SOI并不能完全消除短沟效应，SOI固有的一个问题就是浮体效应。减小短沟效应的另一种方法就是在源/主体结处建立一个内建能量势垒，并且该势垒的高度不依赖于所施加的偏压。在此情形中，异质结所提供的带偏移特别适用。在下面的文献中提出并研究了异质结MOSFET(HJMOSFET)：S.Hareland，et al.，“减小深亚微米MOSFET中的击穿电流和扩展MOSFET缩放的新结构方法(Newstructural approach for reducing punchthrough current in deepsubmicrometer MOSFETs and extending MOSFET scaling)”，IEEE Electronics Letters，vol.29，no.21，PP.1894-1896，October1993，以及X.D.Chen，et al.，“在源/漏和沟道之间具有异质结的垂直P-MOSFETS(Vertical P-MOSFETs with heterojunction betweensource/drain and channel)”，Device Research Conference，Denver，June 2000。
在U.S.，Pat.Nos.5,920,088,6,207,977,5,963,800和5,914,504中描述了p-沟道/n-沟道互补型垂直MISFET器件以及这种器件在动态随机存取存储器(DRAM)中的具体应用。在该垂直器件中，在源/沟道结处使用了异质结。尽管可实现非常短的沟道并且可降低短沟效应，但是这种器件结构依然存在很大的缺点。在关状态(即，栅处零偏压，漏处高偏压)，异质势垒在降低漏所引入的势垒降低(DIBL)、主要部分击穿电压以及关状态泄漏电流方面很有用。然而，在开状态(即，栅和漏处高偏压)，内建异质势垒变得对驱动电流有害。这是因为源/沟道结处的异质势垒严重地阻碍了载流子从源向沟道的热发射。载流子注入的唯一方式是穿过势垒的量子机制隧穿，这成为沟道中输运的瓶颈。由于强的表面粗糙度散射，穿过这些参考中提到的沟道中的势垒之后的所谓弹道输运将不会发生。因此，显著降低了这种器件中的驱动电流。另外，这种器件中源的一部分(靠近沟道的部分)不掺杂，因此，源中的高串联电阻将进一步减小驱动电流。在下面的文献中进行了详细的研究：Q.Ouyang，et al.，“新型pMOSFET中的二维能带工程(Two Dimensional BandgapEngineering in Novel pMOSFETs)”，SISPAD，Seattle，September2000，以及X.D.Chen，et al.，“在源/漏和沟道之间具有异质结的垂直P-MOSFETS(Vertical P-MOSFETS with heterojunction betweensoure/drain and channel)”，Device Research Conference，Denver，June 2000。
最近，Q.Ouyang等人在U.S.Pat.No.6319799B1中描述了一种侧向高迁移率、掩埋p沟道异质结晶体管(HMHJT)。在下面的文献中进行了详细的模拟研究：Q.Ouyang，et al.，“具有减小的短沟效应和增大的驱动电流的新型Si/SiGe异质结pMOSFET(A NovelSi/SiGe Heterojunction pMOSFET with Reduced Short-ChannelEffects and Enhanced Drive Current)”，IEEE Transactions onElectron Devices，47(10)，2000。此外，使用下面文献中的垂直结构实现了该器件：Q.Ouyang，et al.，“具有增大的驱动电流以及减小的短沟效应和浮动主体效应的新型垂直pMOSFET的制作(Fabricationof a Novel Vertical pMOSFET with Enhanced Drive Current andReduced Short-Channel Effects and Floating Body Effects)”，VLSIsymposium，Kyoto，June 2001。在此情形中，使用Si上的压应变SiGe来实现高性能pMOSFET。然而，从源/漏到沟道的硼扩散依然限制了这种器件中的沟道长度缩放。此外，与表面沟道相比，尽管掩埋沟道中迁移率更高，但是掩埋沟道可减小跨导，这是因为减小了栅电容。本发明提出这些问题并且提出了pMOSFET的新结构。最后，本发明公开了一种垂直高性能互补型MISFET。
U.S.Pat.No.5,285,088描述了“高电子迁移率晶体管”。该器件具有一对半导体层用作源/漏电极，该对半导体层由多晶SiGe层和多晶Si层构成，从而在有源区上型成部分突出的“外伸形状”。在此情形中，源/漏和栅是自对准的。然而，它是平面结构，依然存在短沟效应的问题。
发明内容
本发明的目的在于提供具有极好的性能和可缩放性(scalability)的器件结构。通过利用2维能带工程，可避免传统Si技术中的折衷，并且独立地优化了驱动电流和泄漏电流。因此，可同时获得非常高的驱动电流和非常好的关断特性。这种器件中短沟效应的抑制还使得可以进行MOSFET技术的连续的且更积极的缩放(scaling)。
本发明用各种实施方案描述了具有这些优点的垂直p沟道和垂直互补型MISFET结构。本发明的另一方面在于这种器件的工艺集成。本发明中描述的器件至少在晶体管的源和主体之间具有异质势垒。然而，在沿电流方向的沟道中没有异质势垒。由于源结处异质势垒，显著降低了漏所引入的势垒降低。同时，驱动电流不受量子机制隧穿的限制，因为在沟道中没有异质势垒。因此，利用这些器件，可获得很高的开/关比。这样的器件极适用于高速、低泄漏和低功耗应用，例如DRAM、笔记本电脑和无线通信。
任何具有合适带偏移的异质材料系都可用于实现该器件概念，例如，硅基或III-V材料系。由于硅技术是最成熟的，硅基材料在商业上最可行、最具吸引力。对于pMISFET，硅上的压应变SiGe或SiGeC对空穴来说具有合适的带偏移。为了实现互补型MISFET，有两种选择或两种类型的Si基异质结构可用于nMISFET，因为它们对电子来说具有合适的带偏移。一种是弛豫SiGe缓冲层上的压应变Si或SiGe，另一种是Si上的张应变Si1-x-yGeyCy。利用每种异质结构设计，沟道可以是表面沟道或者掩埋量子阱沟道。
载流子迁移率不仅取决于晶体中的应变，还取决于晶向。最近的一项研究显示，对于栅氧化物小于2nm、栅长短于150nm的器件来说，在(110)衬底上沿<110>方向空穴迁移率显著提高了，而在(100)衬底上沿<100>方向电子迁移率保持最高。虽然使用传统的平面硅技术将(100)面上的nMOSFET和(110)面上的pMOSFET集成是不实际的，但是用垂直器件和FinFET可相对容易地这么做。因此，可在同一衬底上同时实现高空穴迁移率沟道和高电子迁移率沟道，而不会由于利用异质结构而在沟道中引入应变或者任何来自器件制作工艺的诱导定域应力。
在本发明中，示出了两种用于垂直p沟道晶体管的实施方案。然后描述了两种用于垂直CMOS的实施方案。还描述了制作方法。
附图说明
通过考虑下面的详细描述，同时参阅附图，将能明显地看出本发明的这些和其它特征、目的和优点，其中：
图1为立方Si上压应变SiGe或SiGe(C)的能带图。
图2为立方Si上张应变SiC的能带图。
图3为弛豫SiGe缓冲层上张应变Si的能带图。
图4为垂直沟道MOSFET的顶视图。
图5为垂直压应变SiGe/Si或SiGeC/Si表面沟道pMOSFET的剖面示意图，该pMOSFET具有含碳的扩散阻挡层以及由弛豫硅层和应变SiGeC层组成的复合源区。
图6为垂直压应变SiGe/Si或SiGeC/Si掩埋沟道pMOSFET的剖面示意图，该pMOSFET具有含碳的扩散阻挡层以及由弛豫硅层和应变SiGeC层组成的复合源区。
图7为垂直压应变SiGe/Si或SiGeC/Si表面沟道pMOSFET的剖面示意图，该pMOSFET在源和漏结处都具有异质结。
图8A和图8B为(100)衬底上用于垂直CMOS反相器的台面结构或垂直结构的取向的顶视图。
图9为根据本发明的垂直CMOS的剖面示意图，该CMOS具有用于nMOSFET的张应变SiC源/漏以及用于pMOSFET的压应变SiGeC源/漏。
图10为根据本发明的垂直CMOS的剖面示意图，该CMOS具有用于nMOSFET的张应变Si源/漏以及用于pMOSFET的压应变SiGeC源/漏。
具体实施方式
碳、硅和锗的晶格常数分别为3.567埃、5.431埃和5.646埃。在弛豫Si上的伪晶SiC中，或者弛豫SiGe或Ge衬底上的伪晶Si中，存在双轴张应变，这意味着在伪晶材料中，在生长面(表面)中晶格常数更大而沿生长方向(垂直于表面)晶格常数更小。另一方面，在弛豫Si上的伪晶SiGe中，或者弛豫SiGe上的伪晶Ge中，存在压应变，这意味着在伪晶材料中，在生长面(表面)中晶格常数更小而沿生长方向(垂直于表面)晶格常数更大。在弛豫Si上的SiGe中加入少量碳(＜1％)可补偿并降低SiGe中的应变。应变改变了应变材料的能带结构。因此，应变会影响能带偏移、有效质量和态密度。参看附图，图1分别用曲线2和3示出弛豫硅上的压应变SiGe或SiGe(C)的导带和价带。空穴限制在具有高空穴迁移率的压应变SiGe(C)中，这一材料系适用于pMOSFET。
图2分别用曲线4和5示出弛豫Si缓冲层上的张应变Si1-yCy的导带和价带。在此情形中，电子限制在具有高电子迁移率的张应变Si1-yCy中，这一材料系适用于nMOSFET。此外，图3分别用曲线6和7示出硅锗上的张应变硅的导带和价带。电子限制在可能具有高电子迁移率的张应变硅中，这一材料系可用于nMOSFET。利用这三种材料系，沟道可以是表面沟道或掩埋量子阱沟道。在图1-3中，纵坐标表示能量，横坐标表示深度。
图4示出垂直器件160的顶视图(不按比例)。图5示出第一实施方案的剖视图，第一实施方案为压应变SiGeC垂直pMOSFET160，它包含垂直列5000，后者包含一些层或区域，例如源层或区域164、主体层或区域163以及漏层或区域162，在侧壁上有沟道层或区域165、绝缘层或区域166以及栅电极层或区域167。垂直列或台面6000形成垂直器件160。当SiGe层或区域164为高度应变的时，其临界厚度极小。层中的应变越大，应变层开始弛豫的临界厚度就越小。临界厚度的意思是这样一个厚度，在这个厚度处，在层或区域中产生缺陷以释放应变，从而该层或区域弛豫到其本身的晶格常数。晶格常数由层的组成来确定。例如，Ge晶格的晶格常数为硅的1.04倍。SiGe层中50％的Ge组分将使其晶格常数为硅晶格常数的1.02倍。在该实施方案中，在应变SiGe层164的顶部形成弛豫硅层或区域、多晶硅层或区域或者多晶SiGe层或区域410，它们共同组成厚度足以硅化(silicidation)的复合源。层410可以想要多厚就多厚，然而层或区域164的厚度小于临界厚度或在临界厚度附近。
器件具有下列结构特征：
1)漏为p+型单晶硅162，浓度大于1×1019原子/cm3。
2)主体为n型硅163，调节掺杂浓度以获得所需要的阈值电压；
3)层162上的p型SiGeC层210用来降低从漏162到主体163的硼扩散；层210具有大于1×1019原子/cm3的p型浓度。
4)源为p+型压应变Ge、GeC或SiGeC 164以及弛豫硅或多晶硅或多晶SiGe410，p型浓度都大于1×1019原子/cm3。
5)沟道165为压应变SiGeC或硅，沿箭头104所示的电流方向没有异质势垒；
6)在源164和主体163之间的界面570处形成应变SiGeC/Si异质结，它优选地与源/主体金属化p/n结对准；
7)栅为导电层167，从源164一直到漏162覆盖在处于主体163上的整个沟道165上，两者之间具有绝缘层166。
8)漏、源以及栅电极169、170和171分别与漏162、复合源164加上410以及栅167耦合。
9)层161可以是体硅或SOI衬底或绝缘体上的SiGe。
栅介电层或区域166可以是硅的氧化物、氮化物、氧氮化物，以及Hf、Al、Zr、La、Y、Ta的氧化物或硅化物或它们的混合物。
导电区域167可以是金属、金属硅化物、掺杂多晶硅，或掺杂多晶SiGe。
层210p型掺杂，浓度为1×1019至1×1021原子/cm3。
层或区域410p型掺杂，浓度为1×1019至1×1021原子/cm3。
垂直结构或列5000可在晶面(100)中具有侧壁，垂直于衬底平面或衬底主表面。
对于低噪声应用，可优选掩埋沟道。图6示出垂直掩埋沟道pMOSFET。在栅氧化之前形成硅盖帽层或区域175。在此情形中，因为没有表面粗糙度散射，应变SiGe量子阱沟道165将能保持其高的空穴迁移率。除了硅盖帽层或区域175之外，图6与图5相同。
注意，上面的实施方案是不对称器件，只在源和主体之间——即界面570——具有异质结。对于某些电路应用，例如传输门电路，器件优选地为对称的。
图7所示的本发明的第四实施方案为表面沟道pMOSFET 901。它具有与第一实施方案类似的结构，只是具有表面沟道以及包含薄的压应变SiGeC层900和硅层或区域162的复合漏。在该结构中，SiGeC层或区域164和900可以或能够具有相同的应变总量。区域900可以是p型的，浓度大于1×1019原子/cm3，掺碳区域900可以是p型的，浓度为1×1019至1×1021原子/cm3。因此，源和漏结处的异质势垒具有相同高度；从而器件接近对称器件。
图8A和8B示出(100)硅衬底上用作垂直nMOSFET和垂直pMOSFET的台面结构或垂直结构的取向的顶视示意图。图8A中的n和p沟道都在(110)族平面内。尽管(110)平面内空穴迁移率高于(100)平面空穴迁移率，但是电子迁移率与(100)平面相比却有所下降。然而，当nMOSFET的台面结构或垂直结构从晶片标记线旋转45度时，那么台面结构或垂直结构的四个侧壁上的n沟道处于(001)、(010)、(001)和(010)面中，如图8B所示。同时，在图8B中，pMOSFET具有与晶片标记线对准的侧壁，并且台面结构或垂直结构的侧壁上的p沟道处于(011)、(011)、(011)和(011)面中。因此，图8B中所示的垂直CMOS布局可同时获得高空穴迁移率和高电子迁移率。应当注意，图8B中所示的取向方案可用于任何垂直MOSFET，例如具有或不具有替换栅的Si垂直MOSFET以及本说明书中所描述的异质结MOSFET。
图9示出垂直CMOS反相器262的实施方案，包含垂直nMOSFET 74和垂直pMOSFET 260。台面取向示于图8B中，其中p沟道台面5000的侧壁位于平面(110)中，而n沟道台面3001的侧壁位于面(100)中。器件绝缘由绝缘区或覆盖介电层168、148和68提供。nMOSFET 74具有张应变SiGeC源64，如果漏62中掺有磷，那么漏中还具有掺碳层300，以降低磷扩散；pMOSFET具有压应变SiGeC源164，如果漏162中掺有硼，那么漏中还具有掺碳层210，以降低硼扩散。两种器件都具有硅表面沟道65、165。栅绝缘层或区域66、166可以是氧化物、氧氮化物、其它高介电常数电介质，或它们的混合物。栅电极67、167可以是具有中间带隙功函数的同种金属，或者具有合适功函数的两种不同金属，或者n型多晶硅或用于nMOSFET的多晶SiGe和p型多晶硅或用于pMOSFET的多晶SiGe。垂直列6000形成pMOSFET 260。垂直列4001形成nMOSFET 74。
描述了制备由图9所示的垂直场效应CMOS晶体管制成的反相器的方法，包含下列步骤：
在第一单晶衬底61上形成硅外延层或区域62，将该硅外延层或区域62掺杂成n型，浓度大于1×1019原子/cm3，
在n型硅层或区域62之上形成Si1-i-jGeiCj外延层或区域300，
在Si1-i-jGeiCj层或区域300之上形成硅外延层或区域63，将该硅外延层或区域63掺杂成p型，
在p型硅层或区域63之上形成应变Si1-yCy外延层或区域64，将该应变Si1-yCy层或区域64掺杂成n型，浓度大于1×1019原子/cm3，
在n型应变Si1-yCy层或区域64之上形成硅层或区域450，将该硅层或区域450掺杂成n型，浓度大于1×1019原子/cm3，
形成包含至少一个侧壁的垂直列结构3001，该侧壁从硅层或区域62开始，在第二层应变Si1-xCx层或区域300之上、p型硅第三层或区域63之上、应变Si1-yCy第四层或区域64之上，一直延伸到硅层或区域450。
在垂直结构3001的该至少一个侧壁的某一区域之上形成硅层或区域65，
在硅层或区域65之上形成介电层或区域66，
在介电层或区域66之上形成导电层或区域67，
掩模并腐蚀邻近区域，以曝光单晶衬底61，
在第一单晶衬底161上形成浓度大于1×1019原子/cm3的p型硅162层或区域，
在层或区域162之上形成掺碳外延层或区域210，将该层或区域210掺杂成p型，浓度大于1×1019原子/cm3，
在层或区域210之上形成硅外延层或区域163，将该层或区域163掺杂成n型，
在层或区域163之上形成压应变Si1-w-qGewCq外延层或区域164，将该Si1-w-qGewCq层或区域164掺杂成p型，浓度大于1×1019原子/cm3，
在Si1-w-qGewCq层或区域164上形成硅外延层或区域410，将该硅层或区域410掺杂成p型，浓度大于1E19cm-3，
形成垂直列结构5000，包含硅第一层或区域162，第二层掺碳层或区域210，第三层硅层或区域163，Si1-w-qGewCq第四层或区域164，以及硅第五层或区域410，
在上述垂直列结构5000外围之上形成应变Si1-sGes层或区域165，
在上述层或区域165外围之上形成介电层或区域166，以及
在上述介电层或区域166外围之上形成导电层或区域167。
上述方法还可进一步包含下列步骤：
在上述整个垂直列结构4001之上形成覆盖介电68层，
形成导电层或区域69，穿过上述覆盖介电层68，与所述n型硅层62接触，
形成导电层或区域70，穿过上述覆盖介电层68，与所述硅层或区域450在上述垂直列结构4001的顶部接触，
形成导电层或区域71，穿过上述覆盖介电层68，与导电层或区域67在垂直列结构4001的外围上接触，
在整个垂直列结构6000之上形成覆盖介电层168，
形成导电层或区域169，穿过上述覆盖介电层168，与p型硅层或区域162接触，
形成导电层或区域170，穿过上述覆盖介电层168，与p型硅层或区域410在上述垂直列结构5000的顶部接触，
形成导电层或区域171，穿过上述覆盖介电层168，与导电层或区域167在垂直列结构5000的外围上接触，以及
在层61上，在两垂直列结构4001和6000之间形成介电区域148，用作器件绝缘。
垂直列3001的侧壁优选地在面(100)中，并且垂直于衬底平面。
垂直列5000的侧壁优选地在面(110)中，并且垂直于衬底平面。
图10示出垂直CMOS 362的第二实施方案，类似于图9，除了nMOSFET 374之外。nMOSFET 374具有构建于弛豫SiGe主体63之上的张应变硅沟道65。主体63相对于实际衬底62弛豫。张应变硅作为沟道的优点在于更高的电子迁移率。台面3001取向示于图8B中，其中p沟道在面(110)内，n沟道在面(100)内，以获得更高的空穴和电子迁移率。
描述了制备由垂直场效应CMOS晶体管制成的反相器的方法，包含下列步骤：
在第一单晶衬底61上形成弛豫Si1-iGei外延层和区域62，将该Si1-iGei外延层和区域62掺杂成n型，浓度大于1×1019原子/cm3，
在n型Si1-iGei层和区域62之上形成掺碳SiGe外延层或区域300，将该硅外延层或区域300掺杂成n型，浓度大于1×1019原子/cm3，
在掺碳SiGe层300之上形成弛豫Si1-iGei外延层或区域63，将该硅外延层63掺杂成p型，
在p型Si1-iGei层63之上形成长应变硅外延层或区域64，将该应变硅层64掺杂成n型，浓度大于1×1019原子/cm3，
在n型应变硅层64之上形成弛豫Si1-iGei层或区域450，将该Si1-iGei层450掺杂成n型，浓度大于1×1019原子/cm3，
形成包含至少一个侧壁的垂直列结构3001，该侧壁从弛豫Si1-iGei层62开始，在第二层掺碳SiGe层300之上、第三p型弛豫Si1-iGei层63之上、第四应变硅层64之上，一直延伸到SiGe层450，
在垂直结构3001的该至少一个侧壁的某一区域之上形成应变硅层或区域65，
在硅层或区域65之上形成介电层或区域66，
在介电层或区域66之上形成导电层或区域67，
掩模并腐蚀邻近区域，以曝光单晶衬底161，
在第一单晶衬底161上形成浓度大于1×1019原子/cm3的p型硅层或区域162，
在层或区域162之上形成掺碳外延层或区域210，将该层210掺杂成p型，浓度大于1×1019原子/cm3，
在层210之上形成硅外延层或区域163，将该层或区域163掺杂成n型，
在层163之上形成压应变Si1-w-qGewCq外延层或区域164，将该Si1-w-qGewCq层164掺杂成p型，浓度大于1×1019原子/cm3，
在Si1-w-qGewCq层164上形成硅外延层或区域410，将该硅层410掺杂成p型，浓度大于1×1019cm-3，
形成垂直列结构5000，包含硅第一层162，第二层掺碳层210，第三层硅层163，Si1-w-qGewCq第四层164，以及硅第五层或区域410，
在上述垂直列结构5000外围之上形成应变Si1-sGes层或区域165，
在上述层165外围之上形成介电层或区域166，以及
在上述介电层166外围之上形成导电层或区域167。
上述方法还可进一步包含下列步骤：
在上述整个垂直列结构4001之上形成覆盖介电68层，
形成导电层或区域69，穿过上述覆盖介电层68，与所述n型硅层或区域62接触，
形成导电层或区域70，穿过上述覆盖介电层68，与所述硅层450在上述垂直列结构4001的顶部接触，
形成导电层或区域71，穿过上述覆盖介电层68，与导电层或区域67在垂直列结构4001的外围上接触，
在整个垂直列结构6000之上形成覆盖介电层168，
形成导电层或区域169，穿过上述覆盖介电层168，与p型硅层或区域162接触，
形成导电层或区域170，穿过上述覆盖介电层168，与p型硅410在上述垂直列结构2001的顶部接触，
形成导电层或区域171，穿过上述覆盖介电层168，与导电层167在垂直列结构5000的外围上接触，以及
在层61上，在两垂直列结构4001和6000之间形成介电区域148，用作器件绝缘。
垂直列3001的侧壁优选地在面(100)中，并且垂直于衬底平面。
垂直列5000的侧壁优选地在面(110)中，并且垂直于衬底平面。
根据优选实施方案，本发明进一步包含用于垂直高迁移率异质结pMISFET的工艺集成的方案：
某些层的堆叠的外延生长，用作漏、主体和源，进行或不进行在位掺杂；
构图/腐蚀以形成台面5000，或基座，或垫座，或列，或散热片；
在台面、基座、垫座、列或散热片的侧壁上外延生长沟道层165，如果需要，还生长盖帽层；
绝缘层的生长或沉积，绝缘层可以是氧化物、氧氮化物、其它高介电常数电介质，或它们的混合物；
在台面，或基座，或垫座，或列，或散热片的侧壁上生长或沉积栅电极层，栅电极层可以是多晶硅、多晶SiGe或金属；
构图/腐蚀栅电极，形成最终的垂直结构6000；
离子注入并退火，如果源、漏、主体，或者多晶Si或多晶SiGe栅电极没有进行在位掺杂的话；
栅构图和腐蚀；
场效氧化物沉积；
开接触孔；
源/漏硅化；以及
金属化和金属烧结。
应当注意，在附图中，类似的元素或成分由类似的和相应的参考号标出。
虽然描述并说明了一种半导体器件，它包含高迁移率沟道以及优选地与源和/或漏的结重合的异质结，但是对于本领域技术人员来说，只要不偏离本发明的范围，那么是可以有调整和改变的，本发明的范围由此处所附的权利要求单独限制。

Claims (88)

1.一种制备场效应晶体管的垂直沟道的方法，包含下列步骤：
在第一衬底上提供浓度大于1×1019原子/cm3的第一p型单晶硅区域，
在所述第一p型硅区域之上形成第二掺碳外延区域，将所述第二掺碳外延区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第二掺碳外延区域之上形成第三硅区域，将所述第三硅区域掺杂成n型，
在所述第三硅区域之上形成第四压应变Si1-w-qGewCq外延区域，将所述第四压应变Si1-w-qGewCq区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第四压应变Si1-w-qGewCq区域上形成第五硅外延区域，将所述第五硅外延区域掺杂成p型，浓度大于1×1019原子/cm3，
形成包含至少一个侧壁的垂直结构，该侧壁从所述第一p型硅区域、第二掺碳区域、硅第三区域、第四Si1-w-qGewCq外延区域和硅第五区域延伸，
在所述垂直结构的所述至少一个侧壁的一区域之上形成第六压应变Si1-sGes区域，从所述掺碳层第二区域，越过所述硅第三区域，延伸到所述第四压应变Si1-w-qGewCq外延区域。
2.根据权利要求1的方法，进一步包含下列步骤
在所述压应变Si1-sGes区域第四区域之上形成栅介电区域，以及
在所述栅介电区域之上形成导电区域。
3.根据权利要求2的方法，进一步包含下列步骤：
在整个垂直列结构之上形成覆盖介电层，
形成第一导电通孔，穿过所述覆盖介电层，与所述第一p型硅区域接触，
形成第二导电通孔，穿过所述覆盖介电层，与所述第五硅外延区域在所述垂直结构的顶部接触，以及
形成第三导电通孔，穿过所述覆盖介电层，与所述导电区域接触。
4.根据权利要求1的方法，其中所述第一、第三和第五硅区域，第二掺碳区域，第四压应变Si1-w-qGewCq外延区域以及第六压应变Si1-sGes区域由UHV-CVD、RTCVD、LPCVD、APCVD和MBE构成的组中选出的工艺来形成。
5.根据权利要求1的方法，其中所述第一硅区域通过选自下列的工艺掺杂成p型：离子注入然后退火，或在位掺杂。
6.根据权利要求1的方法，其中所述硅外延区域相对于所述第四压应变Si1-w-qGewCq区域的上表面弛豫。
7.根据权利要求1的方法，其中所述第五硅外延区域可以是单晶硅或多晶硅或多晶SiGe。
8.根据权利要求1的方法，其中所述垂直结构通过由反应离子刻蚀和离子束蚀刻构成的组中选出的工艺来形成。
9.根据权利要求1的方法，其中所述垂直结构的所述侧壁在晶面(100)中，垂直于衬底平面。
10.根据权利要求1的方法，其中所述垂直结构的所述侧壁上的所述应变第六压应变Si1-sGes区域相对于所述第一p型硅区域应变。
11.根据权利要求2的方法，其中所述栅介电区域选自下列这些物质构成的组中：硅的氧化物、氮化物、氮氧化物，以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物，单独形成或混合形成。
12.根据权利要求2的方法，其中所述导电区域选自由金属、金属硅化物、掺杂多晶硅，以及掺杂多晶SiGe构成的组中。
13.根据权利要求1的方法，其中所述第二掺碳外延区域掺杂成p型，浓度从1×1019至1×1021原子/cm3。
14.根据权利要求1的方法，其中所述第五硅外延区域掺杂成p型，浓度从1×1019至1×1021原子/cm3。
15.根据权利要求1的方法，其中，在退火之后，所述第六压应变Si1-sGes区域在邻近所述第一p型硅区域、第二掺碳外延区域、第四压应变Si1-w-qGewCq区域和第五硅外延区域的区域中自动掺杂成p型，而在邻近所述n型第三硅区域的区域中自动掺杂成n型。
16.根据权利要求1的方法，其中通过选自下列的工艺来实现第六压应变Si1-sGes区域中的自动掺杂和掺杂区域中掺杂剂的活化：快速热退火、炉内退火以及激光退火。
17.一种制备场效应晶体管的垂直沟道的方法，包含下列步骤：
在第一衬底上提供浓度大于1×1019原子/cm3的第一p型单晶硅区域，
在所述第一p型硅区域之上形成第二掺碳外延区域，将所述第二掺碳外延区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第二掺碳外延区域之上形成第三硅外延区域，将所述第三硅区域掺杂成n型，
在所述第三硅区域之上形成第四压应变Si1-w-qGewCq外延区域，将所述第四压应变Si1-w-qGewCq区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第四压应变Si1-w-qGewCq区域上形成第五硅外延区域，将所述硅外延区域掺杂成p型，浓度大于1×1019原子/cm3，
形成包含至少一个侧壁的垂直结构，该侧壁从所述第一p型硅区域、掺碳层第二区域、硅第三区域、第四Si1-w-qGewCq外延区域和硅第五区域延伸，
在所述垂直结构的所述至少一个侧壁的一区域之上形成第六压应变Si1-sGes区域，从所述第二掺碳区域，越过所述硅第三区域，延伸到所述第四Si1-w-qGewCq外延区域，以及
在所述第六压应变Si1-sGes区域之上形成第七硅区域。
18.根据权利要求17的方法，进一步包含下列步骤
在所述第七硅区域之上形成栅介电区域，
在所述栅介电区域之上形成导电区域。
19.根据权利要求18的方法，进一步包括下列步骤：
在整个垂直列结构之上形成覆盖介电层，
形成第一导电通孔，穿过所述覆盖介电层，与所述第一p型硅区域接触，
形成第二导电通孔，穿过所述覆盖介电层，与所述第五硅外延区域在所述垂直结构的顶部接触，以及
形成第三导电通孔，穿过所述覆盖介电层，与所述导电区域接触。
20.根据权利要求17的方法，其中所述第一、第三和第五硅区域，第二掺碳区域，第四压应变Si1-w-qGewCq外延区域以及第六压应变Si1-sGes区域由UHV-CVD、RTCVD、LPCVD、APCVD和MBE构成的组中选出的工艺来形成。
21.根据权利要求17的方法，其中所述第一硅区域通过选自下列的工艺掺杂成p型：离子注入然后退火，或在位掺杂。
22.根据权利要求17的方法，其中所述硅外延区域相对于所述第四压应变Si1-w-qGewCq区域的上表面弛豫。
23.根据权利要求17的方法，其中所述第五硅外延区域可以是单晶硅或多晶硅或多晶SiGe。
24.根据权利要求17的方法，其中所述垂直结构通过由反应离子刻蚀和离子束蚀刻构成的组中选出的工艺来形成。
25.根据权利要求17的方法，其中所述垂直结构的所述侧壁在晶面(100)中，垂直于衬底平面。
26.根据权利要求17的方法，其中所述垂直结构的所述侧壁上的所述应变第六压应变Si1-sGes区域相对于所述第一p型硅区域应变。
27.根据权利要求18的方法，其中所述栅介电区域选自下列这些物质构成的组中：硅的氧化物、氮化物、氮氧化物，以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物，单独形成或混合形成。
28.根据权利要求18的方法，其中所述导电区域选自下列这些物质构成的组中：金属、金属硅化物、掺杂多晶硅，以及掺杂多晶SiGe。
29.根据权利要求17的方法，其中所述第二掺碳外延区域掺杂成p型，浓度从1×1019至1×1021原子/cm3。
30.根据权利要求17的方法，其中所述第五硅外延区域掺杂成p型，浓度从1×1019至1×1021原子/cm3。
31.根据权利要求17的方法，其中，在退火之后，所述第六压应变Si1-sGes区域和第七硅区域在邻近所述第一p型硅区域、第二掺碳外延区域、第四压应变Si1-w-qGewCq区域和第五硅外延区域的区域中自动掺杂成p型，而在邻近所述n型第三硅区域的区域中自动掺杂成n型。
32.根据权利要求17的方法，其中通过选自下列的工艺来实现第六压应变Si1-sGes区域和第七硅区域中的自动掺杂和掺杂区域中掺杂剂的活化：快速热退火、炉内退火以及激光退火。
33.一种制备场效应晶体管的垂直沟道的方法，包含下列步骤：
在第一衬底上提供浓度大于1×1019原子/cm3的第一p型单晶硅区域，
在所述第一硅区域之上形成第二压应变Si1-x-yGexCy外延区域，将所述第二压应变Si1-x-yGexCy外延区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第二区域之上形成第三硅区域，将所述第三区域掺杂成n型，
在所述第三硅外延区域之上形成第四压应变Si1-w-qGewCq外延区域，将所述第四Si1-w-qGewCq外延区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第四Si1-w-qGewCq外延区域上形成第五硅外延区域，将所述第五硅区域掺杂成p型，浓度大于1×1019原子/cm3，
形成包含至少一个侧壁的垂直结构，该侧壁从所述第一硅区域、第二区域、第三硅外延区域、第四Si1-w-qGewCq外延区域和第五区域延伸，
在所述垂直结构的所述至少一个侧壁的一区域之上形成第六压应变Si1-sGes区域，从所述第二区域，越过所述硅第三区域，延伸到所述第四Si1-w-qGewCq外延区域。
34.根据权利要求33的方法，进一步包含下列步骤
在所述第六压应变Si1-sGes区域之上形成栅介电区域，以及
在所述栅介电区域之上形成导电区域。
35.根据权利要求34的方法，进一步包含下列步骤：
在整个垂直列结构之上形成覆盖介电层，
形成第一导电通孔，穿过所述覆盖介电层，与所述第一p型硅区域接触，
形成第二导电通孔，穿过所述覆盖介电层，与所述第五硅外延区域在所述垂直结构的顶部接触，以及
形成第三导电通孔，穿过所述覆盖介电层，与所述导电区域接触。
36.根据权利要求33的方法，其中所述第一、第三和第五硅区域，第二掺碳区域，第四压应变Si1-w-qGewCq外延区域以及第六压应变Si1-sGes区域由UHV-CVD、RTCVD、LPCVD、APCVD和MBE构成的组中选出的工艺来形成。
37.根据权利要求33的方法，其中所述第三硅区域通过选自下列的工艺掺杂成p型：离子注入然后退火，或在位掺杂。
38.根据权利要求33的方法，其中所述第三硅区域相对于所述第二Si1-x-yGexCy区域的上表面弛豫。
39.根据权利要求33的方法，其中所述第五硅区域相对于所述第四Si1-w-qGewCq外延区域的上表面弛豫。
40.根据权利要求33的方法，其中所述第五硅区域可以是单晶硅或多晶硅或多晶SiGe。
41.根据权利要求33的方法，其中所述垂直结构通过由反应离子刻蚀，和离子束蚀刻构成的组中选出的工艺来形成。
42.根据权利要求33的方法，其中所述垂直结构的所述侧壁基本在晶面(110)中，垂直于衬底平面。
43.根据权利要求33的方法，其中所述垂直结构的所述侧壁上的所述第六应变Si1-sGes区域相对于所述第一硅区域应变。
44.根据权利要求33的方法，其中所述栅介电区域选自下列这些物质构成的组中：硅的氧化物、氮化物、氮氧化物，以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物，单独形成或混合形成。
45.根据权利要求33的方法，其中所述导电区域选自下列这些物质构成的组中：金属、金属硅化物、掺杂多晶硅，以及掺杂多晶SiGe。
46.根据权利要求33的方法，其中所述第二区域掺杂成p型，浓度从1×1019至1×1021原子/cm3。
47.根据权利要求33的方法，其中所述第五硅外延区域掺杂成p型，浓度从1×1019至1×1021原子/cm3。
48.根据权利要求33的方法，其中，在退火之后，所述第六应变Si1-sGes区域在邻近所述第一p型区域、第二区域、第四区域和第五区域的区域中自动掺杂成p型，而在邻近所述第三n型硅区域的区域中自动掺杂成n型。
49.根据权利要求33的方法，其中通过选自下列的工艺来实现所述第六应变Si1-sGes区域中的自动掺杂和掺杂区域中掺杂剂的活化：快速热退火、炉内退火以及激光退火。
50.一种制备由垂直场效应CMOS晶体管制成的反相器的方法，包括下列步骤：
在第一单晶衬底上形成第一硅外延区域，将所述第一硅外延区域掺杂成n型，浓度大于1×1019原子/cm3，
在所述第一n型硅区域之上形成第二Si1-i-jGeiCj外延区域，
在所述第二Si1-i-jGeiCj区域之上形成第三硅外延区域，将所述第三硅外延区域掺杂成p型，
在所述第三p型硅区域之上形成第四应变Si1-yCy外延区域，将所述第四应变Si1-yCy区域掺杂成n型，浓度大于1×1019原子/cm3，
在所述第四n型应变Si1-yCy区域之上形成第五硅区域，将所述第五硅区域掺杂成n型，浓度大于1×1019原子/cm3，
形成包含至少一个侧壁的第一垂直列结构，该侧壁从所述第一硅区域，越过所述第二应变Si1-xCx区域，越过所述p型硅第三区域，越过所述应变Si1-yCy第四区域，延伸到所述第五硅区域，
在所述第一垂直结构的所述至少一个侧壁的一区域之上形成第六硅区域，
在所述第六硅区域之上形成第一栅介电区域，
在所述第一栅介电区域之上形成第一栅导电区域，
掩模并腐蚀附近区域，以曝光所述第一单晶衬底，
在所述第一单晶衬底上形成浓度大于1×1019原子/cm3的第七p型硅区域，
在所述第七区域之上形成第八掺碳外延区域，将所述第八区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第八区域之上形成第九硅外延区域，将所述第九区域掺杂成n型，
在所述第九区域之上形成第十压应变Si1-w-qGewCq外延区域，将所述第十Si1-w-qGewCq区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第十Si1-w-qGewCq区域之上形成第十一硅外延区域，将所述第十一硅区域掺杂成p型，浓度大于1×1019原子/cm3，
形成包含所述第七硅区域、第八掺碳区域、第九硅区域、第十Si1-w-qGewCq区域和第十一硅外延区域的第二垂直列结构，
在第二垂直列结构的外围之上形成第十二应变Si1-sGes区域，
在所述第十二区域的外围之上形成第二栅介电区域，
在所述第二栅介电区域的外围之上形成第二栅导电区域。
51.根据权利要求50的方法，进一步包含下列步骤：
在第一整个垂直列结构之上形成第一覆盖介电层，
形成第一导电区域，穿过上述第一覆盖介电层，与所述第一n型硅区域接触，
形成第二导电区域，穿过上述第一覆盖介电层，与所述第五硅区域在上面所述第一垂直列结构的顶部接触，
形成第三导电区域，穿过上述第一覆盖介电层，与导电区域在所述第一垂直列结构的外围上接触，
在第二整个垂直列结构之上形成第二覆盖介电层，
形成第四导电区域，穿过上述第二覆盖介电层，与所述第七p型硅区域接触，
形成第五导电区域，穿过上述第二覆盖介电层，与所述第十一p型硅区域在第二垂直列结构的顶部接触，
形成第六导电区域，穿过上述第二覆盖介电区域与所述第二栅导电区域在所述第二垂直列结构的外围上接触，以及
在所述第一衬底上，所述第一和第二垂直列结构之间形成第三介电区域，用作器件绝缘。
52.根据权利要求51的方法，其中通过导电材料，所述第四导电区域与所述第一导电区域耦合，所述第六导电区域与所述第三导电区域耦合，并且所述第五导电区域与所述第二导电区域耦合。
53.根据权利要求50的方法，其中所述第一垂直列的侧壁在面(100)中，并且垂直于衬底平面。
54.根据权利要求50的方法，其中所述第二垂直列的侧壁在面(110)中，并且垂直于衬底平面。
55.根据权利要求50的方法，其中所述第十二应变SiGe区域为硅层。
56.一种制备由垂直场效应CMOS晶体管制成的反相器的方法，包含下列步骤：
在第一单晶衬底上形成第一弛豫Si1-iGei外延区域，将所述第一Si1-iGei外延区域掺杂成n型，浓度大于1×1019原子/cm3，
在所述第一n型Si1-iGei区域之上形成第二掺碳SiGe外延区域，将所述第二SiGe外延区域掺杂成n型，浓度大于1×1019原子/cm3，
在所述第二掺碳SiGe区域之上形成第三弛豫Si1-iGei外延区域，将所述第三硅外延区域掺杂成p型，
在所述第三P型Si1-iGei区域之上形成第四张应变硅外延区域，将所述第四应变硅区域掺杂成n型，浓度大于1×1019原子/cm3，
在所述第四n型应变硅区域之上形成第五弛豫Si1-iGei区域，将所述Si1-iGei区域掺杂成n型，浓度大于1×1019原子/cm3，
形成包含至少一个侧壁的第一垂直列结构，该侧壁从所述第一弛豫Si1-iGei区域，越过所述第二掺碳SiGe区域，越过所述p型弛豫Si1-iGei第三区域，越过所述第四应变硅区域，延伸到所述第五SiGe区域，
在所述第一垂直结构的所述至少一个侧壁的一区域之上形成第六应变硅区域，
在所述第六硅区域之上形成第一栅介电区域，
在所述第一栅介电区域之上形成第一栅导电区域，
掩模并腐蚀附近区域，以曝光所述第一单晶衬底，
在所述第一单晶衬底上形成浓度大于1×1019原子/cm3的第七p型硅区域，
在所述第七区域之上形成第八掺碳外延区域，将所述第八区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第八区域之上形成第九硅外延区域，将所述第九外延区域掺杂成n型，
在所述第九外延区域之上形成第十压应变Si1-w-qGewCq外延区域，将所述第十Si1-w-qGewCq区域掺杂成p型，浓度大于1×1019原子/cm3，
在所述第十Si1-w-qGewCq区域之上形成第十一硅外延区域，将所述第十一硅外延区域掺杂成p型，浓度大于1×1019原子/cm3，
形成第二垂直列结构，它包含所述第七硅区域、第八掺碳区域、第九硅外延区域，第十Si1-w-qGewCq区域，以及第十一硅外延区域，
在上述第二垂直列结构的外围之上形成第十二应变Si1-sGes区域，
在上述第十二区域的外围之上形成第二栅介电区域，以及
在所述第二栅介电区域的外围之上形成第二栅导电区域。
57.根据权利要求56的方法，进一步包含下列步骤：
在上面所述第一整个垂直列结构之上形成第一覆盖介电层，
形成第一导电区域，穿过上面第一覆盖介电层，与所述第一n型硅区域接触，
形成第二导电区域，穿过上面所述第一覆盖介电层，与所述第五硅区域在上面所述第一垂直列结构的顶部接触，
形成第三导电区域，穿过上面所述第一覆盖介电层，与导电区域在所述第一垂直列结构的外围上接触，
在所述第二整个垂直列结构之上形成第二覆盖介电层，
形成第四导电区域，穿过上述第二覆盖介电层，与所述第七p型硅区域接触，
形成第五导电区域，穿过上述第二覆盖介电层，与所述第十一p型硅区域在所述第二垂直列结构顶部接触，
形成第六导电区域，穿过上述第二覆盖介电区域，与所述第二栅导电在所述第二垂直列结构的外围上接触，以及
在所述第一衬底上，所述第一和第二垂直列结构之间形成第三介电区域，用作器件绝缘。
58.根据权利要求56的方法，其中，通过导电材料，所述第四导电区域与所述第一导电区域耦合，所述第六导电区域与所述第三导电区域耦合，以及所述第五导电区域与所述第二导电区域耦合。
59.根据权利要求56的方法，其中所述第一垂直列的侧壁在面(100)中，垂直于衬底平面，
60.根据权利要求56的方法，其中所述第二垂直列的侧壁在面(110)中，垂直于衬底平面。
61.一种场效应晶体管，包含：
衬底，
第一单晶硅区域，在所述衬底上，具有大于1×1019原子/cm3的p型浓度，
第二掺碳外延区域，在所述第一晶体硅区域之上，具有大于1×1019原子/cm3的p型浓度，
第三硅外延区域，在所述第二掺碳区域之上，掺杂成n型，
第四压应变Si1-w-qGewCq外延区域，在所述第三硅外延区域之上，所述Si1-w-qGewCq区域具有大于1×1019原子/cm3的p型浓度，
第五含硅区域，在所述第四Si1-w-qGewCq区域之上，具有大于1×1019原子/cm3的p型浓度，
垂直结构，包含至少一个侧壁，该侧壁从所述第一硅区域、掺碳层第二区域、硅第三区域、Si1-w-qGewCq外延区域第四区域延伸到所述硅第五区域，
第六压应变Si1-sGes区域，在所述垂直结构的所述至少一个侧壁的一区域之上，从所述掺碳层第二区域越过所述硅第三区域延伸到所述Si1-w-qGewCq外延区域第四区域，
栅介电区域，在所述第六压应变Si1-sGes区域之上，以及
栅导电区域，在所述介电区域之上。
62.根据权利要求61的场效应晶体管，进一步包括：
覆盖介电层，在所述垂直结构之上，
第一导电通孔，穿过所述覆盖介电层，与所述第一p型硅区域接触，
第二导电通孔，穿过所述覆盖介电层，与所述第五p型含硅区域在所述垂直结构的顶部接触，以及
第三导电通孔，穿过所述覆盖介电层，与所述栅导电区域接触。
63.根据权利要求61的场效应晶体管，其中所述第五含硅区域相对于所述第四Si1-w-qGewCq区域的上表面弛豫。
64.根据权利要求61的场效应晶体管，其中所述第五含硅区域选自由单晶硅、多晶硅和多晶SiGe构成的组中。
65.根据权利要求61的场效应晶体管，其中所述垂直结构的所述侧壁在晶面(110)中，垂直于所述衬底的主表面。
66.根据权利要求61的场效应晶体管，其中所述垂直结构的所述侧壁上的所述第六应变Si1-sGes区域相对于所述第一硅区域压应变。
67.根据权利要求61的场效应晶体管，其中所述栅介电区域选自下列这些物质构成的组中：硅的氧化物、氮化物、氮氧化物，以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物，单独形成或混合形成。
68.根据权利要求61的场效应晶体管，其中所述栅导电区域选自由金属、金属硅化物、掺杂多晶硅和掺杂多晶SiGe构成的组中。
69.根据权利要求61的场效应晶体管，其中所述第二掺碳区域掺杂成p型，浓度范围为1×1019至1×1021原子/cm3。
70.根据权利要求61的场效应晶体管，其中所述第五含硅区域掺杂成p型，浓度范围为1×1019至1×1021原子/cm3。
71.根据权利要求61的场效应晶体管，其中所述第六应变Si1-sGes区域在邻近所述第一p型区域、第二区域、第四区域和第五区域的区域中掺杂成p型，而在邻近所述第三n型硅的区域中掺杂成n型。
72.根据权利要求61的场效应晶体管，进一步包括第七硅区域，在所述第六压应变Si1-sGes区域之上、所述栅介电区域之下。
73.根据权利要求72的场效应晶体管，其中所述第六应变Si1-sGes区域和所述第七硅区域在邻近所述第一p型区域、第二区域、第四区域和第五区域的区域中掺杂成p型，而在邻近所述第三n型硅的区域中掺杂成n型。
74.根据权利要求61的场效应晶体管，进一步包括第八压应变Si1-x-yGexCy外延区域，在所述第一硅区域之上，所述第八压应变Si1-x-yGexCy外延区域具有大于1×1019原子/cm3的p型浓度。
75.根据权利要求74的场效应晶体管，其中所述第三硅区域相对于所述第八Si1-x-yGexCy区域的上表面弛豫。
76.根据权利要求74的方法，其中所述第六应变Si1-sGes区域在邻近所述第一p型区域、第八外延区域、第四区域和第五区域的区域中掺杂成p型，而在邻近所述第三n型硅的区域中掺杂成n型。
77.一种反相器，包含：
第一硅外延区域，在第一单晶衬底上，具有大于1×1019原子/cm3的n型浓度，
第二Si1-i-jGeiCj外延区域，在所述第一n型硅区域之上，
第三硅外延区域，在所述第二Si1-i-jGeiCj外延区域之上，掺杂成p型，
第四应变Si1-yCy外延区域，在所述第三p型硅区域之上，具有大于1×1019原子/cm3的n型浓度，
第五区域，选自由单晶硅、多晶硅和多晶SiGe构成的组中，在所述第四n型应变Si1-yCy区域之上，具有大于1×1019原子/cm3的n型浓度，
第一垂直结构，包含至少一个侧壁，该侧壁从所述第一硅区域，越过所述应变Si1-xCx区域的第二区域，越过所述p型硅第三区域，越过所述应变Si1-yCy第四区域，延伸到所述第五区域，
第六硅区域，在所述垂直结构的所述至少一个侧壁的一区域之上，
第一栅介电区域，在所述第六硅区域之上，以及
第一栅导电区域，在所述栅介电区域之上，
第七p型硅外延区域，在所述第一单晶衬底上，具有大于1×1019原子/cm3的浓度，
第八掺碳外延区域，在所述第七p型硅外延区域之上，具有大于1×1019原子/cm3的p型浓度，
第九硅外延区域，在所述第八掺碳外延区域之上，掺杂成n型，
第十压应变Si1-w-qGewCq外延区域，在所述第九硅外延区域之上，具有大于1×1019原子/cm3的p型浓度，
第十一区域，选自由单晶硅、多晶硅和多晶SiGe构成的组中，在所述第十Si1-w-qGewCq区域之上，具有大于1×1019原子/cm3的p型浓度，
第二垂直结构，包含至少一个侧壁，从所述第七p型硅区域、第八掺碳外延区域、第九硅外延区域、第十压应变Si1-w-qGewCq外延区域，延伸到所述第十一硅外延区域，
第十二应变Si1-sGes区域，在所述垂直结构的所述至少一个侧壁的一区域之上，
第二栅介电区域，在所述第十二应变Si1-sGes区域之上，以及
第二栅导电区域，在所述栅介电区域之上。
78.根据权利要求77的场效应晶体管，进一步包含：
第一覆盖介电层，在所述第一垂直结构之上，
第一导电通孔，穿过所述第一覆盖介电层，与所述第一n型硅区域接触，
第二导电通孔，穿过所述第一覆盖介电层，与所述第五区域在所述第一垂直结构的顶部接触，
第三导电通孔，穿过所述第一覆盖介电层，与所述第一栅导电区域接触，
第二覆盖介电层，在所述第二垂直结构之上，
第四导电通孔，穿过所述第二覆盖介电层，与所述第七p型硅外延区域接触
第五导电通孔，穿过所述第二覆盖介电层，与所述第十一p型含硅区域在上述垂直结构的顶部接触，
第六导电通孔，穿过所述第二覆盖介电层，与所述第二栅导电区域接触，以及
第三介电区域，在所述第一衬底上、所述第一和第二垂直结构之间，以提供器件绝缘。
79.根据权利要求78的反相器，其中，通过导电材料，所述第四导电通孔与所述第一导电通孔耦合，所述第六导电通孔与所述第三导电通孔耦合，以及所述第五导电通孔与所述第二导电通孔耦合。
80.根据权利要求77的反相器，其中所述第一垂直结构的所述侧壁在面(100)中，垂直于所述衬底的主表面。
81.根据权利要求77的反相器，其中所述第二垂直结构的所述侧壁在面(110)中，垂直于所述衬底的主表面。
82.根据权利要求77的反相器，其中所述第十二应变SiGe区域为硅区域。
83.一种反相器，包含：
第一弛豫Si1-iGei外延区域，在第一单晶衬底上，所述第一Si1-iGei外延层掺杂成n型，浓度大于1×1019原子/cm3，
第二张应变硅外延区域，在所述第一p型Si1-iGei区域之上，所述第二硅外延区域掺杂成n型，浓度大于1×1019原子/cm3，
第三弛豫Si1-iGei外延区域，在所述第二硅区域之上，所述第三硅外延区域掺杂成p型，
第四张应变硅外延区域，在所述第三p型Si1-iGei区域之上，所述第四应变硅区域掺杂成n型，浓度大于1×1019原子/cm3，
第五区域，选自由弛豫Si1-iGei、多晶硅和多晶SiGe构成的组中，在所述第四n型应变硅区域之上，所述第五Si1-iGei区域掺杂成n型，浓度大于1×1019原子/cm3，
第一垂直结构，包含至少一个侧壁，该侧壁从所述第一弛豫SiGe区域，越过所述第二应变硅外延区域，越过所述第三p型弛豫Si1-iGei外延区域，越过所述第四应变硅外延区域，延伸到所述第五区域。
第六应变硅区域，在所述第一垂直结构的所述至少一个侧壁的一区域之上，
第一栅介电区域，在所述第六硅区域之上，以及
第一栅导电区域，在所述栅介电区域之上，
第七p型硅外延区域，在第一单晶衬底上，具有大于1×1019原子/cm3的浓度，
第八掺碳外延区域，在所述第七p型硅外延区域之上，具有大于1×1019原子/cm3的p型浓度，
第九硅外延区域，在所属第八掺碳外延区域之上，掺杂成n型，
第十压应变Si1-w-qGewCq外延区域，在所述第九硅外延区域之上，具有大于1×1019原子/cm3的p型浓度，
第十一区域，选自由单晶硅、多晶Si和多晶SiGe构成的组中，在所述第十Si1-w-qGewCq之上，具有大于1×1019原子/cm3的p型浓度，
第二垂直结构，包含至少一个侧壁，该侧壁从所述第七p型硅外延区域、第八掺碳外延区域、第九硅外延区域、第十压应变Si1-w-qGewCq外延区域延伸到所述第十一硅外延区域，
第十二应变Si1-sGes区域，在所述第二垂直结构的所述至少一个侧壁的一区域之上，
第二栅介电区域，在所述第十二硅区域之上，以及
第二栅导电区域，在所述栅介电区域之上。
84.根据权利要求83的场效应晶体管，进一步包含：
第一覆盖介电层，在所述第一垂直结构之上，
第一导电通孔，穿过所述第一覆盖介电层，与所述第六硅区域在所述第一n型硅层顶部上的区域中接触，
第二导电通孔，穿过所述第一覆盖介电层，与所述第五含硅区域在所述第一垂直结构的顶部接触，
第三导电通孔，穿过所述第一覆盖介电层，与所述第一栅导电层接触，
第二覆盖介电层，在所述垂直结构之上，
第四导电通孔，穿过所述第二覆盖介电层，与所述第七p型硅区域接触，
第五导电通孔，穿过所述第二覆盖介电层，与所述第十二硅区域在所述第十一p型硅外延区域之上、上面所述第一垂直结构顶部的区域中接触，
第六导电通孔，穿过所述第二覆盖介电层，与所述第二栅导电区域接触，以及
第三介电区域，在所述第一衬底上、所述第一和第二垂直结构之间，以提供器件绝缘。
85.根据权利要求84的反相器，其中，通过导电材料，所述第四导电通孔与所述第一导电通孔耦合，所述第六导电通孔与所述第三导电通孔耦合，以及所述第五导电通孔与所述第二导电通孔耦合。
86.根据权利要求83的反相器，其中所述第一垂直结构的所述侧壁在面(100)中，垂直于所述衬底的主表面。
87.根据权利要求83的反相器，其中所述第二垂直结构的所述侧壁在面(110)中，垂直于所述衬底的主表面。
88.根据权利要求83的反相器，其中所述第十二应变SiGe区域为硅区域。
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