TWI302740B - A method of preparing a vertical channel of a field effect transistor, a field effect transistor using the method and a method of preparing an inverter made of a field effect transistor with a vertical channel, an inverter using the method - Google Patents

A method of preparing a vertical channel of a field effect transistor, a field effect transistor using the method and a method of preparing an inverter made of a field effect transistor with a vertical channel, an inverter using the method Download PDF

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TWI302740B TW093115950A TW93115950A TWI302740B TW I302740 B TWI302740 B TW I302740B TW 093115950 A TW093115950 A TW 093115950A TW 93115950 A TW93115950 A TW 93115950A TW I302740 B TWI302740 B TW I302740B
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Description

1302740 九、發明說明: 貧修(奶正替換頁丨 ’ 15 9 50*u——一, ,,—•…—) 97年5月28日修正-替換頁 【相關申請之交互參照】 本申凊更父互參照附呈之Q· 〇Uyang及jack 〇· Chu(本案 發明人)的美國專利申請號10/463038 (代理人案號 YOR920030140US1),標題為「超可縮放高速異質接面垂直 N-通道金屬絕緣體半導體電晶體及其方法(ultra ScalaWe ffigh Speed Heterojunction Vertical N-Channel MISFETs and Methods Thereof)」。其針對垂直n型通道金屬絕緣體半導體場效電晶 體’於此納入作為參考,並讓渡與本案受讓人。 本申請更交互參照附呈之Q. Ouyang及Jack 0· Chu(本案 發明人)的美國專利申請號10/462933 (代理人案號 YOR920030141US1),標題為「二維帶隙工程實現之高速橫向 異質接面金屬絕緣體半導體場效電晶體及其方法(High Speed
Lateral Heterojunction MISFETs Realized by 2-dimensional
Bandgap Engineering and Methods thereof)」。其針對樺向異質接 面金屬絕緣體半導體場效電晶體,於此納入作為參考,並讓渡 與本案受讓人。 夕' 又 【發明所屬之技術領域】 本發明係關於半導體電晶體,且更特別地,關於金屬絕緣 體半導體場效電晶體(MISFET)。此金屬絕緣體半導體場效電 晶體由一導電通道及一異質接面組成。此導電通道於電流方向 沒有異質能障(hetero-barrier),此異質接面位於電晶體的源級 極與體極(body)(主體bulk)間。 1302740 【先前技術】 日修(雖替換頁 ϋ*---— 97年5月28日修正-替換頁 、矽金氧半場效電晶體的改變尺寸已成半導體業的主要挑 戰。當元件尺寸縮小到奈米等級,要減少某些不希望的物理效 應時,傳統技術開始不管用。例如,防擊穿(anti_punchthr〇ugh, APT)或環型佈植(haloimplantati〇n)慣用於減少短通道效應 (short-channel effects,SCE)。然而由於溫度加強擴散很^ 達到陡峭的摻雜分佈。並且這些高度摻雜的通道或環型佈植 (pocket implant)區域使接面電容及帶至帶穿隧(band_t〇_band tunneling)增加。於s· Thompson等人的「金氧半尺寸變化: 21 世紀的電晶體挑戰(MOS scaling·· transistor challenges for the 21st century)」Intel Technology Journal,Q3, 1998 中,已顯示對 給疋技術而吕’通道工程(channel engineering)只能減少電 路閘極延遲大約10%。且其無法在閘極氧化物與源/汲極接面 深度尺寸變化提供的世代之後,提供通道長度尺寸變化的世 代0 藉由帶隙工程,於元件設計中一個重要的自由度可被提 供。藉分子束蟲晶(molecular beam epitaxy,MBE)成長高品 質拉伸應變(tensile strained)矽/矽鍺(siGe)與壓縮應變 (compressively strained)石夕鍺/石夕異質結構、不同類型的化學 氣相沉積(chemical vapor deposition,CVD)、及/或離子佈植, 容許將帶隙工程概念納入成熟的矽科技。 帶隙工程已被用來實現不同類型的異質接面場效電晶體 (HFET)。最廣泛被研究的是調摻場效電晶體(modulation doped field effect transistor ’ MODFETs ),其中量子井被用來將 1302740 I 5. 28 i午丨S親. L案號.:·概棚gQ—— 97年5月28日修正-替^胃 載子限制在輕摻雜半導體中(見κ· Ismail的「矽/石夕鍺高速場 效電晶體(Si/SiGe High-Speed Field-Effect Transistors)」,IEDM,
Tech· Dig·,ρ· 509-512, 1995)。由於雜質散射減少、埋式通道 (buriedchannel)中的表面粗糙散射減少、與所使用異質材料 系統有關的應變導致移動率(m〇biHty)增加(如果有),都可 達成較高載子移動率。衍生自相同概念,不同形式的異質結構 互補金氧半元件也被提出與研究(見M· A· Araistong等人的 「矽/矽鍺異質接面互補金氧半電晶體之設計(Design of Si/SiGe Heterojunction Complementary Metal-Oxide
Semiconductor Transistors) j^IEDM Tech. Dig., p. 761-764, 1995; S. Imai等人的「矽-石夕鍺半導體元件及其製造方法(別&仏
Semiconductor Device and Method of Fabricating the Same)」,美 國專利號5,847,419及Μ· Kubo等人的「以矽-鍺-碳化合物半 導體層形成HCMOS元件的方法(Meth〇(i of F_ing hCM〇S Devices with Silicon-Germanium- carbon compound Semiconductor Layer)」’美國專利號 6,19〇 975,触 2〇, 2〇〇1 )。 攻些70件的伽錄高载子移鮮,而致高鶴電流與高速。 然而,這些平面元件中仍有兩個主要問題:元件尺寸變化及短 通道效應之控制。 一平面場效電晶體元件中,通道長度受限於微影技術。假如 ^件,直形式製作,其中通道長度只決定於蟲晶技術,此問 題y解决❿源//及極中的石朋和石舞的擴散,可藉於源/汲極中引 入薄=GeC層輯超可驗之垂直電㈣來減少。此如γ· 等人的具SlGeC源極-波極的25奈米p通道垂直金氧
❼文見曰曰體(25-nm P-Channel vertical MOSFETs with SiGeC 8 1302740 „ 案號:93115950 97年5月28日修ιέ-替換頁 source-drains)」,IEEE,Electron Device Letters,vol. 20, no· 6, 1999,及H· Rucker等人的「碳摻雜的矽與矽鍺中的摻雜質擴 散·物理模型與貫驗驗證(Dopant diffusion in C-doped Si and SiGe: physical model and experimental verification)」,IEDM, Technical Digest, p 345-8, 1999 所示。 關於短通道效應,絕緣層上矽(silicolM)n-insulator,SOI) 被用來控制短通道效應’而非極陡λ肖的退通道分佈(retr〇graded channel profiles)與極淺的源/汲極接面。然而單只絕緣層上矽 無法完全去除短通道效應,此外,絕緣層上石夕固有的問題是浮 體效應(floating body effect)。另一個減少短通道效應的方法 是在源/體極接面有一個内建能障,尤其是能障高度無關於所 加偏壓的能IV。由異質接面提供的帶偏移(band 〇ffset)在此 情況非常適合。於S· Hareland等人的「減少深次微米金氧半 場效電晶體中的擊穿電流與擴大金氧半場效電晶體尺寸變化 的新結構性方法(New structural approach for redueiug punchthrough current in deep subsemiconductor MOSFETs and extending MOSFET scaling) j 5 IEEE Electronics Letters, vol. 29? no· 21,pp· 1894-1896, October 1993,以及X· D· Chen 等人的「源 />及極與通道間具有異質接面的垂直p型金氧半場效電晶體 (Vertical P-MOSFETS with heterojunction between source/drain and channel)」,Device Research Conference,Denver,June 2000,異質接面金氧半場效電晶體(HJM〇SFET)被提出與研 究。 ^ 一 p通道/η通道、互補垂直金屬絕緣體半導體場效電晶體 Ι3Ό2740
军^另2%修(楚ji替換頁I 案號:·931159ϋθ~~~~—一」 97年5月28曰修正·替換頁 元件’與此種元件於動怨隨機存取記憶體(dynamic random accessmemory’DRAM)中的特定應用,被描述於美國專利號 5,920,088、6,207,977、5,963,800 與 5,914,504。異質接面被用 於垂直元件的源極/通道接面。即使非常短的通道都可做到, 且短通道效應可減少,這樣的元件結構仍有大缺點。在關閉狀 態(即閘極偏壓為0,汲極偏壓為高),異質能障對減少汲極 引致能障降低(drain-induced barrier lowering,DIBL )、主體擊 穿(bulkpunchthrough)有用,因此對減少關閉狀態漏電流有 用。然而在開狀悲(即閘極與〉及極偏壓為高)時,此内建異質 能障對驅動電流有害。這是因為源極/通道接面的異質能障嚴 重阻擔載子從源極入通道的熱發射(thermal emission)。載子 注入的唯一方法是橫越能障的量子力學穿隧,而這成為通道中 傳輸的瓶頸。因為強烈的表面粗链度散射(surface scattering),這些文獻所提到在通道中橫越能障後,所謂的衝 擊傳輸(ballistictransport)並不會發生。因此這樣的元件中的 驅動電流嚴重減少。此外,此種元件一部分的源極(靠近通道 的)未摻雜’驅動電流會因源極的高串聯電阻進一步減少。 Q· Ouyang荨人於「新穎p金氧半場效電晶體中的二維帶隙工 程(Two-Dimensional Bandgap Engineering in Novel pMOSFETs)」,SISPAD,Seattle September 2000 中,以及乂〇
Chen等人於「於源/汲極與通道間具異質接面的垂直p金氧半 場效電晶體(Vertical P-MOSEFTS with heterojunction between source/drain and channel) Device Research Conference, Denver, June2(K)0中,有詳細研究。 最近一橫向、高移動率、埋式p型通道異質接面電晶體 1302740 才1修(釣正替換1:: ί__§〇*"*———,一, —i 97^5月28日修正-替換頁 (HMHJT)於美國專利號6,319,799B1中被Q. Ouyang等人提 出。詳細的模擬研究已由Q· 〇uyang等人執行,於「具較小短 通道效應與較佳驅動電流的新穎矽/石夕鍺異質接面p型金氧半 場效電晶體(A Novel Si/SiGe heterojimetion pMOSFET with Reduced Short Channel Effects and Enhanced Drive Current)」, IEEE Transactions on Electron Devices,47(10),2000 中。此外, Q· Ouyang等人於「驅動電流加強以及短通道效應與浮體效應 減少之新穎垂直p型金氧半場效電晶體之製作(Fabricati〇n 〇f a Novel Vertical pMOSFET with Enhanced Drive Current and Reduced Short-Channel Effects and Floating Body Effects) j VLSI Symposium,Kyoto, June 2001中,此種元件已用垂直結構 實施。此情形中,矽上壓縮應變矽鍺被用來實作高性能p型金 氧半場效電晶體。然而這種元件通道長度的尺寸變化仍受限於 從源/没極入通道的硼擴散。此外,不管埋式通道中有較高的 移動率,埋式通道的跨導(transconductance)相較一表面通道 可被減少,因為閘極電容減少。本發明處理這些問題,並提供 P型金氧半場效電晶體的新結構。最後,本發明揭露垂直高性 能互補金屬絕緣體半導體場效電晶體。 美國專利號5,285,088描述一「南電子移動率電晶體(j^Qgh Electron Mobility Transistor)」。此元件具有一對半導體層供作 源/没極電極,由一多晶石夕鍺層與一多晶石夕層組成,以在主動 區(active area)上方形成一部份突出(projected)的「懸垂形 (overhanging-shape)」。此情況下,源/;:及極與閘極為自行對準 的(self-aligned)。然而其係一平面結構且仍受短通道效應影 響。 一 11 1302740 I卓ϋ修衛正替換頁丨 97年5月28日修正-替換頁 【發明内容】 本叙明的一目的在提供具有極佳性能與尺寸變化性的元 件結構。藉由使用二維帶隙工程,傳統砍科技的取捨可被避 免’且驅動電流與漏電流可獨立地被最佳化。因此可同時達到 非常高的驅動電流及優越的關閉(tum_〇ff)特性。此外,在這 樣的?件帽短通道效應的抑制,更容許金氧半場效電晶體科 技連續且更積極的尺寸變化。 本發明以不同實施例敘述具有這些優點的垂直p型通道 與垂直互補金屬絕緣體半導體場效電晶體結構。本發明的另一 面向是這些元件練程整合。本發明描述的元件在電晶體的源 極和體極間具有至少-個異質鱗,然而在通道中,沿電流方 向沒,質能障。由於源極接面的異質能障,沒極引致能^降 低被實質上齡了,·,次臨界聽(su碗eshQidswing) 與關閉狀祕電流(〇ff_stateleakage)被減少。同時,既然通 道中沒有異質能障,電料被量子力學_ (qua^m me^hamcal tunneling)限制。因此,有了這些元件可以達到 很高的開/關比(on/off rati0)。這些元件在高速、低漏電及低 功率應用中極佳’如DRAM、膝上型電腦、及無線通訊。· 任何具適當帶偏移的異質材料系統可被用來實現此元1 概念’例如秒為基礎或是m_v材料系統。既然梦科技 熟,石夕為基翻㈣是經濟上最可行與最具則丨力的於) 盤金屬絕緣體半導體場效電晶體,⑪上的壓縮應變石夕錯; SxGeC對電洞而言具適當帶偏移。要實施互補金屬絕緣 12 1302740
ί Ο. ^ ΰ / I I年月日修(慰土替換葡 ^rg3TT5S5〇----------------—… 97年5月28日修正-替換頁 體場效電晶體,有兩種選擇或是兩種類型的矽為基礎的異質結 構可用於η型金屬絕緣體半導體場效電晶體,因為它們對電子 而口具有適當帶偏移。一種是在鬆弛(relaxed)石夕錯緩衝層上 的壓縮應變矽或矽鍺,另一種是矽上的拉伸應變Si^-yGexCy。 母異質結構設計中,通道可為表面通道或埋式量子井通道。 •載子移動率不只和晶體中的應變有關,也和晶向(crystal onentatum)有關。最近一研究顯示,對問極氧化物厚度小於2 ,米且閘極長度小於15〇奈米的元件而言,在一(11〇)基板上沿 著<11〇>方向,電洞移動率顯著增加,而在(励)基板上沿著 <100>方向’電子移解彳猶最高。然而使用傳統平面石夕科技 將11〇〇)平面上的n型金氧半場效電晶體與(11G)平面上的P型 t半場效電晶體整合在-起並不實際。若用垂直元件或鑛式 J效,日日體(FinFET)就相對簡單。因此—高電洞移動率通道 與1電子移動率通道可在同一晶圓 用異質結構帶來的通道悄變+曰有使 U心也π有由π件製程衍生的引致 句口Ρ 應力(induced localized stress )。 著垂2=直P ^通道電晶體的兩個實施例被解釋。接 補碌半的兩個實施例被描述。製作方法也被描述。 【實施方式】 埃和2 Γ=間距分別為3.567埃(-一)、训 ;D广,(b·⑷拉伸應變存在於鬆_犧 或鬆他销或錯基板上的擬形石夕中, 一未者在㈣材料中,成長平面(表面 13 I3t)2740 幕“ >Γ ΐι修®正替換頁 wiibybU'-- 97年5月28曰修正-替換頁 而成長方向(垂直於表面)中有較小晶格間距。另一方面,壓 縮雙軸應變存在於鬆他石夕上的擬形石夕鍺、或鬆他石夕錯上的擬^ 鍺中,其意味著在擬形材料中,成長平面(表面)中有較小晶 格間距,而成長方向(垂直於表面)中有較大晶格間距。添= 小量的碳(小於1%)於鬆弛矽上的壓縮應變矽鍺,可以補償 且減少矽鍺中的應變。應變改變了應變材料的帶結構。因此, 應變:能影響能帶偏移、等效質量、及絲密度。參照圖式, 圖1藉由曲線2與3分別顯示矽上壓縮應變SiGe或SiGe(c) 的傳導帶與價帶。電洞被限制在壓縮應變SiGe(c)中,其具有 高電洞移解,而此材料祕適於p型金氧半場效電晶體二 •圖2藉由曲線4與5分別顯示鬆弛矽緩衝層上拉伸應變 SiHCy的傳導帶與價帶。赌形中,電子被限制在拉伸應變 StyCy中’其具有高電子移鱗,而此材料系統適於^型金氧 半場效電晶體]此外,圖3藉由曲線6與7分麵示雜上拉 伸應變梦的傳導帶與價帶。f子被限制在拉伸應财中,其潛 在地具有高電子移動率,而此材料㈣適於n型金氧半場效電 晶體。此三材料系統巾,通道可為表面通道或埋式量子井通 I圖1至圖3中’縱座標代表能量,而橫座標代表深度。 圖4顯示-垂直元件16〇之上視圖(未照比例)。圖^顯 =該垂直元件之第—實施例之剖面圖,其為—壓縮應變 iGeC垂直p齡氧半場效電晶體,包含—垂錄㈤ 00垂直柱5000包含幾層或區域在側壁上,像是源極層咬 區域164、體極層或區域163、沒極層或區域162、通道層或 區域165、絕緣層或區域166、閘極層或區域167。垂直柱或 14 1302740 I ^ 2 y !年月3修(助正替換頁丨 1^^^3445950-—〜… ! 97年5月28曰修正' w千0月“ ϋ修正-替垧百 口面6000形成垂直元件16〇。當作為源極層164之矽鍺芦或 區域被尚度應變,其臨界厚度(criticalthickness)反而小。声 +應變越大,應魏開始獅的臨界厚度就越薄。於此技蓺 中,臨界厚度被理解為缺陷在一層或區域中產生之處的厚度二 缺陷產生係為了減輕其應變使得此層或區域往其自铁晶 距鬆弛。此晶格間距係由層之成份決定。例如錯的晶格間^ 矽的晶格間距的1.04倍。石夕鍺層中含5〇%的鍺,會預期其曰 格間距為石夕的晶格間距的1〇2倍。此實施例中,一鬆弛石夕: 或區域、多祕層或區域、或多晶魏層或區域形成於; 為源極層164之應變石夕鍺層上,並一起形成有足夠厚度供石夕化 的合成源極。該層410可依期望般厚,而源極層或區域164之 厚度小於或約為臨界厚度。 此元件具有以下結構特性: 1) 汲極層162為P+型單晶矽,其濃度水平大於1χ1〇19 /立方公分(atom/cm3)。 . 2) 體極層163為η型石夕,而摻雜水平被調整以達到期 臨界電壓(threshold voltage ); • 3)汲極層162上方的作為碳摻雜磊晶層或區域21〇之p型
SiGeC層係用以減少從汲極層162入體極層163的刪廣散;該 層21〇具有一 P型濃度水平大於1χΐ〇19原子/立方公分。 4) 源極層164為p+型壓縮應變錯、GeC或如⑷,以及鬆 他石夕或多轉或多晶補41〇,兩者皆具有—?型濃度水^ 於lxlO19原子/立方公分; 5) 通道層165為壓縮應變siGeC或矽,且沿箭頭1〇4所示 的電流方向沒有異質能障; 、 15 1302740 年月π修(更)正替换頁 ^^»145950 -——— 97年5月28日修正-替換頁 6) 源極層164與體極層163間在介面570形成有應變 SiGeC/Si異質接面,且較佳的是,與源極/體極冶金 (metallurgical) p/n 接面對齊; 7) 閘極層或區域167為導電層,重疊體極層163上方從源 極層164到汲極層162的整個通道層165,並有絕緣層166在 它們之間。 8) >及極、源極和閘極電極169、170、171與汲極層162、 合成源極層164加410、及閘極層167分別耦合。 9) 基板或層161可為主體矽(bulk silic〇n)或絕緣層上矽 基板或絕緣層上石夕鍺。 作為閘極介電層或區域之絕緣層166可為一氧化物,氮化 物,石夕之氧氮化物(〇Xynitride 〇f silic〇n),與給㈣、銘⑽、 鍅⑼、鑭(La)、紀⑺、组(Ta)之氧化物及石夕酸鹽(silic 的單獨或組合。 作為傳導層或區域之閘極層167可為—金屬、金屬石夕化 物、摻雜的多晶矽、或摻雜的多晶矽鍺、 該層210.被摻雜為p型,範圍為1χ1〇19 方公分。 針1九 該層或區域410被摻雜為ρ型,範圍為ω〇19至㈣21 原子/立方公分。 π低雊訊應用中,較偏好埋 金氧半場效電晶體如圖6所示。1二通逼ρ型 ^ 丁 夕巾目盍層或區域175於閘極 平飞化刚形成。此情形中,應_鍺量子井之通道層165可= 16 Ι3Ό2740 ^ 5, 28 , W修⑽^正參綠 於_1'_…〜— 97年5月28日修!— 移” ’因為沒有表面粗麵::了:㈣ &域175,圖6與圖5相同。 曰乂 注意以上實施例為不對稱元件,只於源極 即介面570有異質接面。在某 層間, 路,這些耕較佳為對^包應財例如傳輸閘極電 本發明第四實施例,如圖7所示,為一表面通 半場效電晶體90卜其與第一實施例有類似結構,但具有2 =通道以及合成及極:此合成汲極包含一薄壓縮應變如^ __與作為汲極層I62之石夕層或區域。此結構中,作 層164之SiGeC層或區域可能或可以有相同應變量二區 域900可為p型,濃度水平大於1χ1〇19原子/立方公分,碳換 雜區域900可被摻雜為ρ型,範圍為1χ1〇19至以丨沪原子 方公分。因此在源極與汲極接面的異質能障有相同 此元件接近一對稱元件。 b 圖8A和圖8B顯示一(100)矽基板上一垂直11型金氧半場 效電晶體與-垂1: p 551金氧半場效電晶體之台面結構或垂直 柱結構的方向之上視圖。圖8A中11與1)通道皆在(11⑺家族的 平面中。即使(110)平面中的電洞移動率高於(1〇〇)平面的,電 子移動率相較(丨00)平面較差。然而,當η型金氧半場效電晶 體的台面結構或垂直柱結構自晶圓凹口線(wafer n〇tch丨丨加) 方疋轉45度,台面結構或垂直柱結構的四個侧壁上的n型通道 會在(001)、(〇1〇)、(〇〇1)和(010)平面中,如圖8B所示。同時, 在圖8B中,p型金氧半場效電晶體的台面結構或垂直柱結構 17 1302740 37 ^ r .p 卓·為‘1修(更)正替換頁 .M^: ____ ^ . ία^ 97年5月28日修正-替換苜 有一側謂準晶圓凹口線,而台面轉或垂直柱結構的側壁上 的ρ型通道會在_、_)、_)和(oil)平面中。因此,如 圖=所示之垂直互補金氧半的佈局可同時達到高電洞移動率 ”门电子移動率。應〉主思的是,圖8β所示之方向設計可被用 於任何垂直金氧半場效電晶體,例如有或沒有—取代間極 ^>iacementgate)的石夕垂直金氧半場效電晶體,以及本說明 曰中描述的異質接面金氧半場效電晶體。 圖9顯示一垂直互補金氧半反相器262之實施例,包含一 2 η型金氧半場效電㈣74與―p型金氧半場效電晶體 。此台面方向如圖8Β所示,ρ型通道台面或垂直柱結構 5〇00側壁在平面_中,η型通道台面或垂直柱結構3麵侧 i在平面⑽)中。元件隔離由絕緣層區域或毯覆介電層 /blanket dielectric layers) 168、148 和 68 提供。n 型金氧半場 效電晶體74有-拉伸應變SiGeC之源極層64,如果汲極層 62被摻雜磷,n型金氧半場效電晶體%還有一碳換雜之 〜Gedw 魏極中以減少磷槪&型金氧半場效 電晶體有-壓縮應變SlGeC源、極層164,如果沒極層162被推 ’ P型金氧半場效電晶體還有一碳摻雜蟲晶層21 〇於没極 中以減少刪紐。兩個元件皆有⑪表面通道層65、165。作為 =齡電層之絕緣層或區域66、166可為氧化物、氧氮化物、 Ί尚介電係數介電質、或它們的結合。閘極層67、167可為 具能隙中功錄(涵娜_k &η_η)的_金屬,或是 具適當功函數的兩種不同金屬,或是_金氧半場效電晶體用 η型多晶石夕或多晶石夕錯、p型金氧半場效電晶體用p型多晶矽 或多晶_。垂餘結構6_形成p型錄半場效電晶體 18 1302740 5. 28 干月 β修(史un. 案聽·1595D 97年5月28日修正_替換頁 74 〇 一 一 一·》v i; 26。。垂直柱_結構形成鳴半場效= -鮮備—反相騎方法,此反 政互補金氧半電晶體組成,包含下列步驟所不之垂直场 做01上,糁雜作為汲極層62 卞日日土 大於1X1❼恤方公她她域為„型,至- 之晶層輕域W η獅級極層62 層或== 作之:體:層6,域㈣-咖 為ρ型; 作為體極層63之石夕蟲晶層或區域63 作為::==巧晶層或區域於。型 應變从靖或 公分的濃度水平; 、 原子/立方 蟲晶區?,n型作為源極層64之應變轧·Α ω〇;原子/立方公分區域45G為η型,至一大於 62之:ί:ΐΐί如〇〇1 ’包含至少-侧壁自物及極層 鄕區域 轡Si r石曰日日層或區域、弟四層應 l-yCya曰曰層或區域上方,至矽層或區域#兄; 二:=順區域於垂直柱結侧^ 形成-作為間極介電層之絕緣層或區域的於作為通道層 19 1302740 ψ. 5.2 8 , 牛月日修(更)正替換頁 •^謔.9311 咖η — 97年5月28日修正-替換頁一 65之矽層或區域上方; 上方形成-作為酿層67之導電層或區域於絕緣層或區域66 遮罩與綱—鄰近區如暴露單晶基板61; 雜大於1X1019原子/立方公分的濃度水平的一 Ρ 线^極層162之销或_於—第-單晶基板⑹上; 或區域上方’碳摻綠晶層或區域
原子/立方公分的濃度水平; A^lxlO 層或極f 163之矽磊晶層或區域於碳摻雜磊晶 n曰型〆 方,4雜作為體極層⑹之綠晶層或區域為 區域164ίί縮應變 層⑹之壓扩廡1 ·之石夕蟲晶層或區域上方,摻雜作為源極 二域交SWqGewCq蟲晶層或區域為型 於1X10原子/立方公分的濃度水平;至大 石夕層或區域於作為源㈣164之該 或區域上方,摻雜石夕層或區域4 一大於1X10 9原子/立方公分的濃度水平; 至 垂^柱結構,包含第—層作為""及極層162之 3或£域、弟二層碳摻縣晶層或區域加、第 極層163之石夕蟲#爲+厂上# 9 马體 a或區或、弟四作為源極層164之壓縮應變 i-W'q/W 晶層或區域、以及第五矽層或區域410; 直柱:=1為通道層165之應變Si1—sGe顧區域於上述垂 ^ 5000 1] (outer perimeter) _L ^-; 形成—作為開極介電層之絕緣層或區域I66於上述作為 20 1302740 if/, ϋ. j'F Π 瘦 案號:93 Η595θ- 一------------ 97年5月28日修正-替換頁 通道層165之層或區域之外圍上方,以及 區域m層167之_祕域社舰緣層或 上述方法更包含下列步驟·· ^二毯覆介電層68於整個垂直柱結構麵上方; 電極69之導電層或區域穿過上述毯覆介 尾層68接觸n型作為汲極層泣之矽磊晶層; 電声極7G之_或“穿過上述毯覆介 結構_頂上切層或區域桃 電戶68,接極71之導電層或區域穿過上述毯覆介 結構麵相上之糊極㈣之導 形成一毯覆介電層168於整個垂直柱結構_〇上方; 介電=作2汲㈣極169之導電層或區域穿過上述毯覆 電層168 ’接觸ρ型作為汲極層162之矽層或區域; if 17G導錢或區域穿過战毯覆介 二〇曰;68’接觸上述垂錄結構5_頂上之?财層或區域 人形成一作為閘極電極171之導電層或區域穿過上述毯覆 "電層168 ’接觸垂直柱結構漏外圍上之作為閘極層167 之導電層或區域,以及 形成-毯覆介電層M8於單晶基板61上、介於兩個垂直 柱結構4001和6000間,作為元件隔離。 且垂直於 垂直柱結構3001之側壁較佳係於平面(1〇〇)中, 21 f 1302740 基板平面。 5· 2 » h日修(更)正替換頁 ^t.aau5〇5ft 97年5月28日修正-替換頁 垂直柱結構5000之側壁較佳係於平面(11〇)中,且垂直於 基板平面。 产圖10顯不垂直互補金氧半之第二實施例362,除了 η型 金氧半場效電Μ 374外,類似圖9。η型金氧半場效電晶體 374有-拉伸應變料道層65建立在一鬆弛魏體極層幻 上。體極層63相對於作驗極層62之實質基板為鬆弛的。有 拉伸應變々作為通道的伽是較高的電子移 或台面麵方向如圖8B所示,其中P型通道在平面⑴^中構 η型通道在平面⑽)中’以有更高電洞與電子移動率。 丰雷11 _法’此反相11由垂直場效互補金氧 半電日日體組成,包含下列步驟·· 一时形成-作為汲極層62之鬆弛知Ge々晶層或區域於一第 3晶基板61上’摻雜作為汲極層62之_⑭晶層或區 或為η型’至-大於_19原子/立方公分的濃度水平; 形成-碳摻雜矽鍺磊晶層或區域3〇〇於n型作為没極層 域^ilGei層或區耻方’獅此碳摻雜之贿蟲晶層或區 型,至一大於1x1019原子/立方公分的濃度水平; 雜石夕極層63之鬆弛Sil-lG^晶層或區域於碳摻 濉矽鍺磊晶層或區域300上方,換雜作 別咖蟲晶層為㈣;方“隹作為體極層63之鬆弛 之作t源極層64之拉伸應變石夕蟲晶層或區域於p型 作為脰極層63之他Sli-iGei蟲晶層或區域上方,推雜該 22 1302740 !个稷^正替換頁 L 案號一93445 齡―..·— 97年5月28日修正-替換頁一〜 ,至一大於lxl〇19 作為源極層64之拉伸應變綠晶層為η型 原子/立方公分的濃度水平; 極層:^=0==—之該作為源 45〇 Λ η ^ 夕日層上方,摻雜該鬆弛SiuGq之矽層 t,加XlGl9卵対公分的濃度水平; & S Ϊ柱結構細,包含至少—趣自作為汲極層 :厗1ΐΛί層延伸過第二層應變碳摻雜石夕鍺層3⑻、第 —層P型作為體極声63之步si? q· r αλ-之廡心二 氣1你、第四層作為源極層64 之應瓞矽上方,至該矽層450; 成至二上之r夕層或區域於垂直柱結構 方;形成-縣層或區域66_騎· 65之補或區域上 上方形成-作為_層67之導電層或區域於絕緣層或區域66 遮罩與_—鄰近區域以暴露單晶基板161; 料t成具有—大於lxl()19原子/立方公分的濃度水平的一 P 為没極層162石夕層或區域於一第一單晶基板161上; 形成-碳摻雜蟲晶層或區域210於層或區域162上方,播 τ s 2ω為p型’至一大於lxl〇i9原子/立方公分的濃度水平; 开v成作為體極層163之石夕蟲晶層或區域於層21〇上方, 摻雜層163為n型; 形成一作為源極層164之壓縮應變Si—GewC^晶層或 =於層⑹上方’摻雜作為源極層164之% wqGewCq層為 p 土’至-大於Ixio19原子/立方公分的濃度水平; 形成-石夕層或區域410於作為源極層164之Sii wqGewCq 23 (Ι3Ό2740 lO^pQ ______ 層或區域上方,摻雜之石夕 97年5月28日修正-替換頁 /立方公分的濃度水平;為?型,至一大於_19原子 形成一垂直柱結構5000,包含作 層、第二層礙摻雜声 H乍為及極層⑹之第-石夕 第四作為源肺16曰4 一运作為體極層⑹之石夕蟲晶層、 =源極層164mwqGewCq層、以及第树 形成一作為通道層165之應變s ", 直柱結構5000之外圍上方;,r你層或區域於上述垂 ====166於增165之相上方,以及 之外圍ί方閉極層167之導電層或區域於上述絕緣層166 上述方法更包含下列步驟·· 形成—毯覆介電層68於整個垂直柱結構侧上方· 形成一作為汲極電極69之導雷居 ’ 電屑68,V電層或區域穿過上述毯覆介 二==為_62之^⑽層或區域; 電居極7G之_細_上述毯覆介 更層68、’辆上輕餘結構侧頂上切層顿; 形成一作為閘極電極Μ 電層68,接繼錄輯穿過上述毯覆介 或區域67,· 、、。構4001外圍上之作為閘極層之導電層 形成-毯覆介電層168於整_直構 形成-作為汲極電極169之導Huo上方, 介雪层彳从拉細 之泠电層或區域穿過上述毯覆 开^ - = 物藤層162切層或區域,· 電屬觸i原170導電層或區域穿過上述毯覆介 开I -構糊頂上之p财桃 形成-作為間極電極171之導電層或區域穿過上述毯覆 24 13.02740 ! ,97.5.2^ ,) j」丨-H镇..¾正香按頁 iH9311595a— — 97年5月28日修正-替換頁 ,丨笔層168,接觸垂直柱結構5〇〇〇夕卜圍上之作為間極層π? 之導電層,以及 形成-毯較電層U8於單晶基板61 ±、介於兩個垂直 柱結構4001和6000間,作為元件隔離。 垂直柱結構3001之侧壁較佳係於平面(1〇〇)中,且垂直於 基板平面。 垂直柱結構5000之侧壁較佳係於平面(11〇)中,且垂直於 基板平面。 根據較佳實關,本㈣更包錢錢移鱗異質接面p 型金屬絕緣體半導體場效電晶體的製程整合方案: 、磊晶成長數層之一堆疊,供作汲極、體極、和源極,伴隨 或不伴隨原位(in situ)摻雜; 圖案化则以形成-台面5000、或台座(pedestal)、或 枕(pillow)、或柱(c〇iumn)、或鰭(fm); 磊晶成長通道層165、帽蓋(cap)層(若需要)於台面、 台座、枕、柱或鰭之側壁上; ^成長或沉積絕緣層,其可為氧化物'氧氮化物、其他高介 電係數介電質、或它們的結合; 〃 成長或沉積閘極電極層於台面、台座、枕、柱或鰭之側壁 上,閘極電極層可為多晶矽、多晶矽鍺或金屬; 圖案化/飯刻閘極電極,形成最後的垂直柱結構6〇〇〇 ; 曰離子佈植及退火,假如源極、汲極、體極、或多晶矽或多 晶石夕鍺閘極電極沒有原位摻雜; 25 ,1302740 年月6修(更)正替換頁 菜號:咖卿_5,〇--- 97年5月28日修IE-胃^胃 閘極圖案化及蝕刻; 沉積場氧化物; 做接觸開口; 矽化(silicidation)源級極;以及 金屬化及金屬燒結(sintering)。 應之參 應主思的是’圖式中類似元件或成分參照類似且對 考編號。 、、 包含高移動率通道與較佳地與源極及/或汲極接面相符的 異質接面的半導體元件,已被描述與轉。_此技藝者而t ,顯的是,不脫離本發明寬廣範_的修正和變化是可:的。I 這些修正和變化應專屬地被所附申請專利範圍的範疇限制。 【圖式簡單說明】 ·· 考慮本發明詳細說明時,若與圖式一同閱讀,本發明的以 上及其他特徵、目的和優點會變得明顯,其中·· 圖1為在立方(cubic)矽上的壓縮應變矽鍺或SiG _ 能帶圖。 圖2為在立方矽上的拉伸應變sic的能帶圖。 圖3為在鬆弛矽鍺緩衝上的拉伸應變矽的能帶圖。 圖4為一垂直通道金氧半場效電晶體之上視圖。 广圖5為一垂直壓縮應變矽鍺/石夕或SiGeC/Si表面通道p型 ^氧半場效電晶體之剖面示意圖,此電晶體具有含碳之擴散阻 障層’以及由鬆秘層與應變SlGeC層組成的合成(咖㈣如) 源極區域。 26 Ι3Ό2740 W. 5. '卜月曰修( S^sausasa. 替換: 金氧二t:垂直壓縮應變辦或弧 體之剖面示意圖,此電晶體具有含碳之^阻 θ 7 A #層與雜SiGeC層組㈣合成祕區域。 金ι^ί 一垂直壓縮應變销辦或驗⑽表面通道P型 兩者比=電晶體之剖面示意圖,此電晶體在源極與汲極接面 兩者皆具有異質接面。 么圖和圖8Β為-(1〇〇)基板上一垂直互補金氧半反相器 口面結構(mesastmcture)或垂直柱結構的方向之上視圖。 q入,9為根據本發明之一垂直互補金氧半的剖面示意圖,n ^金氧半場效電晶體有拉伸應變SiC源/汲極,而p型金氧半 場效電晶體有壓縮應變SiGeC源/汲極。 圖10為根據本發明之一垂直互補金氧半的剖面示意圖,n 型金氧半場效電晶體有伸拉應變矽源/汲極,而p型金氧半場 效電晶體有壓縮應變SiGeC源/沒極。 【主要元件符號說明】 2〜7 曲線 104箭頭 148 毯覆介電層 160 垂直元件 161,61基板或單晶基板 162,62 汲極層或區域 163, 63 體極層或區域 164, 64 源極層或區域 165, 65 通道層或區域 166, 66 絕緣層或區域 27 1302740 年月日修(®正替換頁 案號:9311505Θ---- 97年5月28日修正-替換頁 167, 67 閘極層或區域 168, 68 毯覆介電層 169, 69 >及極電極 170, 70 源極電極 171,71 閘極電極 175 矽覆蓋層或區域 210碳摻雜磊晶層或區域 260 p型金氧半場效電晶體 262, 362垂直互補金氧半反相器 300 SUjGeiCj或矽鍺磊晶層或區域 3001,4001,5000, 6000 垂直柱結構 374, 74 η型金氧半場效電晶體 410 鬆弛矽層或區域、多晶矽層或區域、或多晶矽鍺層或區 域 450 鬆弛SiHGei之矽層或區域 570 介面 900 SigeC 層 901 表面通道p型金氧半場效電晶體 28

Claims (1)

1302740 If i. 手月日 修便)正替換頁丨 案號·产 97年9月1日修正一替換買 十、申請專利範圍: 1. -種準備-場效電晶體之—垂直通道的方法包含以下步驟: 提供-第-p型單晶_域於—第—基板上,該第—p型單 =石夕區域具有—大於㈣、他方公分(atoms/em3)的濃度水 平, ㈣第二碳摻齡晶區域於該第—p型單晶魏域上方, 摻雜該苐二碳摻縣晶區域為p型,至-大於副19原子/立方公 分的濃度水平; -第三㈣域於該第二碳摻齡㈣域上方,摻雜該第 二双區域為η型; =成-第四壓縮應變Sil,GewC^晶區域於該第三石夕區域上 方,^雜該第四壓縮應變SiiwqGewC ω〇19原子/立方公分的濃度水平; ^至大於 μ Jtf五,晶區域於該第四壓縮應變ng晶區 =::r娜域為-,至一9原子/立 。形成-垂直柱結構’該垂直柱結構包含至少—側壁自 型單晶矽區域、第二碳摻雜μ區域 變Si1:qGe,挪域、以及第五㈣區觀I㈣喊 形成-第六壓縮應變sii sGes區雜該垂直減構之該至少— -區域亡方’自該第二碳摻雜磊晶區域延伸過該第三矽區 或上方、至糾四壓縮應變蠢晶區域。 2·如申請專利範圍第1項所述之方法,更包含: 上方形::閘極介電區域於該第四壓縮應氣萬 29 1302740 年及I· 修(更)正替換頁 宇轉.cmi fiQfin w丄、、若Λ 97年9月1日修正-替換頁 形成一導電區域於該閘極介電區域上方。 3·如申請專利範圍第1項所述之方法,更包含: 形成-毯覆介電層於-整體垂錄結構上方; 形成第-導電介層穿過該毯覆介電層,接觸該第一 ρ型單 晶砍區域; 形成-第一導電介層穿過該毯覆介電層,接觸該垂直柱結構 頂上之該第五矽磊晶區域;以及 开7成第—‘電介層穿過該毯覆介電層,接觸該導電區域。 《如申請專利範圍第i項所述之方法,其中該第一 ρ型單晶石夕區 ^ L第二石夕區域和第五石夕蟲晶區域、第二碳摻雜蠢晶區域、第四 壓縮應變Si^qGewCqi晶區域和第六壓縮應變siisGes區域係藉 -製程形成’該製程選自娜CVD、rtcvd、LpcVD、ApcvD 和MBE所組成之群組。 5·、如^睛專利範圍第2項所述之方法,其中該第一 P型單晶石夕區 域係藉-製程摻雜為p型,該製程選自離子佈麵後退火或原位 摻雜所組成之群組。 6.如申請專利範®第1項所述之方法,其帽第五綠晶區域相 對該第四壓縮應變swqGewc#晶區域之上表面為鬆弛的。 30 1 為單晶矽或多晶矽或多晶矽鍺。 2 π如申料利紐第2項所述之方法,其中該第五綠晶區域可 1302740 m. 9λ «ι ί—·匕· r‘ :.φ 案號:^3115950 97年9月Γ曰修正—替換貨 8·如申請專利範圍第1項所述之方法,其中該垂直柱結構係藉一 製程形成’該製程選自反應式離子餘刻及離子束移除所組成之群 組0 9·如申請專利範圍第1項所述之方法,其中該垂直柱結構之該侧 壁係於晶體平面(100)中,且與該第一基板平面垂直。 10·如申請專利範圍第1項所述之方法,其中於該垂直柱結構之該 侧壁上的該第六壓縮應變Si^Ges區域相對於該第一 ρ型單晶石夕區 域係應變的。 _ 11.如申請專利範圍第2項所述之方法,其中該閘極介電區斯系選 自氧化物、氮化物、石夕之氧氮化物、與铪㈣、銘(A1)、錯⑼、 鑭(La)、紀⑺、组(Ta)之氧化物及石夕酸鹽的單獨或組合所組成之 組0 、 12.如申請專利範圍第2項所述之方法,其中該導電區域係選自金 屬、金屬石夕化物、換雜的多晶石夕和掺雜的多晶石夕錯組成之群組。“ I3·如申請專利範圍第!項所述之方法,其中該第 域被摻雜為p型’範圍為lxl俨至1χ妒原子/立方公分雜麻曰曰〔 ϋ中請細繼1項所述之方法,其巾鄉五綠晶區域被 推雜為ρ型,至範圍為lxl〇19至⑽21原子/立方公分的水平。 •如申請專利範圍第i項所述之方法,其中該第六壓縮應變 31 1302740 修暖)正替換頁i 案號 j~93445950 —----------------- _ 97年9月1曰修正一替換頁 %仇區域於該第一 p型單晶石夕區域 ;:二=換: 禾一衩摻雜磊晶區域、第 動养雜Γ WqGewCq蟲晶區域和第五石夕蟲晶區域旁的區域被自 ==為P型,而退火後’於該第球區域相區域被自動摻雜 •如H概圍第〗項所述之方法,其_六壓縮應變 的自動摻雜以及該些摻雜區域中該些摻雜物的活化 輪,該製程係選自快速退火、爐管退火 所組成之群組。 17·二種準倩_場效電晶體之—垂直通道的方法,包含步驟: 提供-第-P型單晶魏域於—第—基板上,該第—p型單 晶石夕區域具有-大於lxl()19原子/立方公分的濃度水平; 形成-第二碳摻雜蟲晶區域於該第—p型單晶石夕區域上方, ㈣该第二碳摻雜蟲晶區域為p型,至_大於㈣19原子/立方公 分的濃度水平; …形成-第三石綠晶區域於該第二碳摻雜蠢晶區域上方,接雜 该第二石夕蠢晶區域為η型; ” 形成-第四墨縮應變SiiwqGewCq蟲晶區域於該第三石夕遙晶區 域上方,^雜該第四壓縮應變SiiwqGewCq蟲晶區域為?型,至一 大於1x10原子/立方公分的濃度水平,· 形成-第五石夕蟲晶區域於該第四壓縮應變SU qG〜Cq蟲晶區 或上方,&雜該第五石夕蟲晶區域為P型,至-大於lxl〇19原子/立 方公分的濃度水平; 。。形成-垂直結構’該垂直結構包含至少一側壁自該第一 p型 早晶石夕區域^晶區域、第三料晶區域、第四壓縮 32 1302740 應憂Sii_w_qGewCq遙晶區域、以及第五秒蠢晶 案號:如15950 . 97年9月1日修正-替換頁 區域延伸; 形成一第六壓縮應變SileSGes區域於該垂直結構之該至少一側 壁之區域上方,自該弟一碳摻雜蠢晶區域延伸過該第三石夕蟲晶 區域上方、至該第四壓縮應變Sil-w_qGewCq磊晶區域;以I猫阳 形成一第七矽區域於該第六壓縮應變Sii sGes區域上方。 18·如申請專利範圍第17項所述之方法,更包含: 形成一閘極介電區域於該第七石夕區域上方; 形成一導電區域於該閘極介電區域上方。 19·如申請專利範圍第18項所述之方法,更包含: 形成一毯覆介電層於一整體垂直柱結構上方; 形成-第-導電介層穿職毯覆介電層,接_第—p型單 晶砍區域, 形成一第一導電介層穿過該毯覆介電層,接觸該垂直結構頂 上之該第五矽磊晶區域;以及 开>成-第二導電介層穿過該毯覆介電層,接觸該導電區域。 20·如申請專利範圍第17項所述之方法,其中該第一 p型單晶矽 區域、第三矽磊晶區域和第五矽磊晶區域、第二碳摻雜磊晶區^、 第四壓縮應變Slhw—qGewCq磊晶區域和第六壓縮應變區域 係藉一製程形成,該製程選自UHV-CVD、RTC:VD、UPCTO、 APCVD和MBE所組成之群組。 21.如申請專利範圍第17項所述之方法,其中該第一 p型單晶石夕 區域係藉一製程摻雜為P型,該製程選自離子佈植隨後退火及原 33 1302740 位摻雜所組成之群組。 ^ i年··对自修(更)正替換頁1 案號:知4印Rn _] 7年9月1曰修正一替換頁 22·如申請專利範圍第Π項所述之方法,复中 相對該第四壓縮應變SWqGewC^晶區域之上;面為==區域 其中該第五矽磊晶區域 23·如申請專利範圍第17項所述之方法, 可為單晶矽或多晶矽或多晶矽鍺。 24.如申請專利範圍第17項所述之方法,其中該垂直結構係藉一 製程形成’該製程選自反應式離子侧及離子束移除所組成^一 垂直結構之該侧 25·如申請專利範圍第Π項所述之方法,其中該 壁係於晶體平面(100)中,且與基板平面垂直。 26.如申請專利範圍第17項所述之方法,其中於該垂直結構之該 侧壁上的該第六壓縮賴Sil_sGes區域姉於該第_ p 域係應變的。 卞阳 27.如申請專利範圍第18項所述之方法,其中該間極介電區域係 選自氧化物,氮化物,石夕之氧氮化物,與铪_、銘(A1)、錯⑼、 鑭(La)、紀⑺、叙(Ta)之氧化物及魏鹽的單獨或組合所組成之群 組。 28.如申請專利範圍第18項所述之方法,其中該導電區域係選自 金屬、金屬石夕化物、摻雜的多晶石夕和摻雜的多晶石夕錯組成之群組。 34 1302740 i 4修(句正替換頁 案號 U3445950~„—一 ^ 97年9月1日修正—替換頁 晶 圍第17項所述之方法,其中鄕三碳播雜蟲 £域被推雜為ρ型,範圍為㈣19至1Χ1021原子/立方公分。 30·如申請專利範圍第17項所述之方法,其中該 被掺雜為P型,至筋圍发 19 2;,4 21 猫日日區或 P至犯圍為1x10至1x1021原子/立方公分的水平。 31. 如申請專利範圍第17項所述之方法,其中 &i-sGes區域與第七石夕區域、 t 石戌於如P型早晶石夕區域、第二碳摻雜 旁的^祐白M SWq(}eweq蟲晶區域和第五石夕蠢晶區域 方的£域被自動摻雜為p型,而退火後,於該第三 ^ 的區域被自動摻雜為n型。 日日&或方 32. 如申請專利範圍第17項所述之方法,其中 SU-sGes區域和第七石夕區域中的 巴、,= 摻雜物的活化係藉—|y純r 抑」,雜£域中該些 火及雷射退火所製程係選自快速退火、爐管退 33. 場效電晶體之一垂直通道的方法,包含以下步驟: 曰矽Ρ型早晶魏域於—第—基板上,該第—Ρ型單 形成一第二壓縮應變Si Ger石曰 石夕區域上方,細ρ广 域於该弟一 Ρ型單晶 至一大於了相二壓縮應變Si—GexCy蟲晶區域為ρ型, 至大於_原子/立方公分的濃度水平; 域上:成;t二鳩區域於該第二壓縮應變Sll_”GexCy磊晶區 一、上方摻雜该弟三矽磊晶區域為n型; 35 1302740
.專m ΜΨ,: 93115950 ^ 97年9月1日修正一替換頁 、心成第四壓縮應變Si^-qGewCq蟲晶區域於該第三石夕羞晶區 域上方,獅_第四壓縮應變Sii_wqGewCq蟲晶區域為㈣,至一 大於1x10原子/立方公分的濃度水平; 、形成-第五石夕蠢晶區域於該第四壓縮應變s磊晶區 域上方,摻雜該第五石夕蠢晶區域為p型,至一大於ΐχΐ〇19原子/立 方公分的濃度水平; ” 形成-垂直結構,包含至少―側壁自該第—ρ型單晶石夕區域、 第了壓縮應變Si—GexCyi^l!域、第三綠晶區域、第四壓縮 應變Sl^qGewCq磊晶區域、以及第五矽磊晶區域延伸; 形成-第六壓縮應變Si“Ges區域於該垂直結構之該至少一側 壁之-區域上方,自該第二壓縮應變SiixyGexC々晶區域延伸過 该第二石夕蠢晶區域上方、至該第四壓縮應變%·#〜以晶區域。 34.如申請專利範圍第33項所述之方法,更包含: 形成一閘極介電區域於該第六壓縮應變叫我區域上方; 形成一導電區域於該閘極介電區域上方。 35·如申請專利範圍第34項所述之方法,更包含: 形成一毯覆介電層於一整體垂直柱結構上方; 形成-第-導電介層穿過該毯覆介電層,接觸 晶矽區域; p 土平 形成-第二導電介層穿過該職介電層,接觸誠直結 上之該第五矽磊晶區域;以及 、 形成-第三導電介層穿過該毯覆介電層,接戦導電區域。 见如申請專利範圍第%項所述之方法,其中該第一 p型單晶石夕 36 1302740 案號 年月β Μ修(受)正替換頁 ^ 97年9月1日修正一替換頁 區域、弟三梦m域和第五#晶區域、第二壓縮應變 Si^GexCy蟲晶區域、第四壓縮應變Si—ο%蠢晶區域和第六 壓縮應變SiuGes區域係藉-製程形成,該製程選自uhv_cvd、 RTCVD ' LPCVD、APCVD和MBE所組成之群組。 3义如申請專利範圍第33項所述之方法,其中該第三雜晶區域 係藉-製程摻雜為η型’該製程選自離子佈植隨後退火及原位換 雜所組成之群組。 ^ 18料=請ί利細第33項所述之方法,其中該第三_晶區域 相對該苐二壓縮應變Sll_xyGexCyj^晶區域之上表面為鬆弛的。 说如申請專利範圍第33項所述之方法,其 相對該第四壓縮應變SWqGewCqg晶區域之上表面為域 J為早日日矽或多晶矽或多晶矽鍺。 請專利範圍第%項所述之方法,其中該垂直結構係藉一 組二7 ’销程選自反應式離子蝴及離子束移除所組成之群 33項所叙方法,其巾該_構之該側 土只貝上係於晶體平面⑽)中,且與該第—基板的平面垂直。 43.如申請專利範圍第33項所述之方法,其中於該垂直結構之該 37 (对江I、(是j正赛 案號:Qk咖η __ 97年9月1曰修正一替換頁 1302740 替換頁 :=第六壓縮應變SiuGes區域相對於該第-。型單: :自如申氣 1Γ範圍Γ7所述之方法,其中該閘極介電區域係 化物,I化物,秒之氧氮化物,與Hf、^、&、^、γ、 &之氧化物及石夕酸鹽的單獨或組合所組成之群組。 =屬如34項所述之方法,財該導電區域係選自 金屬、金屬石夕化物、摻雜的多晶石夕和摻雜的多晶石夕鍺組成之群組。 33項所述之方法,其中該第二_應變 i-x-yGexCy猫日日區域被摻雜為p型,範圍為ΐχΐ〇19至 立方公分。 界亇 17=ΓΓ顧第33項所述之方法,其中該第五綠晶區域 被摻雜為Ρ型,至細為副19至㈣21原子/立方公分的水平。 l8.G如專利1 刪33項所述之方法,其中該第六義應變 磊第一 P型單晶矽區域、第二壓縮應變SWyGexCy 四壓縮應變HQ蠢晶區域和第五綠晶區域 二二2動摻雜為P型,而退火後,於該第三石結晶區域旁 的區域被自動摻雜為η型。 s· Γ申月專利辜巳圍第33項所述之方法,其令該第六麼縮應變 上二:域中的自動摻雜以及該些摻雜區财該些摻雜物的活化 。措-衣程執行,該製程係選自快速退火、爐管退火及雷射退火 38 1302740 I 0 1 j个州替換f 案號:93115θ5θ—— , 97年9月1日修正-替換頁 所組成之群組。 50· —種準備一反相器的方法’該反相器由垂直場效互補金氧半電 晶體組成,該方法包含下列步驟: 形成一第一矽磊晶區域於一第一單晶基板上,摻雜該第一矽 蟲晶區域為η型,至一大於lxlO19原子/立方公分的濃度水平; 形成一第二Si^jGeiCj蟲晶區域於該第一石夕蟲晶區域上方; 形成第二砍蟲sa £域於遠苐二Si^jGeiCj遙晶區域上方,摻 雜該第三矽磊晶區域為p型; 少 形成一第四應變SLyCy磊晶區域於該第三矽磊晶區域上方, 摻雜該第四應變Sii_yCy磊晶區域為η型,至一大於1χ1〇ΐ9原子/立 方公分的濃度水平; ' ▲々形成一第五矽區域於該第四應變SiiyCy區磊晶域上方,摻雜 該第五魏域為n型’至—大於lxl()19原子/立方公分的濃度水 平; 形成一第一垂直柱結構,包含至少一侧壁自該第一矽磊晶β 過該!二SilijGeiCj蟲晶區域、該第三綠晶區域、該第已 心、交Si1-yCy磊晶區域上方,至該第五矽區域; 域上=成_第六㈣域於該第—垂直結構之該至少—侧壁之—逼 形成-第-閘極介電區域於該第六㈣域上方; 以二 域於該第一閘極介電區域上方; 二Ϊ ^近區域以暴露該第一單晶基板; 區域且有二Π區域於該第—單晶基板上,該第七P型石夕 开;二二 ω原子/立方公分的濃度水平,· 弟八油雜蟲晶區域於該第七Ρ财區域上方,換雜 39 年· IUS修(更)正替換頁 案號:*&»Ι45Θ6Θ 、 1302740 該第八碳摻雜蟲晶區域為ρ型,至 月1日修正-替換頁 濃度水平; 巧Κ至大於W9原子/立方公分的 μΓΪΓ第九料晶區域於該第人碳摻聽晶區域上方,摻雜 該弟九石夕蟲晶區域為η型; 雜 找上:成於:卜Sll,GewCq磊晶區域於該第九矽磊晶區 大於1x10原子/立方公分的濃度水平,· 形成1十-辦晶區域於該第十魏應變qG‘Cq蟲晶 Q域上方’祕該第十―石夕蟲晶區域為p型,至 子/立方公分的濃度水平·; 原 μ石?成:第5^柱結構’包含該第七p _區域、第八碳摻 ,晶區第九矽磊晶區域、第十壓縮應變Si—GewCq磊晶區 域、以及弟十一石夕蟲晶區域; 形成-第忙應變Si“%區域於該第二垂直柱結構之外圍 (outerperimeter)上方; 形成-第二間齡電區域於該第十二應變Si“Ges區域之外圍 上方; ‘ 形成-第二閘極導電區域於該第二閘極介電區域之外圍上 方0 51·如申請專利範圍第50項所述之方法,更包含: 形成一第一毯覆介電層於該第一垂直柱結構上方; 形成-第-導電區域穿過該第一毯覆介電層,接觸該第一石夕 蠢晶區域, 形成一第二導電區域穿過該第一毯覆介電層,接觸該第一垂 直柱結構頂上之該第五石夕區域;
, ® l,>{ ψΜ wl 案號:93ttS9S〇^Η1 97年9月1日修正一替換頁^---J 1302740 形成-第三導電區域穿 9;年: 直柱結糊上之該第1極輸電層接射弟—垂 :::ΓΐΓ電層於該第二垂直柱結構上方; 型石夕區域,·四V £域穿過該第二毯覆介電層’接觸該第七Ρ 直柱:構成二電十區― 直柱:二=— 第板上’且介於該第—鱼 第一垂直柱結構間,作為元件隔離。 /、 52. 如申請專利範圍第M項所述之方法,其中經 J四耦合至該第一導電區域,該第六導電區域耦合至: 弟二¥電區域,且該第五導電區域轉合至該第二導電區域。 53. 如申請專利範圍第50項所述之方法,其中該第一垂直柱結構 之側壁係於平面(100)中’且垂直於該第一單晶基板平面。 54. 如申5月專利範圍第5〇項所述之方法,其中該第二垂直柱結構 之側壁係於平面(110)中,且垂直於該第一單晶基板平面。 55. 如申請專利範圍第50項所述之方法,其中該第十二應變 Sii_sGes區域係一石夕層。 56·種準備一反相為的方法’ 4反相為由垂直場效互補金氧半電 41 1302740 案號:9幻15.91_.................... ( 97年9月1日修正一替換頁 換 晶體組成,該方法包含下列步驟: 兮第晶區域於一第—單晶基板上,摻雜 μ第-fc弛Su—區域為n型,至—大於1χΐ()19 立 分的濃度水平; 、 A ^成-第^摻神船晶區域於鄕—紐私你蟲晶區 成上方,摻雜該第二碳摻雜石夕鍺蟲晶區域 原子/立方公分的濃度水平; 主大於1x10 域上;^成捽^二弛^^ ^晶區域於該第二碳摻雜贿磊晶區 ^ #雜該第U SlwGei蟲晶區域為p型; _ =成:第四拉伸應變石夕蟲晶區域於該第三鬆他別说蟲晶區 ^上方’摻_第雄伸應變綠晶區 原子/立方公分的濃度水平; Λ^1χ1° 方t一Ϊ五鬆弛知邮域於該第四拉伸應變石夕蠢晶區域上 方,4雜該第五鬆弛Sil_iGei區域為 — 立方公分的濃度水平; 大於1x10原子/ 形成一第一垂直柱結構,包A 一 Sii-iGei磊晶區域,延伸過哕第 =* 土自該第-鬆弛 弛% Ge蟲曰^ 雜石夕錯蟲晶區域、該第三鬆 鬆他sU= _伸_編域上方,至該第五 之-2=;六毅魏域㈣m減構之駐少-側壁 =2:閘極介電區域於該$六應變頻域上方; 遮罩二域於?第-閘極介電區域上方; j 4近£域,以暴露該第-單晶A你· 區域:二大^ ===該第—軍晶基板上、第七P型石夕 否大於lxlG軒/対公麵濃度水平; 42 1302740 儿 y· UI 年月日修(更)正替換頁 案棘^9,341咖0 --- 97年9月1日修正一替換頁 〃形成-第八碳雜遙晶區域於該第七ρ财區域上方,捧雜 該第八碳摻雜蠢域為Ρ型’至—大於1χ1()19原子/立方公分的 》辰度水平, 形成-第九石夕遙晶區域於該第八破摻雜蠢晶區域上方,換雜 該第九秒蠢晶區域為η型; 、形成第十壓縮應麦Si—GewCqi晶區域於該第九石夕磊晶區 域上方,掺雜該第十壓縮應變別—⑹^蟲晶區域為p型,至一 大於lxlO19原子/立方公分的濃度水平; 形成-第十-石綠晶區域於該第十壓縮應變Si—G 晶 區域上方,摻雜該第十一矽磊晶區域為p型,至一大於ω〇 子/立方公分的濃度水平; μ 形成-第二垂直柱結構,包含該第七ρ型石夕區域、第八碳捧 雜遙晶區域、第九石夕遙晶區域、第十壓縮應變HCq磊晶區 域、以及第十一石夕遙晶區域; 形成-第十二應變Si“Ges區域於該第二垂直柱結構之外圍上
形成-第二閘極介電區域於該第十二應變區域之外 上方;以及 形成-第二閘極導電區域於該第二閘極介電區域之外圍上 57·如申請專利範圍第56項所述之方法,更包含: 形成一第一毯覆介電層於該第一垂直柱結構上方; 形成-第-導電區域穿過該第—毯覆介電層,接觸該第一鬆 弛Sii_jGej蟲晶區域, 形成-第二導電區域穿過該第—毯覆介電層,接觸該第一垂 43 ί υ. 年月曰修(€)正替換頁 QS-14595Q -——>— 1302740 J 直柱結構頂巧該第五鬆㈣咖區域;97年9月1日誠—替顚 過該第-毯覆介電層’接觸該第-垂 :m覆介電層於該第二垂直柱結構上方; 型石夕2 電區域穿過該第二毯覆介電層,接觸該第七P 直二===覆介電層,接觸該第二垂 直柱六導電區域穿過該第二毯覆介電層,接觸該第二垂 直柱、、,°構外社之該第H極導電區域;以及 一 第三介電區域於該第—單晶基板上、介於該第-與第 一垂直柱結構間,以作為元件隔離。 如申請專利範圍第56項所述之方法’其中經由導電材料,該 電區軸合至韻—導電區域,該第六導電區馳合至該 弟二¥電區域’該第五導電區域麵合至該第二導電區域。 59. 如申請專利範圍帛56項所述之方法,其中該第一垂直柱結構 之侧壁係於平面(100)中,且垂直於該第一單晶基板平面。 60. 如申請專利範圍第56項所述之方法,其中該第二垂直柱結構 之側壁係於平面(110)中,且垂直於該第一單晶基板平面。 61· —種場效電晶體,包含: 一基板, 一弟一單晶石夕區域於該基板上,該第一單晶石夕區域具有一大 44
1302740 案號:9ai 15950 认店7 , 97年9月1曰修正-替換頁 於1x10原子/立方公分的p型濃度水平; 一第—兔摻雜遙晶區域於該第—單晶魏域上方,該第二碳 乡雜^晶區域具有一大於㈣19原子/立方公分的p型濃度水平; -第三㈣域於該第二碳摻雜晶區域上方,該第三 被摻雜為η型; ^ ^苐四壓縮應Ί Sil-w-qGewCq遙晶區域於該第三石夕區域上方, “第四壓縮應、憂Sii wqGewCqU區域具有—大於1谓19原子/立 方公分的P型濃度水平; 五含魏域於該第四壓縮應變SWqG〜Cqi晶區域上 ’該第五含魏域具有—大於⑽、子/立方公分的p型濃度 水平; 山一垂直柱結構,包含至少一侧壁自該第一單晶矽區域、第二 ,摻雜蠢晶區域、第三雜域、第四_顧Si—Gewcq蟲晶區 或’延伸至該第五含矽區域; 第/、壓縮應變Si^Ges區域於該垂直柱結構之該至少一侧壁 之區域上方,自該第二碳摻雜磊晶區域延伸過該第三矽區域上 方、至該第四壓縮應變Sil_w_qGewCq磊晶區域; 一閘極介電區域於該第六壓縮應變Sii sGes區域上方;以及 一閘極導電區域於該閘極介電區域上方。 62.如申請專利範圍第61項所述之場效電晶體,更包含·· 一毯覆介電層於該垂直柱結構上方; 、一第一導電介層穿過該毯覆介電層,接觸該第一單晶矽區 域; 二第二導電介層穿毯覆介電層,接_餘柱結構頂上 之該第五含矽區域;以及 45 1302740 日修⑽正替換頁 案號:〖aai1505Q- 一第:道、 97年9月1日修正一替換頁 二^電介層穿過該毯覆介電層,接觸該閘極導電區域 6區3域ttt利範圍第61項所述之場_體,其中該第五含石夕 :伐知壓縮應變swqGewCq蟲晶區域之上表面為鬆弛 64· 早曰曰矽、多晶矽和多晶矽鍺所組成之群組。 第61項㈣之财編,射該垂直柱結 構之摘壁胁日日日體平面⑽)中,且與該基板之—主表面垂直。 61項所述之場效電晶體,其巾於該垂直柱 、、’口構之該侧壁上的該第六魏 石夕區域係壓縮應變的。 We;域相對於糾一單晶 專利_61項所述之場效電晶體,其中該閘極介電 严域氧化物’氮化物’石夕之氧氮化物,與班、=電 UY、孔之氧化物及石夕酸鹽的單獨或組合所組成之群組。、 圍第61項所述之場效電晶體,其中該閘極導電 組成之群組。 科的多㈣和摻雜的多晶石夕鍺 69.如申請專利範圍第61項所述之場心日雕 雜蟲晶區域被摻雜為p型,範圍為119:日日脰、中該第二碳摻 至1x10原子/立方公分。 46 1302740 Γ I 正替換頁 案聽今31十5956~———一一 97年9月1日修正-替換頁 70·如申請專利範圍第61項所述之場效電晶體,其中該第五含矽 區域被摻雜為P型,範圍為lxlO19至lxlO21原子/立方公分。 71·如申請專利範圍第61項所述之場效電晶體,其中該第六壓縮 應變SikGes區域於該第一單晶矽區域、第二碳摻雜磊晶區域、第 四壓縮應變Si^qGewCq蠢晶區域和第五含矽區域旁的區域被摻雜 為p型,而於該第三矽區域被摻雜為n型。 72·如申請專利範圍第61項所述之場效電晶體,更-包含一第七矽 區域於該第六壓縮應變SiuGes區域上方、且於該閘極介電區域下 方。 73.如中請專利範圍第72項所述之場效電晶體,其中該第六厭給
交ii-w-qGewCq蠢晶區域和第五含石夕區域 而於該第三矽區域被摻雜為n型。
縮應變Si^y 縮應變 型濃度水平。 74項所述之場效電晶體 SlkyGexCy磊晶區坺之 y如申請專利範圍第74 3或相_該第八壓縮應變Si .¾日日體,其中該第三石夕區 區域之上表面為鬆弛的。 47 1302740 i) L ye U1 年月日修(楚)正替換頁 案 §4丨-93116060 97年9月1曰修正一替換頁 76·如申請專利範圍第74項所述之場效電晶體,其中該第六壓縮 應變Sii_sGes區域於該第一單晶石夕區域、第八壓縮應變sii x_yGexCy 磊晶區域、第四壓縮應變Sii-w-qGewCq磊晶區域和第五含石夕區域旁 的區域被摻雜為p型,而於該第三矽區域被摻雜為η型。 77· —種反相器,包含: 一第一石夕磊晶區域於一第一單晶基板上,該第一石夕磊晶區域 具有一大於1χ1〇19原子/立方公分的η型濃度水平; 一第二Sii-HGeiCj磊晶區域於該第一矽磊晶區域上方; 一第二石夕磊晶區域於該第二Si㈤GeiCj磊晶區域上方,該第三 砍蠢晶區域被換雜為p型; 弟四應變Si1-yCy蠢晶區域於該第三石夕蟲晶區域上方,該第 四應變Sl^yCy磊晶區域具有一大於1χ1〇19原子/立方公分的n型濃 度水平; 彳 / 1五區域於該第四應冑Sil_ycy蟲晶區域上方,該第五區域 係選自單祕、多晶补多晶铺所域之群組,該第五區域具 有大於1χ1〇原子/立方公分的η型濃度水平; ,ΓΪ一垂直柱結構,包含至少—側壁自該第—雜晶區域延 伸過该第二SlwGedSa區域、該第三綠晶區域、該第四應變 Sii-yCy蟲晶區域上方,至該第五區域; 、芰 •-第六雜域於該第—垂直柱結構之該至少—側壁之一 上方; % 一第一閘極介電區域於該第六矽區域上方; 一,一閘極導電區域於該第一閘極介電區域上方; =七P型料晶區域於該第—單晶基板上,該 蟲晶區域具有—大於_19原子/立方公分的濃度水平; 夕 48 :11 :11 1302740 ΙΗ I r n 曰修 案號灼儿兔 97年9月1日修正〜替〜〜〜 一第八碳摻雜磊晶區域於該第七p型矽磊晶區域上方,該第 八碳摻雜I晶區域具有-大於lxlG19原子/立方公分的p型濃^水 平; -第九綠晶區域於該第人碳摻雜蟲晶區域上方,該第 遙晶區域被摻雜為η型; -第十壓縮應變SWqGewCq磊晶區域於該第九矽磊晶區域上 方,該第十壓縮應變SWqGewCq遙晶區域具有一纽ω /立方公分的p型濃度水平; 、 第十-區域於該第十壓縮應tsWqGewC@晶區域上方, 2十區域係選自單晶石夕、多晶石夕和多晶石夕鍺所組成之群組, 该第—區域具有-大於W9原子/立方公分的p型濃度水平; -第二垂直柱結構’包含至少一侧壁自該第七P型石夕蟲晶區 =、第八碳摻雜蟲晶區域、第九#晶區域、第十壓縮應變 ll-w-qGewCq蟲晶區域延伸至該第十一區域; 一第十二應變sil-SGes區域於該第二垂直柱 該 壁之一區域上方; 一f二閘極介電區域於該第十二應變Si·七域上方; 以及 -第二閘極導魏域於該第二閘極介魏域上方。 .如申μ專利範圍第77項所述之反相II,更包含: 厂第-導電介層穿第—毯覆介電層,翻該第一砍蠢 第-毯覆介電層於該第一垂直柱結構上方; 晶 區域; -第二導較層扣—毯覆介電層 結構頂上之該第五區域; -第三導電介層穿顧第—毯覆介電層,接觸該第—間極導 49 1302740 月日修(動正替換頁 電區域; 案號1 咖〇 —一· 97年9月1日修正一替換頁 一第二毯覆介電層於該第二垂直柱結構上方; 否晶=轉電介料過該第二毯覆介電層,接峨第七Ρ财 '嶋SC二毯覆介電層’接觸該第二垂餘 接觸該第二閘極導 一第六導電介層穿過該第二毯覆介電層, 電區域;以及 直柱單晶基板上、介於該第-與第二垂 79. 3之範圍第77項所述之反相器,其中該第一垂直柱結 冓之側土係於平面_)中’且垂直於該第—單晶基板之—主表面。 - 如申請專利範圍第77項所述之反相器’其中該第二垂士 構之側壁係於平面⑽)中,且垂直於該第一單晶基板之一主表^ · 82.如申請專利範圍第77項所述之反相器,其中該第十二應變 Sii-sGes區域係一石夕區域。 83· —種反相器,包含: 第鬆弛晶區域於一第一單晶基板上,該第一鬆 50 1302740 ui $月曰修(€1正替換頁 案號:^3115950 弛_轉晶區域被摻雜為n型,至—大^正古 的濃度水平; 人於1χΐ0原子/立方公分 方,變綠晶區域於該第—鬆弛队純晶區域上 原子/立 ===區_雜為η型,至一大於㈣19 方,晶區域於該第二拉伸應變綠晶區域上 μ,一#々弛SiuGei磊晶區域被摻雜為p型; 方,該ί變石夕蠢晶區域於該第三鬆他sii-iGej晶區域上 原子/立方公分申的^^晶區域被換雜為η型’至一大於1谓19 一第五區域於該第四拉伸應變矽磊晶區域 曰F R第-垂直柱結構,包含至少—側壁自該第—鬆弛蠢 ΐ :二延^該$二拉伸應變石夕蟲晶區域、該第三鬆弛Si也 曰曰亥苐四拉伸應變石夕蟲晶區域上方,至該第五區域; 第六應變㈣域於該第—垂直柱結構之該至少—側 區域上方; 一,一閘極介電區域於該第六應變矽區域上方;以及 弟閘極導電區域於該第一閘極介電區域上方; 石曰第七p型矽磊晶區域於該第一單晶基板上,該第七p型矽 猫晶區,具有—大於㈣19軒/立方公分的濃度水平; 山△第八奴#雜磊晶區域於該第七p型矽磊晶區域上方,該第 八,摻雜磊晶區域被摻雜為?型,至一大於lxlol9原子/立方公分 的濃度水平; 51 1302740 案號:93U5950 … 97年9月1曰修正-替換頁 -第九石綠晶區域於該第人碳摻雜蟲晶區域上方,該第九石夕 蟲晶區域被摻雜為η型; -第十壓騎變Si^qGewCq遙晶區域於鮮九縣晶區域上 方,該第十獅應變Si—G^Cq蟲晶區域具有—大於1χ1〇ΐ9原子 /立方公分的Ρ型濃度水平; -第十-區域於該第十壓縮應變silwqGewc^晶區域上方, =十區域係選自單晶石夕、多晶石夕和多晶石夕鍺所組成之群組, ^二:區域具有一大於1x1019原子/立方公分的ρ型濃度水平; 竹1 ^直柱結構,包含至少—侧壁自該第·P _蟲晶區 r ί八;炭ff編域·、第九石夕蟲晶區域、第十屢縮應變 l-W-qGewCq磊晶區域延伸,至該第十一區域; 壁之:域於該,二垂直柱結構之該至少-側 二^_介電區域於該第十二應變silsGes區域上方;以及 4-閘極導電區域於該第二閘極介電區域上方。 84·=請專利範圍第83項所述之反相器·,更包含: 二第一毯覆介電層於該第—垂直柱結構上方; 第一導電介層穿過該第—毯覆介電芦 結構頂上之該第五區域;m層接觸料-垂直柱 電區域弟—W介層穿過該第—毯覆介電層,接觸該第1極導 二,二毯覆介電層於該第—垂直柱結構上方; —第四導電介層穿職第二毯覆介,翻該第切蟲曰 52 1302740
年月日修(吏)正替換頁 一第五導電介層穿過該第二毯覆介電層 ’接觸該第一垂直柱 €十二應變SiUsGe^ 一 1 -----—%设厂,招 w構頂上之該弟十一區域上方之區域中的該 域; 帛4電介層穿伽第二毯覆介電層,接_第二問 電區域;以及 -第三介賴域於該第—單晶基板上、介於該第-與第二垂 直柱結構間,以提供元件隔離。 如申睛專利範圍第84項所述之反相器,其中經由導電材料, 該第四導電介層#合至該第—導較層,該第六導電介層輛合至 該第三導電介層,該第五導電介層耦合至該第二導電介層。 86·如申請專利範圍第83項所述之反相器,其中該第一垂直柱結 構之側壁係於平面(1〇〇)中,且垂直於該第一單晶基板之一主表面。 87·如申請專利範圍第83項所述之反相器,其中該第二垂直柱結 構之側壁係於平面(110)中,且垂直於該第一單晶基板之一主表面。 88·如申請專利範圍第83項所述之反相器,其中該第十二應變 Sii_sGes區域係一砍區域。 53 1302740 ΎηΤΨΓ ^ ~ J 年月曰修{的正替換頁丨 6000 168 171
162 161 ~ργ C回Ο 1302740 W 巧~qY*" 年·启日修(更)正替換頁 6000 168 171
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161 回
1302740 dZ f>. 2B 年^ Ώ修(更)正替換頁 棄號:03115050-- 97年5月28日修正-替換頁 · 七、指定代表圖: (一) 本案指定代表圖為:圖5。 (二) 本代表圖之元件符號簡單說明: 104箭頭 160垂直元件 161單晶基板 162汲極 163體極 164源極 165通道 166絕緣層或區域 167閘極 168毯覆介電層 169汲極電極 170源極電極 171閘極電極 _ 210碳掺雜磊晶層或區域 410鬆弛矽層或區域、多晶矽層或區域、或多晶矽鍺層或區域 570介面 5000, 6000垂直柱結構 八、本案若有化學式時,請揭示最能顯示發坷特徵的化學式: 無0
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL107549A (en) 1993-11-09 1996-01-31 Nova Measuring Instr Ltd Device for measuring the thickness of thin films
US8779597B2 (en) * 2004-06-21 2014-07-15 Sang-Yun Lee Semiconductor device with base support structure
US8058142B2 (en) 1996-11-04 2011-11-15 Besang Inc. Bonded semiconductor structure and method of making the same
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US6900521B2 (en) * 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US20100133695A1 (en) * 2003-01-12 2010-06-03 Sang-Yun Lee Electronic circuit with embedded memory
US7799675B2 (en) * 2003-06-24 2010-09-21 Sang-Yun Lee Bonded semiconductor structure and method of fabricating the same
WO2004107452A1 (ja) * 2003-05-30 2004-12-09 Matsushita Electric Industrial Co., Ltd. 半導体装置およびその製造方法
TWI294670B (en) * 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
US8471263B2 (en) * 2003-06-24 2013-06-25 Sang-Yun Lee Information storage system which includes a bonded semiconductor structure
US20100190334A1 (en) * 2003-06-24 2010-07-29 Sang-Yun Lee Three-dimensional semiconductor structure and method of manufacturing the same
US7867822B2 (en) 2003-06-24 2011-01-11 Sang-Yun Lee Semiconductor memory device
US7632738B2 (en) * 2003-06-24 2009-12-15 Sang-Yun Lee Wafer bonding method
US7863748B2 (en) * 2003-06-24 2011-01-04 Oh Choonsik Semiconductor circuit and method of fabricating the same
US8071438B2 (en) * 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
US7482214B2 (en) * 2003-12-30 2009-01-27 Texas Instruments Incorporated Transistor design and layout for performance improvement with strain
JP4177775B2 (ja) * 2004-03-16 2008-11-05 株式会社東芝 半導体基板及びその製造方法並びに半導体装置
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7491988B2 (en) * 2004-06-28 2009-02-17 Intel Corporation Transistors with increased mobility in the channel zone and method of fabrication
US7820511B2 (en) * 2004-07-08 2010-10-26 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US7202528B2 (en) * 2004-12-01 2007-04-10 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US7145166B2 (en) 2004-08-19 2006-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. CMOSFET with hybrid strained channels
KR100674914B1 (ko) * 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
JP2006100599A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 半導体装置及びその製造方法
WO2006042040A2 (en) * 2004-10-07 2006-04-20 Fairchild Semiconductor Corporation Bandgap engineered mos-gated power transistors
US7504691B2 (en) * 2004-10-07 2009-03-17 Fairchild Semiconductor Corporation Power trench MOSFETs having SiGe/Si channel structure
US7119380B2 (en) * 2004-12-01 2006-10-10 Semisouth Laboratories, Inc. Lateral trench field-effect transistors in wide bandgap semiconductor materials, methods of making, and integrated circuits incorporating the transistors
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7432161B2 (en) * 2005-01-07 2008-10-07 Stc.Unm Fabrication of optical-quality facets vertical to a (001) orientation substrate by selective epitaxial growth
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
US8455978B2 (en) 2010-05-27 2013-06-04 Sang-Yun Lee Semiconductor circuit structure and method of making the same
US8367524B2 (en) * 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20060261406A1 (en) * 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
US20070018239A1 (en) * 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
US7615806B2 (en) 2005-10-31 2009-11-10 Freescale Semiconductor, Inc. Method for forming a semiconductor structure and structure thereof
US7575975B2 (en) * 2005-10-31 2009-08-18 Freescale Semiconductor, Inc. Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
US7335563B2 (en) * 2005-11-09 2008-02-26 International Business Machines Corporation Rotated field effect transistors and method of manufacture
KR100729122B1 (ko) 2005-12-29 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 및 그 제조방법
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor
WO2008030574A1 (en) 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
WO2008051503A2 (en) 2006-10-19 2008-05-02 Amberwave Systems Corporation Light-emitter-based devices with lattice-mismatched semiconductor structures
US7564096B2 (en) * 2007-02-09 2009-07-21 Fairchild Semiconductor Corporation Scalable power field effect transistor with improved heavy body structure and method of manufacture
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US7795673B2 (en) * 2007-07-23 2010-09-14 Macronix International Co., Ltd. Vertical non-volatile memory
KR101093588B1 (ko) 2007-09-07 2011-12-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티-정션 솔라 셀
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
JP5204121B2 (ja) * 2007-10-29 2013-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体構造及び当該半導体構造の製造方法
US7825465B2 (en) * 2007-12-13 2010-11-02 Fairchild Semiconductor Corporation Structure and method for forming field effect transistor with low resistance channel region
US7678634B2 (en) * 2008-01-28 2010-03-16 International Business Machines Corporation Local stress engineering for CMOS devices
US8598650B2 (en) * 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
WO2009122579A1 (ja) * 2008-04-03 2009-10-08 日本ユニサンティスエレクトロニクス株式会社 6t sgt cmos sramセルの安定性を改善する方法及び装置
KR101394157B1 (ko) 2008-04-08 2014-05-14 삼성전자주식회사 수직 필러 트랜지스터, 이를 포함하는 디램 소자, 수직필러 트랜지스터 형성 방법 및 반도체 박막 형성 방법.
US7968910B2 (en) 2008-04-15 2011-06-28 International Business Machines Corporation Complementary field effect transistors having embedded silicon source and drain regions
US7994548B2 (en) 2008-05-08 2011-08-09 Semisouth Laboratories, Inc. Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making
US7977713B2 (en) * 2008-05-08 2011-07-12 Semisouth Laboratories, Inc. Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making
US7838913B2 (en) * 2008-05-28 2010-11-23 International Business Machines Corporation Hybrid FET incorporating a finFET and a planar FET
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
JP5477291B2 (ja) * 2008-07-22 2014-04-23 日本電気株式会社 半導体装置
EP2335273A4 (en) 2008-09-19 2012-01-25 Taiwan Semiconductor Mfg FORMATION OF EQUIPMENT BY EXCESSIVE GROWTH OF THE EPITAXIAL LAYER
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
KR101561059B1 (ko) 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7977178B2 (en) * 2009-03-02 2011-07-12 International Business Machines Corporation Asymmetric source/drain junctions for low power silicon on insulator devices
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法
KR101450956B1 (ko) 2009-04-02 2014-10-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 결정질 재료의 비극성 평면으로부터 형성된 소자 및 이의 제조 방법
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP5006379B2 (ja) 2009-09-16 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
KR101159943B1 (ko) 2009-12-29 2012-06-25 에스케이하이닉스 주식회사 반도체 장치의 제조 방법 및 반도체 장치
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
WO2011111662A1 (ja) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
US8361867B2 (en) * 2010-03-19 2013-01-29 Acorn Technologies, Inc. Biaxial strained field effect transistor devices
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8723335B2 (en) 2010-05-20 2014-05-13 Sang-Yun Lee Semiconductor circuit structure and method of forming the same using a capping layer
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
JP2012079992A (ja) * 2010-10-05 2012-04-19 Elpida Memory Inc 半導体装置
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US8952418B2 (en) * 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
TWI455248B (zh) 2011-05-06 2014-10-01 Inotera Memories Inc 具有摻質停止層的動態隨機存取記憶體及其製作方法
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8669590B2 (en) * 2011-07-26 2014-03-11 Applied Materials, Inc. Methods and apparatus for forming silicon germanium-carbon semiconductor structures
JP2013038336A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
CN103187444B (zh) * 2011-12-30 2015-10-14 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其制作方法
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
DE102012202783A1 (de) * 2012-02-23 2013-08-29 Robert Bosch Gmbh Mikromechanische Sensorvorrichtung mit beweglichem Gate und entsprechendes Herstellungsverfahren
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8859348B2 (en) 2012-07-09 2014-10-14 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator
CN102723339B (zh) * 2012-07-16 2015-07-01 西安电子科技大学 SOI BJT应变SiGe回型沟道BiCMOS集成器件及制备方法
CN102810568B (zh) * 2012-07-16 2014-12-31 西安电子科技大学 一种应变Si垂直沟道PMOS集成器件及制备方法
JP2014093319A (ja) * 2012-10-31 2014-05-19 Toshiba Corp 半導体装置およびその製造方法
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8872225B2 (en) * 2012-12-20 2014-10-28 Intel Corporation Defect transferred and lattice mismatched epitaxial film
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9634000B2 (en) 2013-03-14 2017-04-25 International Business Machines Corporation Partially isolated fin-shaped field effect transistors
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
CN104465753A (zh) * 2013-09-25 2015-03-25 联华电子股份有限公司 垂直式晶体管元件及其制作方法
KR102135306B1 (ko) * 2013-09-27 2020-07-17 인텔 코포레이션 최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 및 III-V족 채널 반도체 소자들
US20150097228A1 (en) * 2013-10-07 2015-04-09 Nanya Technology Corporation Method for manufacturing semiconductor device
CN104600110B (zh) * 2013-10-30 2017-08-25 中国科学院微电子研究所 隧穿场效应晶体管及其形成方法
TWI689920B (zh) * 2014-01-08 2020-04-01 日商新力股份有限公司 半導體裝置及記憶體電路
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US9276113B2 (en) 2014-03-10 2016-03-01 International Business Corporation Structure and method to make strained FinFET with improved junction capacitance and low leakage
CN104952919B (zh) * 2014-03-26 2018-05-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10727339B2 (en) * 2014-03-28 2020-07-28 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
US9559191B2 (en) 2014-04-16 2017-01-31 International Business Machines Corporation Punch through stopper in bulk finFET device
US9390976B2 (en) 2014-05-01 2016-07-12 International Business Machines Corporation Method of forming epitaxial buffer layer for finFET source and drain junction leakage reduction
US9196730B1 (en) 2014-06-20 2015-11-24 Taiwan Seminconductor Manufacturing Company Limited Variable channel strain of nanowire transistors to improve drive current
US9240454B1 (en) * 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
CN104332502B (zh) 2014-11-07 2017-06-06 华为技术有限公司 一种互补隧穿场效应晶体管及其制作方法
US9337255B1 (en) 2014-11-21 2016-05-10 International Business Machines Corporation Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels
JP2016119341A (ja) * 2014-12-18 2016-06-30 猛英 白土 半導体装置及びその製造方法
US9601617B2 (en) * 2015-01-23 2017-03-21 Qualcomm Incorporated Fabrication of a transistor including a tunneling layer
US9437445B1 (en) 2015-02-24 2016-09-06 International Business Machines Corporation Dual fin integration for electron and hole mobility enhancement
US9543304B2 (en) * 2015-04-02 2017-01-10 Stmicroelectronics, Inc. Vertical junction FinFET device and method for manufacture
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
CN107924943B (zh) 2015-06-17 2021-04-13 英特尔公司 用于半导体器件的面积缩放的竖直集成方案和电路元件架构
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US9515165B1 (en) 2015-09-11 2016-12-06 International Business Machines Corporation III-V field effect transistor (FET) with reduced short channel leakage, integrated circuit (IC) chip and method of manufacture
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
JP6200103B2 (ja) * 2015-10-15 2017-09-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 半導体装置
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
CN106611781A (zh) * 2015-10-27 2017-05-03 上海新昇半导体科技有限公司 量子阱器件及其形成方法
US9627531B1 (en) 2015-10-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Field-effect transistor with dual vertical gates
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11018254B2 (en) * 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
US9812567B1 (en) * 2016-05-05 2017-11-07 International Business Machines Corporation Precise control of vertical transistor gate length
US9640667B1 (en) 2016-05-17 2017-05-02 International Business Machines Corporation III-V vertical field effect transistors with tunable bandgap source/drain regions
US11088033B2 (en) 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
CN106298778A (zh) 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US11081484B2 (en) 2016-09-30 2021-08-03 Institute of Microelectronics, Chinese Academy of Sciences IC unit and method of manufacturing the same, and electronic device including the same
US10833193B2 (en) 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US9818875B1 (en) * 2016-10-17 2017-11-14 International Business Machines Corporation Approach to minimization of strain loss in strained fin field effect transistors
US10269652B2 (en) 2017-03-22 2019-04-23 International Business Machines Corporation Vertical transistor top epitaxy source/drain and contact structure
US10483380B2 (en) * 2017-04-20 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US9960272B1 (en) * 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET
KR102314006B1 (ko) 2017-09-11 2021-10-18 삼성전자주식회사 수직 전계 트랜지스터 및 이를 포함하는 반도체 장치
KR102059896B1 (ko) * 2018-10-24 2019-12-27 가천대학교 산학협력단 양자우물 구조를 갖는 1t 디램 셀 소자
CN109449121B (zh) * 2018-10-26 2022-04-19 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
KR102616982B1 (ko) * 2020-08-14 2023-12-27 한국항공대학교산학협력단 수직 채널 전계효과 트랜지스터 소자, 이를 이용한 3진법 cmos 및 이들의 제조방법
CN114203867B (zh) * 2021-10-19 2023-12-05 闽都创新实验室 电场调控型发光三极管器件及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5936280A (en) * 1997-04-21 1999-08-10 Advanced Micro Devices, Inc. Multilayer quadruple gate field effect transistor structure for use in integrated circuit devices
US6319799B1 (en) * 2000-05-09 2001-11-20 Board Of Regents, The University Of Texas System High mobility heterojunction transistor and method
JP3655175B2 (ja) * 2000-06-30 2005-06-02 株式会社東芝 半導体記憶装置の製造方法
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique

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