JP2004055943A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】絶縁膜上に緩和ＳｉＧｅ層を持つＳＧＯＩ（Ｓｉｌｉｃｏｎ　Ｇｅｒｕｍａｎｉｕｍ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板の製作方法として、ＳＩＭＯＸ法や酸化濃縮法が提案されているが、どちらの手法も欠陥密度が高く、また高コストという問題があった。
【解決手段】上記課題を解決するため、Ｓｉ基板上に堆積された絶縁膜の一部をＳｉ表面が露出するように開口を設ける。次にＳｉ露出部分を種結晶として、Ｓｉ_１−ｘＧｅ_ｘ単結晶（０＜ｘ＜１）をエピタキシャル成長することで、絶縁膜を覆うように格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶を結晶成長させる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁膜埋め込み型の半導体基板作製方法とその基板を用いた半導体素子に属する。
【０００２】
【従来の技術】
近年、半導体デバイスの低消費電力・高速動作への要求がますます高まってきている。これらの要求を満足する技術として、歪みＳｉ技術の研究が進んでいる。歪みＳｉ層をチャネル層に用いれば、従来のＳｉ層に比べて電子移動度で約２．２倍、正孔移動度で約１．４倍の向上が実現可能となる。この歪みＳｉ層は、格子緩和したＳｉＧｅ層の上にＳｉ層を成膜することで得られる。Ｓｉに対してＳｉＧｅは結晶の格子間隔が若干大きいため（Ｇｅ組成３０％のＳｉＧｅ層の格子定数はＳｉ層の格子定数に対して１％程度大きい。）、ＳｉＧｅ上に成膜されたＳｉには引っ張り歪みが生じることになる。
【０００３】
最近では、歪みＳｉ技術とＳＯＩ技術を組み合わせたＳＧＯＩ（Ｓｉｌｉｃｏｎ　Ｇｅｒｕｍａｎｉｕｍ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）技術が、特に注目を集めている。ＳＯＩ技術による低寄生容量の特徴に加えて、歪みＳｉの高移動度層を利用できるため飛躍的なトランジスタ特性の向上が期待できる。
【０００４】
【発明が解決しようとする課題】
現在、ＳＧＯＩの実現手段として以下の２通りの方法が提案されている。
【０００５】
（１）　ＳＩＭＯＸ法
Ｓｉ基板に厚いＳｉＧｅ層（Ｇｅ組成は３０％程度、膜厚は２〜４ｕｍ程度。）を堆積させることで徐々に格子緩和を起こさせ、基板最表面に完全に格子緩和したＳｉＧｅを堆積する。一般的にはＧｅ組成を徐々に増加させた傾斜組成層を用いる。つぎにＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　ＩｍｐｌａｎｔｅｄＯｘｙＧｅｎ）技術を用いて、埋め込み酸化膜を形成する。ＳＩＭＯＸ技術とは、酸素イオンを１０^１８ｉｏｎｓ／ｃｍ^２程度注入し、さらに１３００℃程度の高温で熱修理することにより酸素が過飽和に含まれている部分を酸化膜に変換する技術である。
【０００６】
（２）　酸化濃縮法
Ｓｉ膜厚３０ｎｍ程度の既存のＳＯＩ基板に、Ｇｅ組成１０％、厚さ７０ｎｍ程度のＳｉＧｅ層をエピタキシャル成長する。この試料を１０５０℃程度の酸素雰囲気中で酸化する。酸化は基板表面より進行するが、酸化膜中のＧｅ原子ははじき出されて下方へと拡散していく。はじき出されたＧｅ原子は、基板表面側からの酸化膜とＳＯＩ基板の埋め込み酸化膜の間に蓄積され、濃縮される。１０００℃以上の高温で熱処理することにより緩和したＳｉＧｅ層が得られる。
【０００７】
しかしながら、どちらの手法においても結晶欠陥が１０^５〜１０^６ｃｍ^−２と大きいことが問題となっている。また、歪みＳｉ層を得るためには２度の結晶成長が必要であり、低スループット・高コストである。さらに、既存のＳＯＩ基板製作技術を引き継いでいるため装置が大掛かりであり、ウェハコストが高価であるという問題がある。
【０００８】
【課題を解決するための手段】
上記の問題を解決するため、以下の手段を用いる。まず、Ｓｉ基板上に絶縁膜を堆積する。絶縁膜はＳｉ基板表面が一部露出するように開口を設けてある。Ｓｉ露出部分を種結晶として、Ｓｉ_１−ｘＧｅ_ｘ単結晶（０＜ｘ＜１）をエピタキシャル成長することによって、絶縁膜を覆うように格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶を結晶成長させる。
【０００９】
【発明の実施の形態】
本発明は、絶縁膜上の緩和したＳｉ_１−ｘＧｅ_ｘ単結晶（ＳＧＯＩ基板）を製作するための手段を与える。
（第１の実施の形態）
請求項１および２に関して図１を用いて説明する。まずＳｉ（００１）基板上に絶縁膜を堆積する。絶縁膜の膜厚は５０ｎｍ〜４００ｎｍ程度である。絶縁膜はＳｉＯ_２もしくはＳｉ_３Ｎ_４膜であることが望ましい。ＳｉＯ_２膜を用いる場合には、Ｓｉ表面を熱酸化することで得られる。絶縁膜はＳｉ基板表面が一部露出するように開口を設けてある（図１（ａ））。
【００１０】
次に、ＵＨＶ−ＣＶＤ法を用いてＳｉ_１−ｘＧｅ_ｘ単結晶（０＜ｘ＜１）をエピタキシャル成長する。原料ガスにはＧｅＨ_４（ゲルマン）およびＳｉ_２Ｈ_６（ジシラン）を用いる。成長温度は４００℃から７００℃である。Ｇｅ組成が高いほど低温にて結晶成長をおこなう。この際、絶縁膜の開口部分には単結晶Ｓｉが露出しているため、Ｓｉ露出部分を種結晶としてＳｉ_１−ｘＧｅ_ｘ単結晶の成長が開始する。Ｓｉ_１−ｘＧｅ_ｘ単結晶の成長は、以下の３工程に分類できる。
（１）結晶成長初期段階（図１（ｂ））
絶縁膜開口部分からＳｉ_１−ｘＧｅ_ｘ単結晶の成長が始まる。成長初期段階においては、開口部分のＳｉ_１−ｘＧｅ_ｘには圧縮歪みが生じている（領域Ａ）。Ｓｉ_１−ｘＧｅ_ｘ膜厚が厚くなり臨界膜厚（結晶が歪んだ状態で堆積できる限界の膜厚。）に達すると、結晶の緩和（結晶格子のズレである転移を発生しながら、格子歪みのエネルギーを開放する現象。）が生じ、Ｓｉ_１−ｘＧｅ_ｘは本来の格子定数に近づく。この際、Ｓｉ_１−ｘＧｅ_ｘ単結晶には転移が発生するため、この領域には結晶欠陥が多数存在する（領域Ｂ）。転移はＳｉ基板から基板表面側に向かう貫通転移が支配的である。
（２）結晶成長中期段階（図１（ｃ））
格子緩和したＳｉ_１−ｘＧｅ_ｘ領域から、基板に垂直方向（＜００１＞方向）、基板に水平方向（＜０１０＞方向，＜１００＞方向，＜１１０＞方向など）に緩和したＳｉ_１−ｘＧｅ_ｘ単結晶の成長が進む。基板に水平方向に結晶成長が進むため（領域Ｃ）、絶縁膜を覆うように結晶成長が可能である。水平方向に結晶成長するＳｉ_１−ｘＧｅ_ｘ単結晶（領域Ｃ）は、既に格子緩和したＳｉ_１−ｘＧｅ_ｘ領域（領域Ｂ）から結晶成長が進んでいるため格子緩和を生じず、結晶欠陥が極めて少ない。また絶縁膜とＳｉ_１−ｘＧｅ_ｘの界面部分では、Ｓｉ_１−ｘＧｅ_ｘ単結晶は弱い結合によって絶縁膜と結びついているため、絶縁膜上のＳｉ_１−ｘＧｅ_ｘ単結晶には絶縁膜による歪みが発生しない。
（３）結晶成長後期段階（図１（ｄ））
基板に水平方向にＳｉ_１−ｘＧｅ_ｘ結晶成長が進むと、やがて別の開口部分から結晶成長してきたＳｉ_１−ｘＧｅ_ｘ単結晶と結晶同士が合流する。結晶の合流領域（領域Ｄ）では結晶面のズレが起きているため、結晶欠陥の多い領域となる。
【００１１】
上記のように領域Ｃにおいて、絶縁膜上に格子緩和した結晶欠陥の極めて少ないＳｉ_１−ｘＧｅ_ｘ単結晶の製作が可能である。結晶成長中には絶縁膜上に多結晶Ｓｉ_１−ｘＧｅ_ｘが析出しないように、結晶成長の原料ガス中に塩素を添加することが望ましい。添加された塩素は、ＳｉラジカルがＳｉＯ_２膜もしくはＳｉ_３Ｎ_４膜に付着するのを阻害するため、絶縁膜上の多結晶析出を抑制することができる。
【００１２】
さらに、結晶欠陥の多い領域Ｂおよび領域Ｄをドライエッチング等の手法を用いて削ることで、埋め込み絶縁膜構造と緩和Ｓｉ_１−ｘＧｅ_ｘ層（０＜ｘ＜１）を有する半導体基板が実現可能となる（図１（ｅ））。
（第２の実施の形態）
請求項３および４に関して図２を用いて説明する。絶縁膜上に格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶を製作する方法に関しては、第１の実施の形態で説明したため、ここでは省略する。
【００１３】
結晶成長後期段階（図１（ｄ））を経て、緩和Ｓｉ_１−ｘＧｅ_ｘ単結晶上に、つづけてＳｉ層の結晶成長を行う（図２（ａ））。原料ガスにはＳｉ_２Ｈ_６（ジシラン）を用いる。Ｓｉの膜厚は５〜３０ｎｍ、成長温度は５００℃から７００℃である。ＳｉＧｅ結晶成長とＳｉ結晶成長には同じＵＨＶ−ＣＶＤ装置を利用できるため、１度の結晶成長で、絶縁膜上に緩和Ｓｉ_１−ｘＧｅ_ｘ層と引っ張り歪みＳｉ層の製作が可能である。
【００１４】
さらに、結晶欠陥の多い領域をドライエッチング等の手法を用いて削ることで、結晶欠陥の極めて少ない、埋め込み絶縁膜構造と緩和Ｓｉ_１−ｘＧｅ_ｘ層（０＜ｘ＜１）と歪みＳｉ層を有する半導体基板が実現可能となる（図２（ｂ））。
（第３の実施の形態）
請求項５に関して図３および図４を用いて説明する。
【００１５】
図３は本発明における相補型電界効果トランジスタの断面構造図とバンドダイアグラムを示している。ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴはともに引っ張り歪みＳｉ層をチャネルとして用いる。引っ張り歪みＳｉ層をチャネルに用いることで、無歪みＳｉ層に対して電子移動度が約２．２倍、正孔移動度が約１．４倍に向上するため、大きな飽和電流が得られ、高速動作が可能となる。
【００１６】
次に製作プロセスに関して図４を用いて説明する。歪みＳｉ層の製作方法に関しては第２の実施の形態で説明したため、ここでは省略する。図２（ａ）で得られた半導体基板上に、ＳｉＮ膜を２００ｎｍ堆積する（図４（ａ））。次に、ドライエッチングにより、ＳｉＮ膜および結晶欠陥の多いＳｉＧｅ領域を削り取ることでトレンチ構造を形成し、素子の活性領域を形成する（図４（ｂ））。ＳｉＮのドライエッチングにはＣＦ_４（四フッ化メタン）とＡｒ（アルゴン）の混合ガスを、ＳｉＧｅのドライエッチングにはＣｌ_２（塩素）およびＨＢｒ（臭化水素）などのハロゲンガスを用いることで実現可能である。次に、形成したトレンチ部分にＳｉＯ_２などの絶縁物を埋め込む（図４（ｃ））。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術を用いて平坦化を行う（図４（ｄ））。ここでは、ＳｉＮ膜の表面が露出した段階で研磨を終了する。
【００１７】
次に、熱燐酸をもちいてＳｉＮ膜の剥離を行う（図４（ｅ））。次に、熱酸化によりゲート酸化膜を形成する（図４（ｆ））。次に、ポリシリコンゲートの形成を行う（図４（ｇ））。次に、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）形成の不純物注入の後、ゲート側壁にサイドウォールを形成する（図４（ｈ））。次に、ソース・ドレインの注入を行った後、ソース・ドレインおよびポリシリコン表面のシリサイドを行う（図４（ｉ））。層間絶縁膜の堆積後、コンタクトホールと電極を形成し、デバイスが完成する（図４（ｊ））。
【００１８】
このように、１度の結晶成長によって歪みＳｉをチャネルとする相補型電界効果トランジスタが製作可能である。また、従来のＳｉ加工プロセス技術・加工装置をそのまま利用することが可能なため、安価でありながら高性能な半導体素子の製作が可能となる。
（第４の実施の形態）
請求項６および７に関して図５を用いて説明する。絶縁膜上に格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶を製作する方法に関しては、第１の実施の形態で説明したため、ここでは省略する。
【００１９】
結晶成長後期段階（図１（ｄ））を経て、緩和Ｓｉ_１−ｘＧｅ_ｘ単結晶上に、つづけてＳｉ_１−ｙＧｅ_ｙ層（ｘ＜ｙ＜１）の結晶成長を行う（図５（ａ））。下地となる緩和Ｓｉ_１−ｘＧｅ_ｘ単結晶上よりもＧｅ組成を高めることで、Ｓｉ_１−ｙＧｅ_ｙ層には圧縮歪みが発生する。原料ガスにはＧｅＨ_４（ゲルマン）、Ｓｉ_２Ｈ_６（ジシラン）を用いる。ＳｉＧｅの膜厚は５〜２０ｎｍ、成長温度は４００℃から７００℃である。さらに、Ｓｉ_１−ｙＧｅ_ｙ層上に、つづけてＳｉ層の結晶成長を行う（図５（ｂ））。原料ガスにはＳｉ_２Ｈ_６（ジシラン）を用いる。Ｓｉの膜厚は５〜３０ｎｍ、成長温度は５００℃から７００℃である。このように、圧縮歪み層と引っ張り歪み層をつづけて堆積させることで、お互いの歪み量を補償することが可能となり、結晶の安定性が向上する。
【００２０】
ＳｉＧｅ結晶成長とＳｉ結晶成長には同じＵＨＶ−ＣＶＤ装置を利用できるため、１度の結晶成長で、絶縁膜上に緩和Ｓｉ_１−ｘＧｅ_ｘ層と、圧縮歪みＳｉ_１−ｙＧｅ_ｙ層と、引っ張り歪みＳｉ層の製作が可能である。
【００２１】
さらに、結晶欠陥の多い領域をドライエッチング等の手法を用いて削ることで、埋め込み絶縁膜構造と緩和Ｓｉ_１−ｘＧｅ_ｘ層（０＜ｘ＜１）と圧縮歪みＳｉ_１−ｙＧｅ_ｙ層と引っ張り歪みＳｉ層を有する半導体基板が実現可能となる（図５（ｃ））。
（第５の実施の形態）
請求項８に関して図６を用いて説明する。
【００２２】
図６は本発明における相補型電界効果トランジスタの断面構造図とバンドダイアグラムを示している。ｎ型ＭＯＳＦＥＴでは引っ張り歪みＳｉ層を、ｐ型ＭＯＳＦＥＴでは圧縮歪みＳｉＧｅ層をチャネルとして用いる。引っ張り歪みＳｉ層を電子のチャネルに用いることで、無歪みＳｉ層に対して電子移動度が約２．２倍に向上する。また、Ｇｅ組成５０％の圧縮歪みＳｉＧｅ層をチャネルとして用いることで、無歪みＳｉ層に対して正孔移動度が約２倍に向上する。さらに、圧縮歪みＳｉＧｅ層は価電子帯に発生したバンドオフセットに正孔が蓄積するため、低電圧での動作が可能となる。また、圧縮歪み層と引っ張り歪み層の積層構造のため、歪み量が補償されており、熱的安定性の高い半導体素子となっている。
【００２３】
本発明の半導体素子を製作するためには、図５（ｂ）を基板として用い、図４のプロセスを用いることで実現が可能である。
【００２４】
このように、１度の結晶成長によって、引っ張り歪みＳｉを電子のチャネルとし、圧縮歪みＳｉＧｅ層を正孔のチャネルする相補型電界効果トランジスタが製作可能である。また、従来のＳｉ加工プロセス技術・加工装置をそのまま利用することが可能なため、安価でありながら高性能な半導体素子の製作が可能となる。
【００２５】
【発明の効果】
従来のＳＧＯＩ基板で問題とされていた欠陥密度の低減、コスト削減が可能な手法を与え、高速・低消費電力可能な半導体素子の実現が可能となる。
【図面の簡単な説明】
【図１】絶縁膜と格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶をもつ半導体基板の製作方法を説明する図
【図２】絶縁膜と格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶と引っ張り歪みＳｉ層をもつ半導体基板の製作方法を説明する図
【図３】絶縁膜と格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶と引っ張り歪みＳｉ層をもつ半導体基板上に製作された相補型電界効果トランジスタを説明する図
【図４】絶縁膜と格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶と引っ張り歪みＳｉ層をもつ半導体基板上に製作された相補型電界効果トランジスタの製作方法を説明する図
【図５】絶縁膜と格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶と圧縮歪みＳｉ_１−ｙＧｅ_ｙ層と引っ張り歪みＳｉ層をもつ半導体基板の製作方法を説明する図
【図６】絶縁膜と格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶と圧縮歪みＳｉ_１−ｙＧｅ_ｙ層と引っ張り歪みＳｉ層をもつ半導体基板上に製作された相補型電界効果トランジスタを説明する図

Claims (8)

1. Ｓｉ基板と上記Ｓｉ基板上に堆積された絶縁膜からなり、かつ上記絶縁膜はＳｉ基板表面が一部露出するように部分的に開口された基板において、開口部分に露出したＳｉ基板表面を種結晶としてＳｉ_１−ｘＧｅ_ｘ単結晶（０＜ｘ＜１）を結晶成長することによって、絶縁膜を覆うように格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶を結晶成長させる方法。
2. 請求項１に記載の方法を用いて製作された、埋め込み絶縁膜構造と緩和Ｓｉ_１−ｘＧｅ_ｘ（０＜ｘ＜１）を有する半導体基板。
3. Ｓｉ基板と上記Ｓｉ基板上に堆積された絶縁膜からなり、かつ上記絶縁膜はＳｉ基板表面が一部露出するように部分的に開口された基板において、開口部分に露出したＳｉ基板表面を種結晶としてＳｉ_１−ｘＧｅ_ｘ単結晶（０＜ｘ＜１）を結晶成長することによって、絶縁膜を覆うように格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶を結晶成長し、さらに上記格子緩和Ｓｉ_１−ｘＧｅ_ｘ単結晶上に引っ張り歪みＳｉ層を堆積させる方法。
4. 請求項３に記載の方法を用いて製作された、埋め込み絶縁膜構造と緩和Ｓｉ_１−ｘＧｅ_ｘ層と引っ張り歪みＳｉ層を有する半導体基板。
5. 請求項４に記載の半導体基板において、引っ張り歪みＳｉ層を電子および正孔が移動するキャリア層として用いた相補型電界効果トランジスタ。
6. Ｓｉ基板と上記Ｓｉ基板上に堆積された絶縁膜からなり、かつ上記絶縁膜はＳｉ基板表面が一部露出するように部分的に開口された基板において、開口部分に露出したＳｉ基板表面を種結晶としてＳｉ_１−ｘＧｅ_ｘ単結晶（０＜ｘ＜１）を結晶成長することによって、絶縁膜を覆うように格子緩和したＳｉ_１−ｘＧｅ_ｘ単結晶を結晶成長し、さらに上記格子緩和Ｓｉ_１−ｘＧｅ_ｘ単結晶上に圧縮歪みＳｉ_１−ｙＧｅ_ｙ層（ｘ＜ｙ＜１）を堆積させ、さらに上記圧縮歪みＳｉ_１−ｙＧｅ_ｙ層に引っ張り歪みＳｉ層を堆積させる方法。
7. 請求項６に記載の方法を用いて製作された、埋め込み絶縁膜構造と緩和Ｓｉ_１−ｘＧｅ_ｘ層（０＜ｘ＜１）と圧縮歪みＳｉ_１−ｙＧｅ_ｙ層（ｘ＜ｙ＜１）と引っ張り歪みＳｉ層を有する半導体基板。
8. 請求項７に記載の半導体基板において、引っ張り歪みＳｉ層を電子が移動するキャリア層として用い、圧縮歪みＳｉ_１−ｙＧｅ_ｙ層を正孔が移動するキャリア層として用いた相補型電界効果トランジスタ。

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