JP2003078116A - 半導体部材の製造方法及び半導体装置の製造方法 - Google Patents
半導体部材の製造方法及び半導体装置の製造方法Info
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- JP2003078116A JP2003078116A JP2001264672A JP2001264672A JP2003078116A JP 2003078116 A JP2003078116 A JP 2003078116A JP 2001264672 A JP2001264672 A JP 2001264672A JP 2001264672 A JP2001264672 A JP 2001264672A JP 2003078116 A JP2003078116 A JP 2003078116A
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Abstract
(57)【要約】
【課題】歪みＳＯＩ基板の製造方法を提供する。
【解決手段】貼り合わせ方により、埋め込み絶縁層２１
上に第１のＳｉＧｅ層１４を有する積層構造体を作製
し、その後、第１のＳｉＧｅ層１４上にそれよりゲルマ
ニウム濃度が高い第２のＳｉＧｅ層４１を形成し、その
上にシリコン層４２を形成する。シリコン層４２は、下
地の第２のＳｉＧｅ層４１との格子定数の違いにより歪
みシリコン層となる。
上に第１のＳｉＧｅ層１４を有する積層構造体を作製
し、その後、第１のＳｉＧｅ層１４上にそれよりゲルマ
ニウム濃度が高い第２のＳｉＧｅ層４１を形成し、その
上にシリコン層４２を形成する。シリコン層４２は、下
地の第２のＳｉＧｅ層４１との格子定数の違いにより歪
みシリコン層となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体部材の製造
方法及び半導体装置の製造方法に関する。
方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】高速かつ低消費電力の半導体装置（デバ
イス）を形成するための基板として、歪みシリコン層(s
trained silicon layer)を有する基板が注目されてい
る。シリコン(Si)とゲルマニウム(Ge)からなる結晶層
（SiGe層）をシリコン基板上に成長させ、その上にシリ
コン単結晶層を成長させると、該シリコン層に歪みが加
わり、歪みシリコン層が得られる。この歪みは、シリコ
ンとゲルマニウムからなる結晶層の格子定数がシリコン
単結晶層の格子定数よりも僅かに大きいことにより発生
する。
イス）を形成するための基板として、歪みシリコン層(s
trained silicon layer)を有する基板が注目されてい
る。シリコン(Si)とゲルマニウム(Ge)からなる結晶層
（SiGe層）をシリコン基板上に成長させ、その上にシリ
コン単結晶層を成長させると、該シリコン層に歪みが加
わり、歪みシリコン層が得られる。この歪みは、シリコ
ンとゲルマニウムからなる結晶層の格子定数がシリコン
単結晶層の格子定数よりも僅かに大きいことにより発生
する。
【０００３】一方、シリコン基板中に埋め込み酸化膜(B
uried Oxide; BOX)を有するSOI基板もまた、高速かつ低
消費電力の半導体装置（デバイス）を形成するための基
板として注目されており、実用化が進んでいる。
uried Oxide; BOX)を有するSOI基板もまた、高速かつ低
消費電力の半導体装置（デバイス）を形成するための基
板として注目されており、実用化が進んでいる。
【０００４】更に、シリコン基板に第１のSiGe層を形成
し、その上に第1のSiGe層よりもGeの濃度が高い第２のS
iGe層を形成し、第１のSiGe層と第２のSiGe層との界面
付近にSIMOX（Separationby Ion Implanted Oxygen）法
により絶縁層としての埋め込み酸化膜を形成することに
より、埋め込み酸化膜上に高Ge濃度で膜厚の薄いSiGe層
を得る技術が報告されている（”ANovel Fabrication T
echnique of Ultra-Thin and Relaxed SiGe Buffer lay
ers withHigh Ge Content for Sub-100nm Strained Sil
icon-on-Insulator MOSFETs”, T.Tezukaet al., SOLID
STATE DEVICESAND MATERIALS, Sendai,2000,pp.472-47
3)。
し、その上に第1のSiGe層よりもGeの濃度が高い第２のS
iGe層を形成し、第１のSiGe層と第２のSiGe層との界面
付近にSIMOX（Separationby Ion Implanted Oxygen）法
により絶縁層としての埋め込み酸化膜を形成することに
より、埋め込み酸化膜上に高Ge濃度で膜厚の薄いSiGe層
を得る技術が報告されている（”ANovel Fabrication T
echnique of Ultra-Thin and Relaxed SiGe Buffer lay
ers withHigh Ge Content for Sub-100nm Strained Sil
icon-on-Insulator MOSFETs”, T.Tezukaet al., SOLID
STATE DEVICESAND MATERIALS, Sendai,2000,pp.472-47
3)。
【０００５】また、埋め込み酸化膜上に第１のSiGe層を
有する構造をSIMOX法により形成し、その上に第1のSiGe
層よりもGeの濃度が高い第２のSiGe層を形成する技術が
報告されている(”Designof SiGe/Buried Oxide struct
ure to Form Highly Strained Si Layer on Insulatorf
or SOI MOSFETs”, N.Sugiyama et al., SOLID STATE D
EVICES AND MATERIALS, Sendai,2000, pp. 474-475）。
有する構造をSIMOX法により形成し、その上に第1のSiGe
層よりもGeの濃度が高い第２のSiGe層を形成する技術が
報告されている(”Designof SiGe/Buried Oxide struct
ure to Form Highly Strained Si Layer on Insulatorf
or SOI MOSFETs”, N.Sugiyama et al., SOLID STATE D
EVICES AND MATERIALS, Sendai,2000, pp. 474-475）。
【０００６】高Ge濃度のSiGe層を形成することにより、
その上に形成される単結晶シリコン層の歪みを大きく
し、高速デバイスの製造に適した半導体基板が得られ
る。
その上に形成される単結晶シリコン層の歪みを大きく
し、高速デバイスの製造に適した半導体基板が得られ
る。
【０００７】
【発明が解決しようとする課題】上記のT.Tezuka eta
l.及びN.Sugiyama et al.の技術は、絶縁層上に高Ge濃
度のSiGe層を有する構造を形成するためにSIMOX法を利
用することを１つの特徴とする。したがって、この技術
は、SIMOX法における技術的不利益を潜在的に抱えてい
る。すなわち、SIMOX法では、シリコン基板中に大量の
酸素イオンを打ち込むことにより該シリコン基板中に埋
め込み酸化膜(BOX)を形成する。そのため、SIMOX法で
は、シリコン基板中に多数の結晶欠陥が生じ、少数キャ
リヤデバイスを作製するための品質を確保することが難
しく、また、SIMOX法に従ってシリコン基板中に形成さ
れる埋め込み酸化膜については、その品質の更なる向上
が求められている。これらの点を考慮すると、T.Tezuka
etal.及びN.Sugiyama etal.によって報告された技術で
は、SIMOX工程においてSiGe層に多数の結晶欠陥（例え
ば、転位(dislocation)）が生じてSiGe層の結晶品質が
劣化する他、埋め込み酸化膜の品質を向上させることが
難しい。結晶欠陥のＭＯＳデバイスのリーク電流の増加
をもたらしたり、あるいは、歪みシリコンの歪み程度
が、結晶欠陥の導入により、緩和されてしまうことにな
る。また、埋め込み酸化膜品質としては、酸化膜とＳｉ
Ｇｅ層の界面ラフネスの劣化やピンホールなどがあ
る。、そのため、歪みシリコン及びＳＯＩ構造が潜在的
に持っていると思われる効果を充分に発揮させることが
難しいと考えられる。
l.及びN.Sugiyama et al.の技術は、絶縁層上に高Ge濃
度のSiGe層を有する構造を形成するためにSIMOX法を利
用することを１つの特徴とする。したがって、この技術
は、SIMOX法における技術的不利益を潜在的に抱えてい
る。すなわち、SIMOX法では、シリコン基板中に大量の
酸素イオンを打ち込むことにより該シリコン基板中に埋
め込み酸化膜(BOX)を形成する。そのため、SIMOX法で
は、シリコン基板中に多数の結晶欠陥が生じ、少数キャ
リヤデバイスを作製するための品質を確保することが難
しく、また、SIMOX法に従ってシリコン基板中に形成さ
れる埋め込み酸化膜については、その品質の更なる向上
が求められている。これらの点を考慮すると、T.Tezuka
etal.及びN.Sugiyama etal.によって報告された技術で
は、SIMOX工程においてSiGe層に多数の結晶欠陥（例え
ば、転位(dislocation)）が生じてSiGe層の結晶品質が
劣化する他、埋め込み酸化膜の品質を向上させることが
難しい。結晶欠陥のＭＯＳデバイスのリーク電流の増加
をもたらしたり、あるいは、歪みシリコンの歪み程度
が、結晶欠陥の導入により、緩和されてしまうことにな
る。また、埋め込み酸化膜品質としては、酸化膜とＳｉ
Ｇｅ層の界面ラフネスの劣化やピンホールなどがあ
る。、そのため、歪みシリコン及びＳＯＩ構造が潜在的
に持っていると思われる効果を充分に発揮させることが
難しいと考えられる。
【０００８】本発明は、上記の背景に鑑みてなされたも
のであり、例えば、絶縁層上に第１及び第２の半導体材
料を含む結晶層（例えば、ＳｉＧｅ層）を有する半導体
部材を作製するための新規な技術を提供することを目的
とする。
のであり、例えば、絶縁層上に第１及び第２の半導体材
料を含む結晶層（例えば、ＳｉＧｅ層）を有する半導体
部材を作製するための新規な技術を提供することを目的
とする。
【０００９】より具体的には、本発明は、例えば、高品
位の埋め込み絶縁層を有するとともに低欠陥かつ高濃度
のSiGe層を有する半導体部材を作製するために好適な技
術を提供することを目的とする。
位の埋め込み絶縁層を有するとともに低欠陥かつ高濃度
のSiGe層を有する半導体部材を作製するために好適な技
術を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の側面は、
半導体部材の製造方法に係り、第１及び第２の半導体材
料を含む第１の結晶層を有する第１の部材から少なくと
も前記第１の結晶層を貼り合わせ法により第２の部材に
移設して、前記第２の部材を埋め込み絶縁体及び前記第
１の結晶層を有する積層構造体とする第１工程と、前記
積層構造体の前記第１の結晶層上に前記第１及び第２の
半導体材料を含む第２の結晶層を形成する第２工程とを
含み、前記第２の結晶層の第２の半導体材料の濃度は、
前記第１の結晶層の第２の半導体材料の濃度よりも高い
ことを特徴とする。
半導体部材の製造方法に係り、第１及び第２の半導体材
料を含む第１の結晶層を有する第１の部材から少なくと
も前記第１の結晶層を貼り合わせ法により第２の部材に
移設して、前記第２の部材を埋め込み絶縁体及び前記第
１の結晶層を有する積層構造体とする第１工程と、前記
積層構造体の前記第１の結晶層上に前記第１及び第２の
半導体材料を含む第２の結晶層を形成する第２工程とを
含み、前記第２の結晶層の第２の半導体材料の濃度は、
前記第１の結晶層の第２の半導体材料の濃度よりも高い
ことを特徴とする。
【００１１】本発明の好適な実施の形態によれば、前記
第２の結晶層上に実質的に前記第１の半導体材料からな
る結晶層を形成する第３工程を更に含むことが好まし
い。
第２の結晶層上に実質的に前記第１の半導体材料からな
る結晶層を形成する第３工程を更に含むことが好まし
い。
【００１２】本発明の好適な実施の形態によれば、前記
第１工程では、前記埋め込み絶縁体と前記第１の結晶層
との間に実質的に前記第１の半導体材料からなる結晶層
を有する積層構造体を形成することが好ましい。
第１工程では、前記埋め込み絶縁体と前記第１の結晶層
との間に実質的に前記第１の半導体材料からなる結晶層
を有する積層構造体を形成することが好ましい。
【００１３】本発明の好適な実施の形態によれば、前記
第２の結晶層上に実質的に前記第１の半導体材料からな
る結晶層を形成する第３工程を更に含み、前記第１工程
では、前記埋め込み絶縁体と前記第１の結晶層との間に
実質的に前記第１の半導体材料からなる結晶層を有する
積層構造体を形成することが好ましい。
第２の結晶層上に実質的に前記第１の半導体材料からな
る結晶層を形成する第３工程を更に含み、前記第１工程
では、前記埋め込み絶縁体と前記第１の結晶層との間に
実質的に前記第１の半導体材料からなる結晶層を有する
積層構造体を形成することが好ましい。
【００１４】本発明の好適な実施の形態によれば、前記
第１工程では、前記第１の部材として、前記第１の結晶
層よりも表面側に絶縁層を有する部材を準備し、前記第
１の部材から前記第１の結晶層の他、前記絶縁層を前記
第２の部材に移設して、前記絶縁層を前記埋め込み絶縁
体とする積層構造体を形成することが好ましい。
第１工程では、前記第１の部材として、前記第１の結晶
層よりも表面側に絶縁層を有する部材を準備し、前記第
１の部材から前記第１の結晶層の他、前記絶縁層を前記
第２の部材に移設して、前記絶縁層を前記埋め込み絶縁
体とする積層構造体を形成することが好ましい。
【００１５】本発明の好適な実施の形態によれば、前記
第１の部材の絶縁層は、熱酸化法、スパッタ法及びＣＶ
Ｄ法のいずれかによって形成されたものであることが好
ましい。
第１の部材の絶縁層は、熱酸化法、スパッタ法及びＣＶ
Ｄ法のいずれかによって形成されたものであることが好
ましい。
【００１６】本発明の好適な実施の形態によれば、前記
埋め込み絶縁体は、熱酸化法、スパッタ法及びＣＶＤ法
のいずれかによって形成されたものであることが好まし
い。
埋め込み絶縁体は、熱酸化法、スパッタ法及びＣＶＤ法
のいずれかによって形成されたものであることが好まし
い。
【００１７】本発明の好適な実施の形態によれば、前記
第１工程では、前記第１の部材として分離層を有する部
材を準備し、前記第１の部材を前記第２の部材に貼り合
わせた後に、貼り合わせにより形成された部材を前記分
離層の部分で分離することが好ましい。
第１工程では、前記第１の部材として分離層を有する部
材を準備し、前記第１の部材を前記第２の部材に貼り合
わせた後に、貼り合わせにより形成された部材を前記分
離層の部分で分離することが好ましい。
【００１８】本発明の好適な実施の形態によれば、前記
分離層は、陽極化成法又はイオン注入法により形成され
たものであることが好ましい。
分離層は、陽極化成法又はイオン注入法により形成され
たものであることが好ましい。
【００１９】本発明の好適な実施の形態によれば、前記
第１の半導体材料は、シリコンであり、前記第２の半導
体材料は、ゲルマニウムであることが好ましい。
第１の半導体材料は、シリコンであり、前記第２の半導
体材料は、ゲルマニウムであることが好ましい。
【００２０】本発明の第２の側面は、半導体部材の製造
方法に係り、埋め込み絶縁体と、第１及び第２の半導体
材料を含む第１の結晶層とを有する、貼り合わせ法によ
り形成された積層構造体を準備する第１工程と、前記積
層構造体の前記第１の結晶層上に前記第１及び第２の半
導体材料を含む第２の結晶層を形成する第２工程とを含
み、前記第２の結晶層の第２の半導体材料の濃度は、前
記第１の結晶層の第２の半導体材料の濃度よりも高いこ
とを特徴とする。
方法に係り、埋め込み絶縁体と、第１及び第２の半導体
材料を含む第１の結晶層とを有する、貼り合わせ法によ
り形成された積層構造体を準備する第１工程と、前記積
層構造体の前記第１の結晶層上に前記第１及び第２の半
導体材料を含む第２の結晶層を形成する第２工程とを含
み、前記第２の結晶層の第２の半導体材料の濃度は、前
記第１の結晶層の第２の半導体材料の濃度よりも高いこ
とを特徴とする。
【００２１】本発明の好適な実施の形態によれば、前記
第２の結晶層上に実質的に前記第１の半導体材料からな
る結晶層を形成する第３工程を更に含むことが好まし
い。
第２の結晶層上に実質的に前記第１の半導体材料からな
る結晶層を形成する第３工程を更に含むことが好まし
い。
【００２２】本発明の好適な実施の形態によれば、前記
第１工程では、前記埋め込み絶縁体と前記第１の結晶層
との間に実質的に前記第１の半導体材料からなる結晶層
を有する積層構造体を準備することが好ましい。
第１工程では、前記埋め込み絶縁体と前記第１の結晶層
との間に実質的に前記第１の半導体材料からなる結晶層
を有する積層構造体を準備することが好ましい。
【００２３】本発明の好適な実施の形態によれば、前記
方法は、前記第２の結晶層上に実質的に前記第１の半導
体材料からなる結晶層を形成する第３工程を更に含み、
前記第１工程では、前記埋め込み絶縁体と前記第１の結
晶層との間に実質的に前記第１の半導体材料からなる結
晶層を有する積層構造体を準備することが好ましい。
方法は、前記第２の結晶層上に実質的に前記第１の半導
体材料からなる結晶層を形成する第３工程を更に含み、
前記第１工程では、前記埋め込み絶縁体と前記第１の結
晶層との間に実質的に前記第１の半導体材料からなる結
晶層を有する積層構造体を準備することが好ましい。
【００２４】本発明の好適な実施の形態によれば、前記
埋め込み絶縁体は、熱酸化法、スパッタ法及びＣＶＤ法
のいずれかによって形成されたものであることが好まし
い。
埋め込み絶縁体は、熱酸化法、スパッタ法及びＣＶＤ法
のいずれかによって形成されたものであることが好まし
い。
【００２５】本発明の好適な実施の形態によれば、前記
第１の半導体材料は、シリコンであり、前記第２の半導
体材料は、ゲルマニウムであることが好ましい。
第１の半導体材料は、シリコンであり、前記第２の半導
体材料は、ゲルマニウムであることが好ましい。
【００２６】本発明の第３の側面は、半導体装置の製造
方法に係り、第１及び第２の半導体材料を含む第１の結
晶層を有する第１の部材から少なくとも前記第１の結晶
層を貼り合わせ法により第２の部材に移設して、前記第
２の部材を埋め込み絶縁体及び前記第１の結晶層を有す
る積層構造体とする工程と、前記積層構造体の前記第１
の結晶層上に前記第１及び第２の半導体材料を含む第２
の結晶層を形成する工程と、前記第２の結晶層上に実質
的に前記第１の半導体材料からなる歪み半導体層を形成
する工程と、前記歪み半導体層をチャネルとする回路素
子を形成する工程とを含み、前記第２の結晶層の第２の
半導体材料の濃度は、前記第１の結晶層の第２の半導体
材料の濃度よりも高いことを特徴とする。
方法に係り、第１及び第２の半導体材料を含む第１の結
晶層を有する第１の部材から少なくとも前記第１の結晶
層を貼り合わせ法により第２の部材に移設して、前記第
２の部材を埋め込み絶縁体及び前記第１の結晶層を有す
る積層構造体とする工程と、前記積層構造体の前記第１
の結晶層上に前記第１及び第２の半導体材料を含む第２
の結晶層を形成する工程と、前記第２の結晶層上に実質
的に前記第１の半導体材料からなる歪み半導体層を形成
する工程と、前記歪み半導体層をチャネルとする回路素
子を形成する工程とを含み、前記第２の結晶層の第２の
半導体材料の濃度は、前記第１の結晶層の第２の半導体
材料の濃度よりも高いことを特徴とする。
【００２７】本発明の第４の側面は、半導体装置の製造
方法に係り、埋め込み絶縁体と、第１及び第２の半導体
材料を含む第１の結晶層とを有する、貼り合わせ法によ
り形成された積層構造体を準備する工程と、前記積層構
造体の前記第１の結晶層上に前記第１及び第２の半導体
材料を含む第２の結晶層を形成する工程と、前記第２の
結晶層上に実質的に前記第１の半導体材料からなる歪み
半導体層を形成する工程と、前記歪み半導体層をチャネ
ルとする回路素子を形成する工程とを含み、前記第２の
結晶層の第２の半導体材料の濃度は、前記第１の結晶層
の第２の半導体材料の濃度よりも高いことを特徴とす
る。
方法に係り、埋め込み絶縁体と、第１及び第２の半導体
材料を含む第１の結晶層とを有する、貼り合わせ法によ
り形成された積層構造体を準備する工程と、前記積層構
造体の前記第１の結晶層上に前記第１及び第２の半導体
材料を含む第２の結晶層を形成する工程と、前記第２の
結晶層上に実質的に前記第１の半導体材料からなる歪み
半導体層を形成する工程と、前記歪み半導体層をチャネ
ルとする回路素子を形成する工程とを含み、前記第２の
結晶層の第２の半導体材料の濃度は、前記第１の結晶層
の第２の半導体材料の濃度よりも高いことを特徴とす
る。
【００２８】本発明の第５の側面は、半導体装置の製造
方法に係り、上記の本発明の第１又は第２の側面に係る
記載の製造方法によって製造された半導体部材を準備す
る工程と、前記半導体部材上に回路素子を形成する工程
とを含むことを特徴とする。
方法に係り、上記の本発明の第１又は第２の側面に係る
記載の製造方法によって製造された半導体部材を準備す
る工程と、前記半導体部材上に回路素子を形成する工程
とを含むことを特徴とする。
【００２９】
【発明の実施の形態】本発明の好適な実施の形態は、埋
め込み絶縁層（埋め込み絶縁体）を内部に有し、シリコ
ン（第１の半導体材料）及びゲルマニウム（第２の半導
体材料）を含む第１のＳｉＧｅ層（第１の結晶層）を表
面に有する半導体基板を貼り合わせ法により作製し、そ
の上に第１のＳｉＧｅ層よりもゲルマニウム濃度が高い
第２のＳｉＧｅ層（第２の結晶層）を形成することを１
つの特徴とする。
め込み絶縁層（埋め込み絶縁体）を内部に有し、シリコ
ン（第１の半導体材料）及びゲルマニウム（第２の半導
体材料）を含む第１のＳｉＧｅ層（第１の結晶層）を表
面に有する半導体基板を貼り合わせ法により作製し、そ
の上に第１のＳｉＧｅ層よりもゲルマニウム濃度が高い
第２のＳｉＧｅ層（第２の結晶層）を形成することを１
つの特徴とする。
【００３０】本発明の好適な実施の形態によれば、第１
の部材の表面に分離層を形成し、その上にシリコン（第
１の半導体材料）とゲルマニウム（第２の半導体材料）
とを含む第１のＳｉＧｅ層（第１の結晶層）を形成す
る。次いで、第１のＳｉＧｅ層上（すなわち第１の部材
の露出面）に酸化膜等の絶縁膜を熱酸化法、スパッタ
法、ＣＶＤ法等により形成する。このように絶縁膜を熱
酸化法、スパッタ法、ＣＶＤ法等によって形成すること
により良質の絶縁膜を得ることができる。これは貼り合
わせ法を採用することにより得られる利益であり、SIMO
X法よりも格段に優れている。この絶縁膜は、最終的に
埋め込み絶縁膜の全部又は一部となる。なお、上記の構
造を形成する際に、第１のＳｉＧｅ層と絶縁層との間に
シリコン層（第１の半導体材料からなる層）を形成して
もよい。その場合、特に絶縁膜を熱酸化法で形成すれ
ば、一般的にＳｉ-ＭＯＳＦＥＴで用いられるゲート酸
化膜と同様の品質を有する絶縁膜を容易に形成すること
ができる。
の部材の表面に分離層を形成し、その上にシリコン（第
１の半導体材料）とゲルマニウム（第２の半導体材料）
とを含む第１のＳｉＧｅ層（第１の結晶層）を形成す
る。次いで、第１のＳｉＧｅ層上（すなわち第１の部材
の露出面）に酸化膜等の絶縁膜を熱酸化法、スパッタ
法、ＣＶＤ法等により形成する。このように絶縁膜を熱
酸化法、スパッタ法、ＣＶＤ法等によって形成すること
により良質の絶縁膜を得ることができる。これは貼り合
わせ法を採用することにより得られる利益であり、SIMO
X法よりも格段に優れている。この絶縁膜は、最終的に
埋め込み絶縁膜の全部又は一部となる。なお、上記の構
造を形成する際に、第１のＳｉＧｅ層と絶縁層との間に
シリコン層（第１の半導体材料からなる層）を形成して
もよい。その場合、特に絶縁膜を熱酸化法で形成すれ
ば、一般的にＳｉ-ＭＯＳＦＥＴで用いられるゲート酸
化膜と同様の品質を有する絶縁膜を容易に形成すること
ができる。
【００３１】次いで、絶縁膜が埋め込み酸化膜（埋め込
み絶縁体）となるように、すなわち酸化膜を挟むように
して、第１の部材に第２の部材を貼り合わせて複合部材
（貼り合わせ部材）を形成する。なお、第１の部材に絶
縁層を形成する代わりに第２の部材に絶縁膜を形成して
もよいし、第１の部材と第２の部材の双方に絶縁膜を形
成してもよい。いずれの場合においても、絶縁膜が埋め
込まれた構造が得られる。また、第１の部材に絶縁膜を
形成せずに、第２の部材としてガラス等の絶縁体を採用
してもよく、この場合においても、該絶縁体は埋め込み
絶縁体として機能する。絶縁膜を第２の部材側のみに形
成すると、はり合わせ界面は、第１の部材の表面に形成
された第１のＳｉＧｅ層と絶縁膜との界面となり、本製
造方法中にＳｉＧｅ層に加わる歪みを緩和するのに有効
である。すなわち、はり合わせ界面の密着度を低く調整
することで、斯るはり合わせ界面において、歪みを開放
することができる。
み絶縁体）となるように、すなわち酸化膜を挟むように
して、第１の部材に第２の部材を貼り合わせて複合部材
（貼り合わせ部材）を形成する。なお、第１の部材に絶
縁層を形成する代わりに第２の部材に絶縁膜を形成して
もよいし、第１の部材と第２の部材の双方に絶縁膜を形
成してもよい。いずれの場合においても、絶縁膜が埋め
込まれた構造が得られる。また、第１の部材に絶縁膜を
形成せずに、第２の部材としてガラス等の絶縁体を採用
してもよく、この場合においても、該絶縁体は埋め込み
絶縁体として機能する。絶縁膜を第２の部材側のみに形
成すると、はり合わせ界面は、第１の部材の表面に形成
された第１のＳｉＧｅ層と絶縁膜との界面となり、本製
造方法中にＳｉＧｅ層に加わる歪みを緩和するのに有効
である。すなわち、はり合わせ界面の密着度を低く調整
することで、斯るはり合わせ界面において、歪みを開放
することができる。
【００３２】次いで、複合部材を分離層の部分で分離す
る。分離後の第２の部材は、埋め込み酸化膜上に第１の
ＳｉＧｅ層を有する積層構造体となる。なお、第１のＳ
ｉＧｅ層と絶縁層との間にシリコン層を形成した場合に
は、分離後の第２の部材は、埋め込み酸化膜上にシリコ
ン層を有し、その上に第１のＳｉＧｅ層を有する積層構
造体となる。
る。分離後の第２の部材は、埋め込み酸化膜上に第１の
ＳｉＧｅ層を有する積層構造体となる。なお、第１のＳ
ｉＧｅ層と絶縁層との間にシリコン層を形成した場合に
は、分離後の第２の部材は、埋め込み酸化膜上にシリコ
ン層を有し、その上に第１のＳｉＧｅ層を有する積層構
造体となる。
【００３３】次いで、第１のＳｉＧｅ層の上に、第１の
ＳｉＧｅ層よりもゲルマニウム濃度（第２の半導体材料
の濃度）が高い第２のＳｉＧｅ層を形成する。なお、第
２のＳｉＧｅ層のゲルマニウム濃度は、第２のＳｉＧｅ
層の形成時点又はその後において、第１のＳｉＧｅ層の
ゲルマニウム濃度よりも高くなるように製造条件を選択
する必要がある。このように、ゲルマニウム濃度が高い
第２のＳｉＧｅ層をゲルマニウム濃度が低い第１のＳｉ
Ｇｅ層を介して埋め込み絶縁層上に形成することによ
り、ゲルマニウムの濃度が高くかつ低欠陥のＳｉＧｅ層
を形成することができる。ここで、高いゲルマニウム濃
度のＳｉＧｅ層を埋め込み絶縁層上に直接形成すると格
子歪みに起因する欠陥が生じ易い。
ＳｉＧｅ層よりもゲルマニウム濃度（第２の半導体材料
の濃度）が高い第２のＳｉＧｅ層を形成する。なお、第
２のＳｉＧｅ層のゲルマニウム濃度は、第２のＳｉＧｅ
層の形成時点又はその後において、第１のＳｉＧｅ層の
ゲルマニウム濃度よりも高くなるように製造条件を選択
する必要がある。このように、ゲルマニウム濃度が高い
第２のＳｉＧｅ層をゲルマニウム濃度が低い第１のＳｉ
Ｇｅ層を介して埋め込み絶縁層上に形成することによ
り、ゲルマニウムの濃度が高くかつ低欠陥のＳｉＧｅ層
を形成することができる。ここで、高いゲルマニウム濃
度のＳｉＧｅ層を埋め込み絶縁層上に直接形成すると格
子歪みに起因する欠陥が生じ易い。
【００３４】勿論、第２のＳｉＧｅ層上にさらにゲルマ
ニウム濃度が高い１又は複数のＳｉＧｅ層を形成しても
よい。この場合において、最上のＳｉＧｅ層のゲルマニ
ウム濃度を最も高くすることが好ましいこのような構造
の半導体部材の最上層のＳｉＧｅ層上にシリコン層を形
成すると、当該シリコン層は、その格子定数が下地のＳ
ｉＧｅ層の格子定数と異なるので、歪みシリコン層とな
る。
ニウム濃度が高い１又は複数のＳｉＧｅ層を形成しても
よい。この場合において、最上のＳｉＧｅ層のゲルマニ
ウム濃度を最も高くすることが好ましいこのような構造
の半導体部材の最上層のＳｉＧｅ層上にシリコン層を形
成すると、当該シリコン層は、その格子定数が下地のＳ
ｉＧｅ層の格子定数と異なるので、歪みシリコン層とな
る。
【００３５】また、予め第１のＳｉＧｅ層と絶縁層の間
に実質的にＳｉからなる層を形成しておいた場合におい
ては、あとの熱処理において、Ｇｅを拡散させて、この
実質的にＳｉからなる層をＳｉＧｅ層とし、第１のＳｉ
Ｇｅ層と同化させても良い。これによって、Ｓｉ層を消
失せしめ、第１のＳｉＧｅ層と斯る実質的にＳｉからな
る層の間の格子不整合によって第１のＳｉＧｅ層に印加
されていた格子歪を緩和し、ＳｉＧｅ層上に形成するＳ
ｉ層に加わる格子歪を増大させることができる。
に実質的にＳｉからなる層を形成しておいた場合におい
ては、あとの熱処理において、Ｇｅを拡散させて、この
実質的にＳｉからなる層をＳｉＧｅ層とし、第１のＳｉ
Ｇｅ層と同化させても良い。これによって、Ｓｉ層を消
失せしめ、第１のＳｉＧｅ層と斯る実質的にＳｉからな
る層の間の格子不整合によって第１のＳｉＧｅ層に印加
されていた格子歪を緩和し、ＳｉＧｅ層上に形成するＳ
ｉ層に加わる格子歪を増大させることができる。
【００３６】この実施の形態によれば、貼り合わせ法を
採用することにより、第１の部材の露出面に絶縁膜を形
成すればよいので、絶縁膜の形成方法として、熱酸化
法、スパッタ法、ＣＶＤ法等の周知かつ成熟した技術を
利用することができる。また、第１の部材に絶縁膜を形
成する代わりに、第２の部材に絶縁膜を形成する場合に
おいても熱酸化法、スパッタ法、ＣＶＤ法等の周知かつ
成熟した技術を利用することができる。したがって、こ
の実施の形態によれば、高品質の埋め込み絶縁膜を得る
ことができる。
採用することにより、第１の部材の露出面に絶縁膜を形
成すればよいので、絶縁膜の形成方法として、熱酸化
法、スパッタ法、ＣＶＤ法等の周知かつ成熟した技術を
利用することができる。また、第１の部材に絶縁膜を形
成する代わりに、第２の部材に絶縁膜を形成する場合に
おいても熱酸化法、スパッタ法、ＣＶＤ法等の周知かつ
成熟した技術を利用することができる。したがって、こ
の実施の形態によれば、高品質の埋め込み絶縁膜を得る
ことができる。
【００３７】第１の部材としては、典型的には、シリコ
ン基板が利用され、また、分離層は、典型的には、陽極
化成によりシリコン基板の表面を多孔質化することによ
り形成され得る。
ン基板が利用され、また、分離層は、典型的には、陽極
化成によりシリコン基板の表面を多孔質化することによ
り形成され得る。
【００３８】上記の方法では、第１の部材に先ず分離層
を形成し、その後、ＳｉＧｅ層／絶縁層構造を形成する
が、例えば、ＳｉＧｅ層／絶縁層構造を形成した後、又
は、形成の途中で分離層を形成することもできる。例え
ば、ＳｉＧｅ層／絶縁層構造が形成された第１の部材に
対して水素イオン等を注入する工程を含むイオン注入法
により、ＳｉＧｅ層の下に、イオン注入層を形成し、こ
れを分離層として利用することもできる。なお、上記の
イオン注入層では、熱処理を施すことで、イオン注入層
内に潜在的に存在する多数の微小な空洞が凝集すること
が知られている。このような層は、例えば、微小空洞層
(micro-cavity layer)と呼ばれる。イオン注入種として
は、水素イオンの他、窒素や希ガスイオンを用いること
ができる。イオン注入法としては、例えばプラズマ浸漬
イオン注入法（例えば、国際公開番号ＷＯ９８／５２２
１６号公報に記載されている）を採用することができ
る。
を形成し、その後、ＳｉＧｅ層／絶縁層構造を形成する
が、例えば、ＳｉＧｅ層／絶縁層構造を形成した後、又
は、形成の途中で分離層を形成することもできる。例え
ば、ＳｉＧｅ層／絶縁層構造が形成された第１の部材に
対して水素イオン等を注入する工程を含むイオン注入法
により、ＳｉＧｅ層の下に、イオン注入層を形成し、こ
れを分離層として利用することもできる。なお、上記の
イオン注入層では、熱処理を施すことで、イオン注入層
内に潜在的に存在する多数の微小な空洞が凝集すること
が知られている。このような層は、例えば、微小空洞層
(micro-cavity layer)と呼ばれる。イオン注入種として
は、水素イオンの他、窒素や希ガスイオンを用いること
ができる。イオン注入法としては、例えばプラズマ浸漬
イオン注入法（例えば、国際公開番号ＷＯ９８／５２２
１６号公報に記載されている）を採用することができ
る。
【００３９】上記のＳｉＧｅ層は、該ＳｉＧｅ層に接し
て形成される活性層（半導体層）に歪みを誘起して歪み
半導体層を形成するための歪み誘起層として機能する。
歪み誘起層としてはＳｉＧｅ層が最も好ましいので、こ
の実施の形態ではＳｉＧｅ層を歪み誘起層とした例を説
明するが、この他にも、例えば、Ｓｂ、Ａｓ又はＣ等を
シリコンに添加した層を歪み誘起層として利用しうる。
て形成される活性層（半導体層）に歪みを誘起して歪み
半導体層を形成するための歪み誘起層として機能する。
歪み誘起層としてはＳｉＧｅ層が最も好ましいので、こ
の実施の形態ではＳｉＧｅ層を歪み誘起層とした例を説
明するが、この他にも、例えば、Ｓｂ、Ａｓ又はＣ等を
シリコンに添加した層を歪み誘起層として利用しうる。
【００４０】また、上記の製造方法において、分離工程
は、種々の方法によって実現され得るが、例えば、貼り
合わせによって形成された複合部材の分離層に対して流
体を打ち込み、該流体により該複合部材を２枚の部材に
分離する方法が好適である。流体としては、水等の液体
の他、空気等の気体を採用し得る。流体として水又はそ
の混合物を採用する技術は、ウォータージェット法とし
て知られている。
は、種々の方法によって実現され得るが、例えば、貼り
合わせによって形成された複合部材の分離層に対して流
体を打ち込み、該流体により該複合部材を２枚の部材に
分離する方法が好適である。流体としては、水等の液体
の他、空気等の気体を採用し得る。流体として水又はそ
の混合物を採用する技術は、ウォータージェット法とし
て知られている。
【００４１】本発明に用いられる第１のＳｉＧｅ層（第
１の結晶層）は、格子歪緩和のために、多孔質層に隣接
して形成されるとよい。
１の結晶層）は、格子歪緩和のために、多孔質層に隣接
して形成されるとよい。
【００４２】とりわけ陽極化成やイオン注入等により多
孔質層を形成した後、その多孔質層に以下に述べる少な
くとも一つの各種の処理を施した後、第1の結晶層を形
成することが、より好ましいものである。その具体例
を、多孔質Ｓｉ層の例を挙げて説明する。 （１）多孔質層の孔壁に保護膜を形成する工程（例え
ば、プリ酸化工程） この工程では、多孔質Ｓｉ層の孔壁に酸化膜や窒化膜等
の保護膜を形成し、これにより、後の熱処理による孔の
粗大化を防止するのに有効であるが必須ではない。保護
膜は、例えば、酸素雰囲気中で熱処理（例えば、２００
℃〜７００℃が好ましく、３００℃〜５００℃が更に好
ましい）を実施することにより形成され得る。その後、
多孔質Ｓｉ層の表面に形成された酸化膜等を除去するこ
とが好ましい。これは、例えば、弗化水素を含む溶液に
多孔質Ｓｉ層の表面を晒すことによって実施され得る。
孔質層を形成した後、その多孔質層に以下に述べる少な
くとも一つの各種の処理を施した後、第1の結晶層を形
成することが、より好ましいものである。その具体例
を、多孔質Ｓｉ層の例を挙げて説明する。 （１）多孔質層の孔壁に保護膜を形成する工程（例え
ば、プリ酸化工程） この工程では、多孔質Ｓｉ層の孔壁に酸化膜や窒化膜等
の保護膜を形成し、これにより、後の熱処理による孔の
粗大化を防止するのに有効であるが必須ではない。保護
膜は、例えば、酸素雰囲気中で熱処理（例えば、２００
℃〜７００℃が好ましく、３００℃〜５００℃が更に好
ましい）を実施することにより形成され得る。その後、
多孔質Ｓｉ層の表面に形成された酸化膜等を除去するこ
とが好ましい。これは、例えば、弗化水素を含む溶液に
多孔質Ｓｉ層の表面を晒すことによって実施され得る。
【００４３】（２）水素ベ−キング工程（プリベ−キン
グ工程） この工程では、水素を含む還元性雰囲気中において８０
０℃〜１２００℃で、多孔質Ｓｉ層が形成された第１の
基板に熱処理を実施する。この熱処理により、多孔質Ｓ
ｉ層の表面の孔をある程度封止することができると共
に、多孔質Ｓｉ層の表面に自然酸化膜が存在する場合に
は、それをある程度除去することができる。
グ工程） この工程では、水素を含む還元性雰囲気中において８０
０℃〜１２００℃で、多孔質Ｓｉ層が形成された第１の
基板に熱処理を実施する。この熱処理により、多孔質Ｓ
ｉ層の表面の孔をある程度封止することができると共
に、多孔質Ｓｉ層の表面に自然酸化膜が存在する場合に
は、それをある程度除去することができる。
【００４４】（３）微量原料供給工程（プリインジェク
ション工程） 多孔質層上に非多孔質層を成長させる場合は、成長の初
期段階で非多孔質層の原料物質又は多孔質層の原料物質
の供給を微少量として、低速度で非多孔質膜を成長させ
ることが好ましい。このような成長方法により、多孔質
Ｓｉ層の表面の原子のマイグレーションが促進され、多
孔質Ｓｉ層の表面の孔を封止することができる。具体的
には、成長速度が２０ｎｍ／ｍｉｎ以下、好ましくは１
０ｎｍ／ｍｉｎ以下、より好ましくは２ｎｍ／ｍｉｎ以
下になるように原料の供給を制御する。
ション工程） 多孔質層上に非多孔質層を成長させる場合は、成長の初
期段階で非多孔質層の原料物質又は多孔質層の原料物質
の供給を微少量として、低速度で非多孔質膜を成長させ
ることが好ましい。このような成長方法により、多孔質
Ｓｉ層の表面の原子のマイグレーションが促進され、多
孔質Ｓｉ層の表面の孔を封止することができる。具体的
には、成長速度が２０ｎｍ／ｍｉｎ以下、好ましくは１
０ｎｍ／ｍｉｎ以下、より好ましくは２ｎｍ／ｍｉｎ以
下になるように原料の供給を制御する。
【００４５】（４）高温ベーキング工程（中間ベーキン
グ工程） 上記の水素ベーキング工程及び／又は微量原料供給工程
における処理温度よりも高い温度で、水素を含む還元性
雰囲気中で熱処理を実施することにより、多孔質Ｓｉ層
の更なる封止及び平坦化を実現することができる。
グ工程） 上記の水素ベーキング工程及び／又は微量原料供給工程
における処理温度よりも高い温度で、水素を含む還元性
雰囲気中で熱処理を実施することにより、多孔質Ｓｉ層
の更なる封止及び平坦化を実現することができる。
【００４６】こうして形成された多孔質層は、上述した
分離層を兼用することもできる。
分離層を兼用することもできる。
【００４７】以下、本発明の好適な実施例に係る半導体
部材の製造方法を説明する。
部材の製造方法を説明する。
【００４８】［実施例１］図１Ａ〜図１Ｇは、本発明の
第１の実施例の半導体部材の製造方法を示す図である。
第１の実施例の半導体部材の製造方法を示す図である。
【００４９】図１Ａに示す工程では、シリコン基板（第
１の基板或いは部材）１１上に陽極化成法等により多孔
質層１２を形成する。陽極化成は、典型的には、白金電
極対を有する化成槽にフッ化水素(ＨＦ)を含む化成液を
満たし、該電極対間にシリコン基板１１を配置し、該電
極対間に電流を流すことによりなされ得る。この工程に
よって形成される多孔質層１２は、脆弱な構造の層であ
って、後の分離工程において分離層として機能する。こ
こで、化成液を交換又は電流を制御して、互いに多孔度
の異なる複数の層としてもよい。例えば、単結晶シリコ
ン基板１１側から第１の多孔質層、そしてその上に該第
1の多孔質層よりも多孔度の低い第２の多孔質層を形成
することができる。
１の基板或いは部材）１１上に陽極化成法等により多孔
質層１２を形成する。陽極化成は、典型的には、白金電
極対を有する化成槽にフッ化水素(ＨＦ)を含む化成液を
満たし、該電極対間にシリコン基板１１を配置し、該電
極対間に電流を流すことによりなされ得る。この工程に
よって形成される多孔質層１２は、脆弱な構造の層であ
って、後の分離工程において分離層として機能する。こ
こで、化成液を交換又は電流を制御して、互いに多孔度
の異なる複数の層としてもよい。例えば、単結晶シリコ
ン基板１１側から第１の多孔質層、そしてその上に該第
1の多孔質層よりも多孔度の低い第２の多孔質層を形成
することができる。
【００５０】多孔質層１２の形成後、孔埋め工程を実施
することが好ましい。孔埋め工程は、例えば、水素雰囲
気中で基板を熱処理すること、又は、シリコンを供給し
ながら基板を熱処理することによってなされうる。ここ
で、後者のシリコンの供給を伴う熱処理は、例えば、Ｓ
ｉＨ４やＳｉＨ２Ｃｌ２等のシリコン系ガスを供給しな
がら、又は、電子ビーム等で気化させたシリコンを供給
しながら実施することができる。シリコン系ガスを供給
する場合には、水素雰囲気中で熱処理を実施することが
好ましい。
することが好ましい。孔埋め工程は、例えば、水素雰囲
気中で基板を熱処理すること、又は、シリコンを供給し
ながら基板を熱処理することによってなされうる。ここ
で、後者のシリコンの供給を伴う熱処理は、例えば、Ｓ
ｉＨ４やＳｉＨ２Ｃｌ２等のシリコン系ガスを供給しな
がら、又は、電子ビーム等で気化させたシリコンを供給
しながら実施することができる。シリコン系ガスを供給
する場合には、水素雰囲気中で熱処理を実施することが
好ましい。
【００５１】次いで、多孔質層１２上に第１のＳｉＧｅ
層１４をランプ加熱によるＣＶＤ法や超高真空中でＣＶ
Ｄ法によりエピタキシャル成長させる。ここで、第１の
ＳｉＧｅ層１４は、格子歪みによる結晶欠陥が導入され
ない膜厚、すなわち臨界膜厚以下にすべきである。この
ような臨界膜厚は、ゲルマニウム濃度に依存する。ま
た、これとは逆に、ＳｉＧｅ層１４の膜厚を、ＳｉＧｅ
層１４と基板との間に発生する応力による結晶欠陥が十
分に低減される膜厚以上にしてもよい。この場合は、後
述の分離工程の後にＳｉＧｅ層１４を薄膜化することが
好ましい。
層１４をランプ加熱によるＣＶＤ法や超高真空中でＣＶ
Ｄ法によりエピタキシャル成長させる。ここで、第１の
ＳｉＧｅ層１４は、格子歪みによる結晶欠陥が導入され
ない膜厚、すなわち臨界膜厚以下にすべきである。この
ような臨界膜厚は、ゲルマニウム濃度に依存する。ま
た、これとは逆に、ＳｉＧｅ層１４の膜厚を、ＳｉＧｅ
層１４と基板との間に発生する応力による結晶欠陥が十
分に低減される膜厚以上にしてもよい。この場合は、後
述の分離工程の後にＳｉＧｅ層１４を薄膜化することが
好ましい。
【００５２】以上の工程により、図１Ａに模式的に示す
ような構造が得られる。
ような構造が得られる。
【００５３】次いで、図１Ｂに示す工程では、第１のＳ
ｉＧｅ層１４上に絶縁層２１を形成する。絶縁層２１
は、典型的にはシリコン酸化膜であるが、他の物質で構
成されてもよい。絶縁層２１は、例えば、熱酸化法、ス
パッタ法又はＣＶＤ法等によって形成することができ
る。熱酸化法を適用する場合には、第１のＳｉＧｅ層１
４の一部を酸化させてもよいし、第１のＳｉＧｅ層１４
上にシリコン層を堆積させた後に該シリコン層の全部又
は一部を酸化させてもよい。
ｉＧｅ層１４上に絶縁層２１を形成する。絶縁層２１
は、典型的にはシリコン酸化膜であるが、他の物質で構
成されてもよい。絶縁層２１は、例えば、熱酸化法、ス
パッタ法又はＣＶＤ法等によって形成することができ
る。熱酸化法を適用する場合には、第１のＳｉＧｅ層１
４の一部を酸化させてもよいし、第１のＳｉＧｅ層１４
上にシリコン層を堆積させた後に該シリコン層の全部又
は一部を酸化させてもよい。
【００５４】上記のように多孔質層１２の形成後に該多
孔質層１２の孔埋め工程を実施した場合には、多孔質層
１２で格子歪みが緩和されるため、臨界膜厚を厚くする
こと、又は、より高濃度のＳｉＧｅ層を堆積させること
ができる。なお、最終的には、第１のＳｉＧｅ層１４は
薄いことが好ましいので、この段階で厚いＳｉＧｅ層１
４を堆積させたとしても、第２のＳｉＧｅ層をその上に
堆積させる前に第１のＳｉＧｅ層１４を薄膜化すること
が好ましい。
孔質層１２の孔埋め工程を実施した場合には、多孔質層
１２で格子歪みが緩和されるため、臨界膜厚を厚くする
こと、又は、より高濃度のＳｉＧｅ層を堆積させること
ができる。なお、最終的には、第１のＳｉＧｅ層１４は
薄いことが好ましいので、この段階で厚いＳｉＧｅ層１
４を堆積させたとしても、第２のＳｉＧｅ層をその上に
堆積させる前に第１のＳｉＧｅ層１４を薄膜化すること
が好ましい。
【００５５】この絶縁層２１の形成工程は、第２の基板
３０に絶縁層を形成する場合には省略することができ
る。
３０に絶縁層を形成する場合には省略することができ
る。
【００５６】図１Ｂに示す工程に次いで、図１Ｃに示す
工程では、第１の基板（部材）１０の絶縁層２１側に第
２の基板（部材）３０を貼り合わせる（接合）。貼り合
わせ方法は、ＧｅＳｉ層１４からのゲルマニウムの拡散
を抑制するために、低い処理温度でもあとの分離工程、
素子形成工程に耐える程度に強い接合強度が得られる方
法が望ましい。例えば、貼り合わせに先立って、貼り合
わせ面（接合面）を窒素、酸素等のプラズマで処理する
ことによりダングリングボンドを増やし、接合に寄与す
る結合手密度を高めることが好ましい。貼り合わせの際
の処理温度は、室温〜１２００℃が好ましく、３００℃
〜１１００℃が更に好ましい。また、はり合わせに先立
って、張り合わせられる表面に表面荒れ、あるいは、凹
凸を形成するなどの方法によりはり合わせ強度の面内ば
らつきを生じせしめ、はり合わせ界面に微小な未接合領
域が高密度に含まれるようにしておくと、ＳｉＧｅ層に
印加されている格子歪を緩和し、結晶欠陥導入の抑制、
あるいは、後に形成するシリコン層へ導入される格子歪
の増加に有効である。
工程では、第１の基板（部材）１０の絶縁層２１側に第
２の基板（部材）３０を貼り合わせる（接合）。貼り合
わせ方法は、ＧｅＳｉ層１４からのゲルマニウムの拡散
を抑制するために、低い処理温度でもあとの分離工程、
素子形成工程に耐える程度に強い接合強度が得られる方
法が望ましい。例えば、貼り合わせに先立って、貼り合
わせ面（接合面）を窒素、酸素等のプラズマで処理する
ことによりダングリングボンドを増やし、接合に寄与す
る結合手密度を高めることが好ましい。貼り合わせの際
の処理温度は、室温〜１２００℃が好ましく、３００℃
〜１１００℃が更に好ましい。また、はり合わせに先立
って、張り合わせられる表面に表面荒れ、あるいは、凹
凸を形成するなどの方法によりはり合わせ強度の面内ば
らつきを生じせしめ、はり合わせ界面に微小な未接合領
域が高密度に含まれるようにしておくと、ＳｉＧｅ層に
印加されている格子歪を緩和し、結晶欠陥導入の抑制、
あるいは、後に形成するシリコン層へ導入される格子歪
の増加に有効である。
【００５７】第２の基板３０は、典型的には、シリコン
基板３１の表面にSiO2層等の絶縁層３２を形成した基板
である。ただし、第１の基板１０に絶縁層２１が形成さ
れている場合には絶縁層３２は必須ではない。また、第
２の基板３０がシリコン基板で構成されることも必須で
はない。例えば、第２の基板３０は、ガラス基板等の絶
縁性基板であってもよい。なお、第１の基板１０に絶縁
層２１が形成されておらず、第２の基板の全体が絶縁体
で形成されている場合においても、最終的に形成される
半導体基板は、ＳｉＧｅ層１４の下に絶縁体を有し、該
絶縁体は埋め込み絶縁体として機能する。
基板３１の表面にSiO2層等の絶縁層３２を形成した基板
である。ただし、第１の基板１０に絶縁層２１が形成さ
れている場合には絶縁層３２は必須ではない。また、第
２の基板３０がシリコン基板で構成されることも必須で
はない。例えば、第２の基板３０は、ガラス基板等の絶
縁性基板であってもよい。なお、第１の基板１０に絶縁
層２１が形成されておらず、第２の基板の全体が絶縁体
で形成されている場合においても、最終的に形成される
半導体基板は、ＳｉＧｅ層１４の下に絶縁体を有し、該
絶縁体は埋め込み絶縁体として機能する。
【００５８】図１Ｃに示す工程に次いで、図１Ｄに示す
工程では、貼り合わせによって形成された基板（貼り合
わせ基板）を分離層１２の部分で２枚の基板に分離す
る。すなわち、図１Ｃに示す貼り合わせ工程及び図１Ｄ
に示す分離工程により移設工程が実施される。ここで、
移設される層には、絶縁層２１及び第１のＳｉＧｅ層１
４が含まれる。分離工程は、例えば、貼り合わせ基板を
その軸を中心として回転させながら、その分離層１２に
流体を打ち込むことにより実施され得る。なお、符号１
２’、１２”は、分離後に両基板に残留する多孔質層を
模式的に示している。
工程では、貼り合わせによって形成された基板（貼り合
わせ基板）を分離層１２の部分で２枚の基板に分離す
る。すなわち、図１Ｃに示す貼り合わせ工程及び図１Ｄ
に示す分離工程により移設工程が実施される。ここで、
移設される層には、絶縁層２１及び第１のＳｉＧｅ層１
４が含まれる。分離工程は、例えば、貼り合わせ基板を
その軸を中心として回転させながら、その分離層１２に
流体を打ち込むことにより実施され得る。なお、符号１
２’、１２”は、分離後に両基板に残留する多孔質層を
模式的に示している。
【００５９】ここで、液体や気体などの流体を利用する
分離方法に代えて、引っ張り、圧縮、せん断等の応力を
利用する分離方法を採用してもよいし、これらを併用し
てもよい。
分離方法に代えて、引っ張り、圧縮、せん断等の応力を
利用する分離方法を採用してもよいし、これらを併用し
てもよい。
【００６０】分離後の第２の基板３０’上に多孔質層１
２’が残留する場合には、当該残留多孔質層をエッチン
グ、研磨、研削、水素を含む還元性雰囲気中での熱処理
等により除去することが好ましい。勿論、残留物が無い
場合や非常に少ない場合、または後工程において問題と
ならない場合には必ずしも除去工程を実施する必要はな
い。
２’が残留する場合には、当該残留多孔質層をエッチン
グ、研磨、研削、水素を含む還元性雰囲気中での熱処理
等により除去することが好ましい。勿論、残留物が無い
場合や非常に少ない場合、または後工程において問題と
ならない場合には必ずしも除去工程を実施する必要はな
い。
【００６１】この除去工程に次いで、第１のＳｉＧｅ層
１４をエッチング等により薄膜化する工程を実施しても
よい。
１４をエッチング等により薄膜化する工程を実施しても
よい。
【００６２】図１Ｅは、上記の方法により形成された積
層構造体（半導体基板）を模式的に示す図である。この
積層構造体３０ｂは、埋め込み絶縁体としての絶縁層２
１上に第１のＳｉＧｅ層１４ａを有する。
層構造体（半導体基板）を模式的に示す図である。この
積層構造体３０ｂは、埋め込み絶縁体としての絶縁層２
１上に第１のＳｉＧｅ層１４ａを有する。
【００６３】図１Ｅに示す積層構造体３０ｂが得られた
後、図１Ｆに示す工程では、第１のＳｉＧｅ層１４上
に、該第１のＳｉＧｅ層１４よりもゲルマニウム濃度が
高い第２のＳｉＧｅ層４１を堆積させる。
後、図１Ｆに示す工程では、第１のＳｉＧｅ層１４上
に、該第１のＳｉＧｅ層１４よりもゲルマニウム濃度が
高い第２のＳｉＧｅ層４１を堆積させる。
【００６４】次いで、図１Ｇに示す工程では、第２のＳ
ｉＧｅ層４１上にシリコン層４２を堆積させる。シリコ
ン層４２は、下地層である第２のＳｉＧｅ層４１との格
子定数の違いにより歪みシリコン層となる。すなわち、
以上の工程により、歪みシリコン層４２を有する半導体
基板（部材）３０ｄが得られる。ここで、第１のＳｉＧ
ｅ層１４上にそれよりもゲルマニウム濃度が高い第２の
ＳｉＧｅ層４１を形成することにより、シリコン層４２
とその下地層（歪み誘起層）である第２のＳｉＧｅ層４
１との格子定数の差を大きくすることができるので、シ
リコン層４２に大きな歪みを発生させることができる。
ｉＧｅ層４１上にシリコン層４２を堆積させる。シリコ
ン層４２は、下地層である第２のＳｉＧｅ層４１との格
子定数の違いにより歪みシリコン層となる。すなわち、
以上の工程により、歪みシリコン層４２を有する半導体
基板（部材）３０ｄが得られる。ここで、第１のＳｉＧ
ｅ層１４上にそれよりもゲルマニウム濃度が高い第２の
ＳｉＧｅ層４１を形成することにより、シリコン層４２
とその下地層（歪み誘起層）である第２のＳｉＧｅ層４
１との格子定数の差を大きくすることができるので、シ
リコン層４２に大きな歪みを発生させることができる。
【００６５】なお、歪みシリコン層に形成する前に、第
２のＳｉＧｅ層１５上にさらにゲルマニウム濃度の高い
１又は複数のＳｉＧｅ層を形成し、その上に歪みシリコ
ン層を形成してもよい。
２のＳｉＧｅ層１５上にさらにゲルマニウム濃度の高い
１又は複数のＳｉＧｅ層を形成し、その上に歪みシリコ
ン層を形成してもよい。
【００６６】この半導体基板３０ｄの歪みシリコン層４
２を利用して回路素子を形成することにより、高速かつ
低消費電力のデバイスを得ることができる。回路素子の
形成（半導体装置の製造）については後述する。このよ
うに、ゲルマニウム濃度が高い第２のＳｉＧｅ層をゲル
マニウム濃度が低い第１のＳｉＧｅ層を介して絶縁層上
に形成することにより、ゲルマニウムの濃度が高くかつ
低欠陥のＳｉＧｅ層を形成することができる。
２を利用して回路素子を形成することにより、高速かつ
低消費電力のデバイスを得ることができる。回路素子の
形成（半導体装置の製造）については後述する。このよ
うに、ゲルマニウム濃度が高い第２のＳｉＧｅ層をゲル
マニウム濃度が低い第１のＳｉＧｅ層を介して絶縁層上
に形成することにより、ゲルマニウムの濃度が高くかつ
低欠陥のＳｉＧｅ層を形成することができる。
【００６７】［実施例２］図２Ａ〜図２Ｄは、本発明の
第２の実施例の半導体部材の製造方法を示す図である。
なお、ここでは、説明の重複を避けるため、第１の実施
例と相違する部分に着目して説明する。
第２の実施例の半導体部材の製造方法を示す図である。
なお、ここでは、説明の重複を避けるため、第１の実施
例と相違する部分に着目して説明する。
【００６８】この実施例では、第１の実施例と同様の方
法で、シリコン基板（第１の基板或いは部材）１１上に
多孔質層１２を形成し、その上に第１のＳｉＧｅ層１４
を形成する。その後、その上にシリコン層１５を形成
し、その上に絶縁層２１を形成する。なお、第２の基板
３０に絶縁層を形成する場合又は第２の基板として絶縁
性基板を採用する場合には、絶縁層２１を形成しなくて
もよい。
法で、シリコン基板（第１の基板或いは部材）１１上に
多孔質層１２を形成し、その上に第１のＳｉＧｅ層１４
を形成する。その後、その上にシリコン層１５を形成
し、その上に絶縁層２１を形成する。なお、第２の基板
３０に絶縁層を形成する場合又は第２の基板として絶縁
性基板を採用する場合には、絶縁層２１を形成しなくて
もよい。
【００６９】このようにして得られた図２Ａに模式的に
示す第１の基板１０’を第１の実施例と同様の方法によ
って第２の基板３０に貼り合わせ、貼り合わせによって
形成された複合部材を分離層１２の部分で分離すること
により図２Ｂに模式的に示すような積層構造体３０ｂ’
が得られる。この実施例で作製される積層構造体３０
ｂ’は、図２Ｂに示すように、埋め込み絶縁層（埋め込
み絶縁体）としての絶縁層２１の上にシリコン層１５を
有し、その上に第１のＳｉＧｅ層１４を有する。
示す第１の基板１０’を第１の実施例と同様の方法によ
って第２の基板３０に貼り合わせ、貼り合わせによって
形成された複合部材を分離層１２の部分で分離すること
により図２Ｂに模式的に示すような積層構造体３０ｂ’
が得られる。この実施例で作製される積層構造体３０
ｂ’は、図２Ｂに示すように、埋め込み絶縁層（埋め込
み絶縁体）としての絶縁層２１の上にシリコン層１５を
有し、その上に第１のＳｉＧｅ層１４を有する。
【００７０】以下、図２Ｃに示すように、第１のＳｉＧ
ｅ層１４上に、ゲルマニウム濃度が第１のＳｉＧｅ層１
４よりも高い第２のＳｉＧｅ層４１を堆積させ、さら
に、図２Ｄに示すように、第２のＳｉＧｅ層４１上にシ
リコン層４２を堆積させる。
ｅ層１４上に、ゲルマニウム濃度が第１のＳｉＧｅ層１
４よりも高い第２のＳｉＧｅ層４１を堆積させ、さら
に、図２Ｄに示すように、第２のＳｉＧｅ層４１上にシ
リコン層４２を堆積させる。
【００７１】［実施例３］図３Ａ〜図３Ｆは、本発明の
第３の実施例の半導体部材の製造方法を示す図である。
第３の実施例の半導体部材の製造方法を示す図である。
【００７２】まず、図３Ａに示す工程では、シリコン基
板（第１の基板或いは部材）１１上に第１のＳｉＧｅ層
１４をランプ加熱によるＣＶＤ法によりエピタキシャル
成長させる。ここで、第１のＳｉＧｅ層１４は、格子歪
みによる結晶欠陥が導入されない膜厚、すなわち臨界膜
厚以下にすべきである。このような臨界膜厚は、ゲルマ
ニウム濃度に依存する。また、これとは逆に、ＳｉＧｅ
層１４の膜厚を、ＳｉＧｅ層１４と基板との間に発生す
る応力による結晶欠陥が十分に低減される膜厚以上にし
てもよい。この場合は、分離工程の後にＳｉＧｅ層１４
を薄膜化することが好ましい。
板（第１の基板或いは部材）１１上に第１のＳｉＧｅ層
１４をランプ加熱によるＣＶＤ法によりエピタキシャル
成長させる。ここで、第１のＳｉＧｅ層１４は、格子歪
みによる結晶欠陥が導入されない膜厚、すなわち臨界膜
厚以下にすべきである。このような臨界膜厚は、ゲルマ
ニウム濃度に依存する。また、これとは逆に、ＳｉＧｅ
層１４の膜厚を、ＳｉＧｅ層１４と基板との間に発生す
る応力による結晶欠陥が十分に低減される膜厚以上にし
てもよい。この場合は、分離工程の後にＳｉＧｅ層１４
を薄膜化することが好ましい。
【００７３】次いで、図３Ｂに示す工程では、図３Ａに
模式的に示す第１の基板１００に対してその表面から水
素イオンを注入することにより、該表面から所定の深さ
の部分にイオン注入層１２ａを形成する。このイオン注
入層１２ａは、分離層として機能する。イオン注入層１
２ａを形成する深さは、第１のＳｉＧｅ層１４中であっ
てもよいし、それよりも深い部分であってもよい。図３
Ｂに示す例では、イオン注入層１２ａが第１のＳｉＧｅ
層１４中に形成され、これにより第１のＳｉＧｅ層１４
がＳｉＧｅ層１４ａとＳｉＧｅ層１４ｂとに２分されて
いる。
模式的に示す第１の基板１００に対してその表面から水
素イオンを注入することにより、該表面から所定の深さ
の部分にイオン注入層１２ａを形成する。このイオン注
入層１２ａは、分離層として機能する。イオン注入層１
２ａを形成する深さは、第１のＳｉＧｅ層１４中であっ
てもよいし、それよりも深い部分であってもよい。図３
Ｂに示す例では、イオン注入層１２ａが第１のＳｉＧｅ
層１４中に形成され、これにより第１のＳｉＧｅ層１４
がＳｉＧｅ層１４ａとＳｉＧｅ層１４ｂとに２分されて
いる。
【００７４】以上のように、水素イオンの注入工程に先
立って第１のＳｉＧｅ層１４を形成することが好まし
い。これは、水素イオンの注入によって分離層としての
イオン注入層１２ａを形成した後に第１のＳｉＧｅ層１
４を形成しようとすると、イオン注入層１２ａの部分で
第１の基板が分離しない温度範囲に、第１のＳｉＧｅ層
を形成するための処理温度が制限されるからである。す
なわち、イオン注入層を形成した後に第１のＳｉＧｅ層
を形成する場合には、例えば、処理温度を約６００℃未
満、より好ましくは４００℃未満にするべきである。
立って第１のＳｉＧｅ層１４を形成することが好まし
い。これは、水素イオンの注入によって分離層としての
イオン注入層１２ａを形成した後に第１のＳｉＧｅ層１
４を形成しようとすると、イオン注入層１２ａの部分で
第１の基板が分離しない温度範囲に、第１のＳｉＧｅ層
を形成するための処理温度が制限されるからである。す
なわち、イオン注入層を形成した後に第１のＳｉＧｅ層
を形成する場合には、例えば、処理温度を約６００℃未
満、より好ましくは４００℃未満にするべきである。
【００７５】第１のＳｉＧｅ層１４の形成後、必要に応
じて、第１のＳｉＧｅ層１４上に絶縁層を形成してもよ
い。絶縁層は、典型的にはシリコン酸化膜であるが、他
の物質で構成されてもよい。絶縁層は、例えば、熱酸化
法、スパッタ法又はＣＶＤ法等によって形成することが
できる。熱酸化法を適用する場合には、第１のＳｉＧｅ
層１４（又は１４ａ）の一部を酸化させてもよいし、第
１のＳｉＧｅ層１４（又は１４ａ）上にシリコン層を堆
積させた後に該シリコン層の全部又は一部を酸化させて
もよい。
じて、第１のＳｉＧｅ層１４上に絶縁層を形成してもよ
い。絶縁層は、典型的にはシリコン酸化膜であるが、他
の物質で構成されてもよい。絶縁層は、例えば、熱酸化
法、スパッタ法又はＣＶＤ法等によって形成することが
できる。熱酸化法を適用する場合には、第１のＳｉＧｅ
層１４（又は１４ａ）の一部を酸化させてもよいし、第
１のＳｉＧｅ層１４（又は１４ａ）上にシリコン層を堆
積させた後に該シリコン層の全部又は一部を酸化させて
もよい。
【００７６】図３Ｂに示す工程に次いで、図３Ｃに示す
工程では、第１の基板１００’のＳｉＧｅ層１４ａに第
２の基板３０を貼り合わせる（接合）。貼り合わせ方法
は、ＧｅＳｉ層１４からのゲルマニウムの拡散及びイオ
ン注入層１２ａにおける分離を抑制するために、低い処
理温度でも強い接合強度が得られる方法が望ましい。例
えば、貼り合わせに先立って、貼り合わせ面（接合面）
を窒素、酸素等のプラズマで処理することによりダング
リングボンドを増やし、接合に寄与する結合手密度を高
めることが好ましい。貼り合わせの際の処理温度は、室
温〜８００℃が好ましく、１５０℃〜５００℃が更に好
ましい。
工程では、第１の基板１００’のＳｉＧｅ層１４ａに第
２の基板３０を貼り合わせる（接合）。貼り合わせ方法
は、ＧｅＳｉ層１４からのゲルマニウムの拡散及びイオ
ン注入層１２ａにおける分離を抑制するために、低い処
理温度でも強い接合強度が得られる方法が望ましい。例
えば、貼り合わせに先立って、貼り合わせ面（接合面）
を窒素、酸素等のプラズマで処理することによりダング
リングボンドを増やし、接合に寄与する結合手密度を高
めることが好ましい。貼り合わせの際の処理温度は、室
温〜８００℃が好ましく、１５０℃〜５００℃が更に好
ましい。
【００７７】第２の基板３０は、典型的には、シリコン
基板３１の表面にSiO2層等の絶縁層３２を形成した基板
である。ただし、第１の基板１０に絶縁層が形成されて
いる場合には絶縁層３２は必須ではない。また、第２の
基板３０がシリコン基板で構成されることも必須ではな
い。例えば、第２の基板３０は、ガラス基板等の絶縁性
基板であってもよい。なお、第１の基板１０に絶縁層２
１が形成されておらず、第２の基板の全体が絶縁体で形
成されている場合においても、最終的に形成される半導
体基板は、ＳｉＧｅ層１４の下に絶縁体を有し、該絶縁
体は埋め込み絶縁体として機能する。
基板３１の表面にSiO2層等の絶縁層３２を形成した基板
である。ただし、第１の基板１０に絶縁層が形成されて
いる場合には絶縁層３２は必須ではない。また、第２の
基板３０がシリコン基板で構成されることも必須ではな
い。例えば、第２の基板３０は、ガラス基板等の絶縁性
基板であってもよい。なお、第１の基板１０に絶縁層２
１が形成されておらず、第２の基板の全体が絶縁体で形
成されている場合においても、最終的に形成される半導
体基板は、ＳｉＧｅ層１４の下に絶縁体を有し、該絶縁
体は埋め込み絶縁体として機能する。
【００７８】図３Ｃに示す工程に次いで、貼り合わせに
よって形成された基板（貼り合わせ基板）を分離層１２
の部分で２枚の基板に分離する。これにより、第１のＳ
ｉＧｅ層１４ａが第２の基板３０に移設される。分離工
程は、例えば、貼り合わせ基板をその軸を中心として回
転させながら、その分離層１２ａに流体を打ち込むこと
により実施され得る。
よって形成された基板（貼り合わせ基板）を分離層１２
の部分で２枚の基板に分離する。これにより、第１のＳ
ｉＧｅ層１４ａが第２の基板３０に移設される。分離工
程は、例えば、貼り合わせ基板をその軸を中心として回
転させながら、その分離層１２ａに流体を打ち込むこと
により実施され得る。
【００７９】ここで、液体や気体などの流体を利用する
分離方法に代えて、引っ張り、圧縮、せん断等の応力を
利用する分離方法を採用してもよいし、これらを併用し
てもよい。
分離方法に代えて、引っ張り、圧縮、せん断等の応力を
利用する分離方法を採用してもよいし、これらを併用し
てもよい。
【００８０】分離後の第２の基板上に多孔質層１２が残
留する場合には、当該残留多孔質層をエッチング、研
磨、研削、水素を含む還元性雰囲気中での熱処理等によ
り除去することが好ましい。勿論、残留物が無い場合や
非常に少ない場合、または後工程において問題とならな
い場合には必ずしも除去工程を実施する必要はない。
留する場合には、当該残留多孔質層をエッチング、研
磨、研削、水素を含む還元性雰囲気中での熱処理等によ
り除去することが好ましい。勿論、残留物が無い場合や
非常に少ない場合、または後工程において問題とならな
い場合には必ずしも除去工程を実施する必要はない。
【００８１】この除去工程に次いで、第１のＳｉＧｅ層
１４ａをエッチング等により薄膜化する工程を実施して
もよい。
１４ａをエッチング等により薄膜化する工程を実施して
もよい。
【００８２】図３Ｄは、上記の方法により形成された積
層構造体を模式的に示す図である。この半導体基板３０
ｂ”は、埋め込み絶縁体としての絶縁層３２上に第１の
ＳｉＧｅ層１４ａを有する。
層構造体を模式的に示す図である。この半導体基板３０
ｂ”は、埋め込み絶縁体としての絶縁層３２上に第１の
ＳｉＧｅ層１４ａを有する。
【００８３】図３Ｄに模式的に示す積層構造体３０ｂ”
が得られた後、図３Ｅに示す工程では、第１のＳｉＧｅ
層１４ａ上に、該第１のＳｉＧｅ層１４ａよりもゲルマ
ニウム濃度が高い第２のＳｉＧｅ層４１を堆積させる。
が得られた後、図３Ｅに示す工程では、第１のＳｉＧｅ
層１４ａ上に、該第１のＳｉＧｅ層１４ａよりもゲルマ
ニウム濃度が高い第２のＳｉＧｅ層４１を堆積させる。
【００８４】次いで、図３Ｆに示す工程では、第２のＳ
ｉＧｅ層４１上にシリコン層４２を堆積させる。シリコ
ン層４２は、下地層である第２のＳｉＧｅ層４１との格
子定数の違いにより歪みシリコン層となる。すなわち、
以上の工程により、歪みシリコン層４２を有する半導体
基板（部材）３０ｄ”が得られる。ここで、第１のＳｉ
Ｇｅ層１４ａ上にそれよりもゲルマニウム濃度が高い第
２のＳｉＧｅ層４１を形成することにより、シリコン層
４２とその下地層（歪み誘起層）である第２のＳｉＧｅ
層４１との格子定数の差を大きくすることができるの
で、シリコン層４２に大きな歪みを発生させることがで
きる。
ｉＧｅ層４１上にシリコン層４２を堆積させる。シリコ
ン層４２は、下地層である第２のＳｉＧｅ層４１との格
子定数の違いにより歪みシリコン層となる。すなわち、
以上の工程により、歪みシリコン層４２を有する半導体
基板（部材）３０ｄ”が得られる。ここで、第１のＳｉ
Ｇｅ層１４ａ上にそれよりもゲルマニウム濃度が高い第
２のＳｉＧｅ層４１を形成することにより、シリコン層
４２とその下地層（歪み誘起層）である第２のＳｉＧｅ
層４１との格子定数の差を大きくすることができるの
で、シリコン層４２に大きな歪みを発生させることがで
きる。
【００８５】なお、歪みシリコン層に形成する前に、第
２のＳｉＧｅ層１５上にさらにゲルマニウム濃度の高い
１又は複数のＳｉＧｅ層を形成し、その上に歪みシリコ
ン層を形成してもよい。
２のＳｉＧｅ層１５上にさらにゲルマニウム濃度の高い
１又は複数のＳｉＧｅ層を形成し、その上に歪みシリコ
ン層を形成してもよい。
【００８６】この半導体基板３０ｄ”の歪みシリコン層
４２を利用して回路素子を形成することにより、高速か
つ低消費電力のデバイスを得ることができる。回路素子
の形成（半導体装置の製造）については後述する。この
ように、ゲルマニウム濃度が高い第２のＳｉＧｅ層をゲ
ルマニウム濃度が低い第１のＳｉＧｅ層を介して絶縁層
上に形成することにより、ゲルマニウムの濃度が高くか
つ低欠陥のＳｉＧｅ層を形成することができる。
４２を利用して回路素子を形成することにより、高速か
つ低消費電力のデバイスを得ることができる。回路素子
の形成（半導体装置の製造）については後述する。この
ように、ゲルマニウム濃度が高い第２のＳｉＧｅ層をゲ
ルマニウム濃度が低い第１のＳｉＧｅ層を介して絶縁層
上に形成することにより、ゲルマニウムの濃度が高くか
つ低欠陥のＳｉＧｅ層を形成することができる。
【００８７】［半導体装置の例１］上記の基板の製造方
法により製造され得る半導体基板を利用した半導体装置
（デバイス）及びその製造方法の一例を図４Ａ〜図４Ｄ
を参照しながら説明する。
法により製造され得る半導体基板を利用した半導体装置
（デバイス）及びその製造方法の一例を図４Ａ〜図４Ｄ
を参照しながら説明する。
【００８８】まず、実施例として例示的に説明した上記
の半導体基板（部材）の製造方法を適用して半導体基板
を製造する。この半導体基板は、前述のように、埋め込
み酸化膜（絶縁膜）上に２層以上のSiGe層を有し、その
上に歪みSi層を有する。このような基板も、絶縁膜上に
シリコン層を有するので、SOI基板の一種と言える。し
かし、歪みSi層／SiGe層（多層）／絶縁層の構造を有す
る半導体基板（以下、歪みSOI基板）は、Si単結晶／絶
縁層の構造を有する通常のSOI基板に比べて、より高速
かつ低消費電力のデバイスが得られるとして注目されて
いる。これは、歪みを有しないSi層に対する歪みSi層の
優位性による。
の半導体基板（部材）の製造方法を適用して半導体基板
を製造する。この半導体基板は、前述のように、埋め込
み酸化膜（絶縁膜）上に２層以上のSiGe層を有し、その
上に歪みSi層を有する。このような基板も、絶縁膜上に
シリコン層を有するので、SOI基板の一種と言える。し
かし、歪みSi層／SiGe層（多層）／絶縁層の構造を有す
る半導体基板（以下、歪みSOI基板）は、Si単結晶／絶
縁層の構造を有する通常のSOI基板に比べて、より高速
かつ低消費電力のデバイスが得られるとして注目されて
いる。これは、歪みを有しないSi層に対する歪みSi層の
優位性による。
【００８９】図４Ａに示す工程では、まず、準備した歪
みSOI基板に、トランジスタを形成すべき活性領域１１
０３及び素子分離領域１０５４を形成する。具体的に
は、例えば、埋め込み絶縁膜１１０４上のSiGe層（多
層）１１０６及び歪みSi層１１０５を島状にパタニング
する方法、ＬＯＣＯＳ酸化法、トレンチ法等により、活
性領域１１０３及び素子分離領域１０５４を形成するこ
とができる。
みSOI基板に、トランジスタを形成すべき活性領域１１
０３及び素子分離領域１０５４を形成する。具体的に
は、例えば、埋め込み絶縁膜１１０４上のSiGe層（多
層）１１０６及び歪みSi層１１０５を島状にパタニング
する方法、ＬＯＣＯＳ酸化法、トレンチ法等により、活
性領域１１０３及び素子分離領域１０５４を形成するこ
とができる。
【００９０】次いで、歪みSi層１１０５の表面にゲート
絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材
料としては、例えば、酸化シリコン、窒化シリコン、酸
化窒化シリコン、酸化アルミニウム、酸化タンタル、酸
化ハフニウム、酸化チタン、酸化スカンジウム、酸化イ
ットリウム、酸化ガドリニウム、酸化ランタン、酸化ジ
ルコニウム、及びこれらの混合物ガラス等が好適であ
る。ここでは、ゲート酸化膜１０５６は、例えば、歪み
Si層１１０５の表面を酸化させたり、歪みSi層１１０５
上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させた
りすることにより形成されることが好ましい。
絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材
料としては、例えば、酸化シリコン、窒化シリコン、酸
化窒化シリコン、酸化アルミニウム、酸化タンタル、酸
化ハフニウム、酸化チタン、酸化スカンジウム、酸化イ
ットリウム、酸化ガドリニウム、酸化ランタン、酸化ジ
ルコニウム、及びこれらの混合物ガラス等が好適であ
る。ここでは、ゲート酸化膜１０５６は、例えば、歪み
Si層１１０５の表面を酸化させたり、歪みSi層１１０５
上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させた
りすることにより形成されることが好ましい。
【００９１】次いで、ゲート絶縁膜１０５６上にゲート
電極１０５５を形成する。ゲート電極１０５５は、例え
ば、Ｐ型又はＮ型不純物がドープされた多結晶シリコン
や、タングステン、モリブデン、チタン、タンタル、ア
ルミニウム、銅などの金属又はこれらの少なくとも１種
を含む合金や、モリブデンシリサイド、タングステンシ
リサイド、コバルトシリサイドなどの金属珪化物や、チ
タンナイトライド、タングステンナイトライド、タンタ
ルナイトライドなどの金属窒化物などで構成され得る。
ゲート電極１０５５は、例えばポリサイドゲートのよう
に、互いに異なる材料からなる複数の層を積層して形成
されてもよい。ゲート電極１０５５は、例えば、サリサ
イド（セルフアラインシリサイド）と呼ばれる方法で形
成されてもよいし、ダマシンゲートプロセスと呼ばれる
方法で形成されてもよいし、他の方法で形成されてもよ
い。以上の工程により図４Ａに示す構造体が得られる。
電極１０５５を形成する。ゲート電極１０５５は、例え
ば、Ｐ型又はＮ型不純物がドープされた多結晶シリコン
や、タングステン、モリブデン、チタン、タンタル、ア
ルミニウム、銅などの金属又はこれらの少なくとも１種
を含む合金や、モリブデンシリサイド、タングステンシ
リサイド、コバルトシリサイドなどの金属珪化物や、チ
タンナイトライド、タングステンナイトライド、タンタ
ルナイトライドなどの金属窒化物などで構成され得る。
ゲート電極１０５５は、例えばポリサイドゲートのよう
に、互いに異なる材料からなる複数の層を積層して形成
されてもよい。ゲート電極１０５５は、例えば、サリサ
イド（セルフアラインシリサイド）と呼ばれる方法で形
成されてもよいし、ダマシンゲートプロセスと呼ばれる
方法で形成されてもよいし、他の方法で形成されてもよ
い。以上の工程により図４Ａに示す構造体が得られる。
【００９２】次いで、図４Ｂに示す工程では、まず、
燐、砒素、アンチモンなどのＮ型不純物又はボロンなど
のＰ型不純物を活性領域１１０３に導入することによ
り、比較的低濃度のソース、ドレイン領域１０５８を形
成する。不純物は、例えば、イオン打ち込み及び熱処理
などにより導入することができる。
燐、砒素、アンチモンなどのＮ型不純物又はボロンなど
のＰ型不純物を活性領域１１０３に導入することによ
り、比較的低濃度のソース、ドレイン領域１０５８を形
成する。不純物は、例えば、イオン打ち込み及び熱処理
などにより導入することができる。
【００９３】次いで、ゲート電極１０５５を覆うように
絶縁膜を形成した後に、これをエッチバックすることに
より、ゲート電極１０５５の側部にサイドウォール１０
５９を形成する。
絶縁膜を形成した後に、これをエッチバックすることに
より、ゲート電極１０５５の側部にサイドウォール１０
５９を形成する。
【００９４】次いで、再び上記と同一の導電型の不純物
を活性領域１１０３に導入し、比較的高濃度のソース、
ドレイン領域１０５７を形成する。以上の工程により図
４Ｂに示す構造体が得られる。
を活性領域１１０３に導入し、比較的高濃度のソース、
ドレイン領域１０５７を形成する。以上の工程により図
４Ｂに示す構造体が得られる。
【００９５】次いで、図４Ｃに示す工程では、ゲート電
極１０５５の上面並びにソース及びドレイン領域１０５
７の上面に金属珪化物層１０６０を形成する。金属珪化
物層１０６０の材料としては、例えば、ニッケルシリサ
イド、チタンシリサイド、コバルトシリサイド、モリブ
デンシリサイド、タングステンシリサイドなどが好適で
ある。これらの珪化物は、ゲート電極１０５５の上面並
びにソース及びドレイン領域１０５７の上面を覆うよう
に金属を堆積させて、その後、熱処理を施すことによっ
て、該金属とその下部のシリコンとを反応させた後に、
該金属のうち未反応部分を硫酸などのエッチャントで除
去することによって形成することができる。ここで、必
要に応じて、金属珪化物層１０６０の表面を窒化させて
もよい。以上の工程により図４Ｃに示す構造体が得られ
る。
極１０５５の上面並びにソース及びドレイン領域１０５
７の上面に金属珪化物層１０６０を形成する。金属珪化
物層１０６０の材料としては、例えば、ニッケルシリサ
イド、チタンシリサイド、コバルトシリサイド、モリブ
デンシリサイド、タングステンシリサイドなどが好適で
ある。これらの珪化物は、ゲート電極１０５５の上面並
びにソース及びドレイン領域１０５７の上面を覆うよう
に金属を堆積させて、その後、熱処理を施すことによっ
て、該金属とその下部のシリコンとを反応させた後に、
該金属のうち未反応部分を硫酸などのエッチャントで除
去することによって形成することができる。ここで、必
要に応じて、金属珪化物層１０６０の表面を窒化させて
もよい。以上の工程により図４Ｃに示す構造体が得られ
る。
【００９６】次いで、図４Ｄに示す工程では、まず、シ
リサイド化したゲート電極の上面並びにソース及びドレ
イン領域の上面を覆うように絶縁膜１０６１を形成す
る。絶縁膜１０６１の材料としては、燐及び／又はボロ
ンを含む酸化シリコンなどが好適である。
リサイド化したゲート電極の上面並びにソース及びドレ
イン領域の上面を覆うように絶縁膜１０６１を形成す
る。絶縁膜１０６１の材料としては、燐及び／又はボロ
ンを含む酸化シリコンなどが好適である。
【００９７】次いで、必要に応じてＣＭＰ法により絶縁
膜１０６１の表面を平坦化した後、コンタクトホールを
形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレー
ザ、Ｆ2エキシマレーザ、電子ビーム、Ｘ線等を利用し
たフォトリソグラフィー技術を適用すると、一辺が０．
２５ミクロン未満の矩形のコンタクトホール、又は、直
径が０．２５ミクロン未満の円形のコンタクトホールを
形成することができる。
膜１０６１の表面を平坦化した後、コンタクトホールを
形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレー
ザ、Ｆ2エキシマレーザ、電子ビーム、Ｘ線等を利用し
たフォトリソグラフィー技術を適用すると、一辺が０．
２５ミクロン未満の矩形のコンタクトホール、又は、直
径が０．２５ミクロン未満の円形のコンタクトホールを
形成することができる。
【００９８】次いで、コンタクトホール内に導電体を充
填する。導電体の充填方法としては、必要に応じてバリ
アメタル１０６２となる高融点金属やその窒化物の膜を
コンタクトホールの内壁に形成した後に、タングステン
合金、アルミニウム、アルミニウム合金、銅、銅合金な
どの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法
などを利用して堆積させる方法が好適である。ここで、
絶縁膜１０６１の上面よりも高く堆積した導電体をエッ
チバック法やＣＭＰ法により除去してもよい。また、導
電体の充填に先立って、コンタクトホールの底部に露出
したソース及びドレイン領域の珪化物層の表面を窒化さ
せてもよい。以上の工程により歪みSi層をチャネルとす
るＦＥＴ等のトランジスタを作り込むことができ、図４
Ｄに示す構造のトランジスタを有する半導体装置が得ら
れる。
填する。導電体の充填方法としては、必要に応じてバリ
アメタル１０６２となる高融点金属やその窒化物の膜を
コンタクトホールの内壁に形成した後に、タングステン
合金、アルミニウム、アルミニウム合金、銅、銅合金な
どの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法
などを利用して堆積させる方法が好適である。ここで、
絶縁膜１０６１の上面よりも高く堆積した導電体をエッ
チバック法やＣＭＰ法により除去してもよい。また、導
電体の充填に先立って、コンタクトホールの底部に露出
したソース及びドレイン領域の珪化物層の表面を窒化さ
せてもよい。以上の工程により歪みSi層をチャネルとす
るＦＥＴ等のトランジスタを作り込むことができ、図４
Ｄに示す構造のトランジスタを有する半導体装置が得ら
れる。
【００９９】ここで、ゲート電極に電圧を印加したとき
にゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜１０
１４の上面に届くように活性層（歪みSi層）の厚さ及び
不純物濃度を定めると、形成されたトランジスタは、完
全空乏型トランジスタとして動作する。また、空乏層が
埋め込み酸化膜１０１４の上面に届かないように活性層
（歪みSi層）の厚さ及び不純物濃度を定めると、形成さ
れたトランジスタは、部分空乏型トランジスタとして動
作する。この例では、歪みSi層のみが空乏化するように
その不純物濃度を定めるとよい。
にゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜１０
１４の上面に届くように活性層（歪みSi層）の厚さ及び
不純物濃度を定めると、形成されたトランジスタは、完
全空乏型トランジスタとして動作する。また、空乏層が
埋め込み酸化膜１０１４の上面に届かないように活性層
（歪みSi層）の厚さ及び不純物濃度を定めると、形成さ
れたトランジスタは、部分空乏型トランジスタとして動
作する。この例では、歪みSi層のみが空乏化するように
その不純物濃度を定めるとよい。
【０１００】なお、図４Ａ〜図４Ｄでは、１つのトラン
ジスタの領域のみが示されているが、所望の機能を達成
する半導体装置を得るために、歪みSOI基板上に多数の
トランジスタその他の回路素子を形成し、これらに配線
を形成し得ることは言うまでもない。
ジスタの領域のみが示されているが、所望の機能を達成
する半導体装置を得るために、歪みSOI基板上に多数の
トランジスタその他の回路素子を形成し、これらに配線
を形成し得ることは言うまでもない。
【０１０１】［半導体装置の例２］上記の基板の製造方
法により製造され得る半導体基板を利用した半導体装置
（デバイス）及びその製造方法の他の例を図５Ａ〜図５
Ｄを参照しながら説明する。
法により製造され得る半導体基板を利用した半導体装置
（デバイス）及びその製造方法の他の例を図５Ａ〜図５
Ｄを参照しながら説明する。
【０１０２】まず、実施例として例示的に説明した上記
の半導体基板（部材）の製造方法を適用して半導体基板
を製造する。この半導体基板は、前述のように、埋め込
み酸化膜（絶縁膜）上に２層以上のSiGe層を有し、その
上に歪みSi層を有する。このような基板も、絶縁膜上に
シリコン層を有するので、SOI基板の一種と言える。し
かし、歪みSi層／SiGe層（多層）／絶縁層の構造を有す
る半導体基板（以下、歪みSOI基板）は、Si単結晶／絶
縁層の構造を有する通常のSOI基板に比べて、より高速
かつ低消費電力のデバイスが得られるとして注目されて
いる。これは、歪みを有しないSi層に対する歪みSi層の
優位性による。
の半導体基板（部材）の製造方法を適用して半導体基板
を製造する。この半導体基板は、前述のように、埋め込
み酸化膜（絶縁膜）上に２層以上のSiGe層を有し、その
上に歪みSi層を有する。このような基板も、絶縁膜上に
シリコン層を有するので、SOI基板の一種と言える。し
かし、歪みSi層／SiGe層（多層）／絶縁層の構造を有す
る半導体基板（以下、歪みSOI基板）は、Si単結晶／絶
縁層の構造を有する通常のSOI基板に比べて、より高速
かつ低消費電力のデバイスが得られるとして注目されて
いる。これは、歪みを有しないSi層に対する歪みSi層の
優位性による。
【０１０３】図５Ａに示す工程では、まず、準備した歪
みSOI基板に、トランジスタを形成すべき活性領域１１
０３及び素子分離領域１０５４を形成する。具体的に
は、例えば、埋め込み絶縁膜１１０４上のSiGe層（多
層）１１０６及び歪みSi層１１０５を島状にパタニング
する方法、ＬＯＣＯＳ酸化法、トレンチ法等により、活
性領域１１０３及び素子分離領域１０５４を形成するこ
とができる。
みSOI基板に、トランジスタを形成すべき活性領域１１
０３及び素子分離領域１０５４を形成する。具体的に
は、例えば、埋め込み絶縁膜１１０４上のSiGe層（多
層）１１０６及び歪みSi層１１０５を島状にパタニング
する方法、ＬＯＣＯＳ酸化法、トレンチ法等により、活
性領域１１０３及び素子分離領域１０５４を形成するこ
とができる。
【０１０４】次いで、歪みSi層１１０５のうちゲート電
極を形成すべき部分が厚くなり、ソース、ドレイン領域
を形成すべき部分が薄くなるようにエッチングする。或
いは、ゲート電極を形成すべき部分のみに歪みＳｉ層が
残るようにパタニングしてもよい。
極を形成すべき部分が厚くなり、ソース、ドレイン領域
を形成すべき部分が薄くなるようにエッチングする。或
いは、ゲート電極を形成すべき部分のみに歪みＳｉ層が
残るようにパタニングしてもよい。
【０１０５】次いで、歪みSi層１１０５の表面にゲート
絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材
料としては、例えば、酸化シリコン、窒化シリコン、酸
化窒化シリコン、酸化アルミニウム、酸化タンタル、酸
化ハフニウム、酸化チタン、酸化スカンジウム、酸化イ
ットリウム、酸化ガドリニウム、酸化ランタン、酸化ジ
ルコニウム、及びこれらの混合物ガラス等が好適であ
る。ここでは、ゲート酸化膜１０５６は、例えば、歪み
Si層１１０５の表面を酸化させたり、歪みSi層１１０５
上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させた
りすることにより形成されることが好ましい。
絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材
料としては、例えば、酸化シリコン、窒化シリコン、酸
化窒化シリコン、酸化アルミニウム、酸化タンタル、酸
化ハフニウム、酸化チタン、酸化スカンジウム、酸化イ
ットリウム、酸化ガドリニウム、酸化ランタン、酸化ジ
ルコニウム、及びこれらの混合物ガラス等が好適であ
る。ここでは、ゲート酸化膜１０５６は、例えば、歪み
Si層１１０５の表面を酸化させたり、歪みSi層１１０５
上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させた
りすることにより形成されることが好ましい。
【０１０６】次いで、ゲート絶縁膜１０５６上にゲート
電極１０５５を形成する。ゲート電極１０５５は、例え
ば、Ｐ型又はＮ型不純物がドープされた多結晶シリコン
や、タングステン、モリブデン、チタン、タンタル、ア
ルミニウム、銅などの金属又はこれらの少なくとも１種
を含む合金や、モリブデンシリサイド、タングステンシ
リサイド、コバルトシリサイドなどの金属珪化物や、チ
タンナイトライド、タングステンナイトライド、タンタ
ルナイトライドなどの金属窒化物などで構成され得る。
ゲート電極１０５５は、例えばポリサイドゲートのよう
に、互いに異なる材料からなる複数の層を積層して形成
されてもよい。ゲート電極１０５５は、例えば、サリサ
イド（セルフアラインシリサイド）と呼ばれる方法で形
成されてもよいし、ダマシンゲートプロセスと呼ばれる
方法で形成されてもよいし、他の方法で形成されてもよ
い。以上の工程により図５Ａに示す構造体が得られる。
電極１０５５を形成する。ゲート電極１０５５は、例え
ば、Ｐ型又はＮ型不純物がドープされた多結晶シリコン
や、タングステン、モリブデン、チタン、タンタル、ア
ルミニウム、銅などの金属又はこれらの少なくとも１種
を含む合金や、モリブデンシリサイド、タングステンシ
リサイド、コバルトシリサイドなどの金属珪化物や、チ
タンナイトライド、タングステンナイトライド、タンタ
ルナイトライドなどの金属窒化物などで構成され得る。
ゲート電極１０５５は、例えばポリサイドゲートのよう
に、互いに異なる材料からなる複数の層を積層して形成
されてもよい。ゲート電極１０５５は、例えば、サリサ
イド（セルフアラインシリサイド）と呼ばれる方法で形
成されてもよいし、ダマシンゲートプロセスと呼ばれる
方法で形成されてもよいし、他の方法で形成されてもよ
い。以上の工程により図５Ａに示す構造体が得られる。
【０１０７】次いで、図５Ｂに示す工程では、まず、
燐、砒素、アンチモンなどのＮ型不純物又はボロンなど
のＰ型不純物を活性領域１１０３に導入することによ
り、比較的低濃度のソース、ドレイン領域１０５８を形
成する。不純物は、例えば、イオン打ち込み及び熱処理
などにより導入することができる。
燐、砒素、アンチモンなどのＮ型不純物又はボロンなど
のＰ型不純物を活性領域１１０３に導入することによ
り、比較的低濃度のソース、ドレイン領域１０５８を形
成する。不純物は、例えば、イオン打ち込み及び熱処理
などにより導入することができる。
【０１０８】次いで、ゲート電極１０５５を覆うように
絶縁膜を形成した後に、これをエッチバックすることに
より、ゲート電極１０５５の側部にサイドウォール１０
５９を形成する。
絶縁膜を形成した後に、これをエッチバックすることに
より、ゲート電極１０５５の側部にサイドウォール１０
５９を形成する。
【０１０９】次いで、再び上記と同一の導電型の不純物
を活性領域１１０３に導入し、比較的高濃度のソース、
ドレイン領域１０５７を形成する。以上の工程により図
５Ｂに示す構造体が得られる。
を活性領域１１０３に導入し、比較的高濃度のソース、
ドレイン領域１０５７を形成する。以上の工程により図
５Ｂに示す構造体が得られる。
【０１１０】次いで、図５Ｃに示す工程では、ゲート電
極１０５５の上面並びにソース及びドレイン領域１０５
７の上面に金属珪化物層１０６０を形成する。金属珪化
物層６０の材料としては、例えば、ニッケルシリサイ
ド、チタンシリサイド、コバルトシリサイド、モリブデ
ンシリサイド、タングステンシリサイドなどが好適であ
る。これらの珪化物は、ゲート電極１０５５の上面並び
にソース及びドレイン領域１０５７の上面を覆うように
金属を堆積させて、その後、熱処理を施すことによっ
て、該金属とその下部のシリコンとを反応させた後に、
該金属のうち未反応部分を硫酸などのエッチャントで除
去することによって形成することができる。ここで、必
要に応じて、金属珪化物層１０６０の表面を窒化させて
もよい。以上の工程により図５Ｃに示す構造体が得られ
る。
極１０５５の上面並びにソース及びドレイン領域１０５
７の上面に金属珪化物層１０６０を形成する。金属珪化
物層６０の材料としては、例えば、ニッケルシリサイ
ド、チタンシリサイド、コバルトシリサイド、モリブデ
ンシリサイド、タングステンシリサイドなどが好適であ
る。これらの珪化物は、ゲート電極１０５５の上面並び
にソース及びドレイン領域１０５７の上面を覆うように
金属を堆積させて、その後、熱処理を施すことによっ
て、該金属とその下部のシリコンとを反応させた後に、
該金属のうち未反応部分を硫酸などのエッチャントで除
去することによって形成することができる。ここで、必
要に応じて、金属珪化物層１０６０の表面を窒化させて
もよい。以上の工程により図５Ｃに示す構造体が得られ
る。
【０１１１】次いで、図５Ｄに示す工程では、まず、シ
リサイド化したゲート電極の上面並びにソース及びドレ
イン領域の上面を覆うように絶縁膜１０６１を形成す
る。絶縁膜１０６１の材料としては、燐及び／又はボロ
ンを含む酸化シリコンなどが好適である。
リサイド化したゲート電極の上面並びにソース及びドレ
イン領域の上面を覆うように絶縁膜１０６１を形成す
る。絶縁膜１０６１の材料としては、燐及び／又はボロ
ンを含む酸化シリコンなどが好適である。
【０１１２】次いで、必要に応じてＣＭＰ法により絶縁
膜１０６１の表面を平坦化した後、コンタクトホールを
形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレー
ザ、Ｆ2エキシマレーザ、電子ビーム、Ｘ線等を利用し
たフォトリソグラフィー技術を適用すると、一辺が０．
２５ミクロン未満の矩形のコンタクトホール、又は、直
径が０．２５ミクロン未満の円形のコンタクトホールを
形成することができる。
膜１０６１の表面を平坦化した後、コンタクトホールを
形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレー
ザ、Ｆ2エキシマレーザ、電子ビーム、Ｘ線等を利用し
たフォトリソグラフィー技術を適用すると、一辺が０．
２５ミクロン未満の矩形のコンタクトホール、又は、直
径が０．２５ミクロン未満の円形のコンタクトホールを
形成することができる。
【０１１３】次いで、コンタクトホール内に導電体を充
填する。導電体の充填方法としては、必要に応じてバリ
アメタル１０６２となる高融点金属やその窒化物の膜を
コンタクトホールの内壁に形成した後に、タングステン
合金、アルミニウム、アルミニウム合金、銅、銅合金な
どの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法
などを利用して堆積させる方法が好適である。ここで、
絶縁膜１０６１の上面よりも高く堆積した導電体をエッ
チバック法やＣＭＰ法により除去してもよい。また、導
電体の充填に先立って、コンタクトホールの底部に露出
したソース及びドレイン領域の珪化物層の表面を窒化さ
せてもよい。以上の工程により歪みSi層をチャネルとす
るＦＥＴ等のトランジスタを作り込むことができ、図５
Ｄに示す構造のトランジスタを有する半導体装置が得ら
れる。
填する。導電体の充填方法としては、必要に応じてバリ
アメタル１０６２となる高融点金属やその窒化物の膜を
コンタクトホールの内壁に形成した後に、タングステン
合金、アルミニウム、アルミニウム合金、銅、銅合金な
どの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法
などを利用して堆積させる方法が好適である。ここで、
絶縁膜１０６１の上面よりも高く堆積した導電体をエッ
チバック法やＣＭＰ法により除去してもよい。また、導
電体の充填に先立って、コンタクトホールの底部に露出
したソース及びドレイン領域の珪化物層の表面を窒化さ
せてもよい。以上の工程により歪みSi層をチャネルとす
るＦＥＴ等のトランジスタを作り込むことができ、図５
Ｄに示す構造のトランジスタを有する半導体装置が得ら
れる。
【０１１４】ここで、ゲート電極に電圧を印加したとき
にゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜１０
１４の上面に届くように活性層（歪みSi層）の厚さ及び
不純物濃度を定めると、形成されたトランジスタは、完
全空乏型トランジスタとして動作する。また、空乏層が
埋め込み酸化膜１０１４の上面に届かないように活性層
（歪みSi層）の厚さ及び不純物濃度を定めると、形成さ
れたトランジスタは、部分空乏型トランジスタとして動
作する。この例では、歪みSi層のみが空乏化するように
その不純物濃度を定めるとよい。
にゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜１０
１４の上面に届くように活性層（歪みSi層）の厚さ及び
不純物濃度を定めると、形成されたトランジスタは、完
全空乏型トランジスタとして動作する。また、空乏層が
埋め込み酸化膜１０１４の上面に届かないように活性層
（歪みSi層）の厚さ及び不純物濃度を定めると、形成さ
れたトランジスタは、部分空乏型トランジスタとして動
作する。この例では、歪みSi層のみが空乏化するように
その不純物濃度を定めるとよい。
【０１１５】なお、図５Ａ〜図５Ｄでは、１つのトラン
ジスタの領域のみが示されているが、所望の機能を達成
する半導体装置を得るために、歪みSOI基板上に多数の
トランジスタその他の回路素子を形成し、これらに配線
を形成し得ることは言うまでもない。
ジスタの領域のみが示されているが、所望の機能を達成
する半導体装置を得るために、歪みSOI基板上に多数の
トランジスタその他の回路素子を形成し、これらに配線
を形成し得ることは言うまでもない。
【０１１６】
【発明の効果】本発明によれば、例えば、絶縁層上に、
シリコン及び付加物質を含む層を有し、その上に歪みシ
リコン層を有する半導体部材を形成するための新規の技
術を提供することができる。
シリコン及び付加物質を含む層を有し、その上に歪みシ
リコン層を有する半導体部材を形成するための新規の技
術を提供することができる。
【０１１７】より具体的には、本発明によれば、例え
ば、高品位の埋め込み絶縁層を有するとともに低欠陥か
つ高濃度のSiGe層を有する半導体部材を作製するために
好適な技術を提供することができる。
ば、高品位の埋め込み絶縁層を有するとともに低欠陥か
つ高濃度のSiGe層を有する半導体部材を作製するために
好適な技術を提供することができる。
【図１Ａ】、
【図１Ｂ】、
【図１Ｃ】、
【図１Ｄ】、
【図１Ｅ】、
【図１Ｆ】、
【図１Ｇ】本発明の第１の実施例の半導体部材の製造方
法を示す図である。
法を示す図である。
【図２Ａ】、
【図２Ｂ】、
【図２Ｃ】、
【図２Ｄ】本発明の第２の実施例の半導体部材の製造方
法を示す図である。
法を示す図である。
【図３Ａ】、
【図３Ｂ】、
【図３Ｃ】、
【図３Ｄ】、
【図３Ｅ】、
【図３Ｆ】本発明の第３の実施例の半導体部材の製造方
法を示す図である。
法を示す図である。
【図４Ａ】、
【図４Ｂ】、
【図４Ｃ】、
【図４Ｄ】半導体装置及びその製造方法の第１の例を示
す図である。
す図である。
【図５Ａ】、
【図５Ｂ】、
【図５Ｃ】、
【図５Ｄ】半導体装置及びその製造方法の第２の例を示
す図である。
す図である。
フロントページの続き
Ｆターム(参考） 5F032 AA06 AA09 AA13 AA35 AA91
CA05 CA09 CA17 DA02 DA13
DA53 DA67 DA71
5F110 AA01 AA09 DD02 DD05 DD13
EE01 EE02 EE03 EE04 EE05
EE06 EE09 EE14 EE32 EE48
FF01 FF02 FF03 FF04 FF22
FF27 FF29 GG01 GG02 GG06
GG07 GG12 GG19 GG42 HJ01
HJ13 HJ22 HK05 HK40 HK42
HL02 HL03 HL04 HL06 HL14
HL22 HL24 HL26 HM15 NN02
NN25 NN26 NN62 NN65 NN66
QQ01 QQ08 QQ11 QQ17 QQ19
Claims (23)
- 【請求項１】 半導体部材の製造方法であって、 第１及び第２の半導体材料を含む第１の結晶層を有する
第１の部材から少なくとも前記第１の結晶層を貼り合わ
せ法により第２の部材に移設して、前記第２の部材を埋
め込み絶縁体及び前記第１の結晶層を有する積層構造体
とする第１工程と、 前記積層構造体の前記第１の結晶層上に前記第１及び第
２の半導体材料を含む第２の結晶層を形成する第２工程
と、 を含み、前記第２の結晶層の第２の半導体材料の濃度
は、前記第１の結晶層の第２の半導体材料の濃度よりも
高いことを特徴とする半導体部材の製造方法。 - 【請求項２】 前記第２の結晶層上に実質的に前記第１
の半導体材料からなる結晶層を形成する第３工程を更に
含むことを特徴とする請求項１に記載の半導体部材の製
造方法。 - 【請求項３】 前記第１工程では、前記埋め込み絶縁体
と前記第１の結晶層との間に実質的に前記第１の半導体
材料からなる結晶層を有する積層構造体を形成すること
を特徴とする請求項１に記載の半導体部材の製造方法。 - 【請求項４】 前記第２の結晶層上に実質的に前記第１
の半導体材料からなる結晶層を形成する第３工程を更に
含み、 前記第１工程では、前記埋め込み絶縁体と前記第１の結
晶層との間に実質的に前記第１の半導体材料からなる結
晶層を有する積層構造体を形成することを特徴とする請
求項１に記載の半導体部材の製造方法。 - 【請求項５】 前記第１工程では、前記第１の部材とし
て、前記第１の結晶層よりも表面側に絶縁層を有する部
材を準備し、前記第１の部材から前記第１の結晶層の
他、前記絶縁層を前記第２の部材に移設して、前記絶縁
層を前記埋め込み絶縁体とする積層構造体を形成するこ
とを特徴とする請求項１乃至請求項４のいずれか１項に
記載の半導体部材の製造方法。 - 【請求項６】 前記第１の部材の絶縁層は、熱酸化法、
スパッタ法及びＣＶＤ法のいずれかによって形成された
ものであることを特徴とする請求項５に記載の半導体部
材の製造方法。 - 【請求項７】 前記埋め込み絶縁体は、熱酸化法、スパ
ッタ法及びＣＶＤ法のいずれかによって形成されたもの
であることを特徴とする請求項１乃至請求項４のいずれ
か１項に記載の半導体部材の製造方法。 - 【請求項８】 前記第１工程では、前記第１の部材とし
て分離層を有する部材を準備し、前記第１の部材を前記
第２の部材に貼り合わせた後に、貼り合わせにより形成
された部材を前記分離層の部分で分離することを特徴と
する請求項１乃至請求項７のいずれか１項に記載の半導
体部材の製造方法。 - 【請求項９】 前記分離層は、陽極化成法又はイオン注
入法により形成されたものであることを特徴とする請求
項８に記載の半導体部材の製造方法。 - 【請求項１０】 前記第１の半導体材料は、シリコンで
あることを特徴とする請求項１乃至請求項９のいずれか
１項に記載の半導体部材の製造方法。 - 【請求項１１】 前記第２の半導体材料は、ゲルマニウ
ムであることを特徴とする請求項１乃至請求項１０のい
ずれか１項に記載の半導体部材の製造方法。 - 【請求項１２】 半導体部材の製造方法であって、 埋め込み絶縁体と、第１及び第２の半導体材料を含む第
１の結晶層とを有する、貼り合わせ法により形成された
積層構造体を準備する第１工程と、 前記積層構造体の前記第１の結晶層上に前記第１及び第
２の半導体材料を含む第２の結晶層を形成する第２工程
と、 を含み、前記第２の結晶層の第２の半導体材料の濃度
は、前記第１の結晶層の第２の半導体材料の濃度よりも
高いことを特徴とする半導体部材の製造方法。 - 【請求項１３】 前記第２の結晶層上に実質的に前記第
１の半導体材料からなる結晶層を形成する第３工程を更
に含むことを特徴とする請求項１２に記載の半導体部材
の製造方法。 - 【請求項１４】 前記第１工程では、前記埋め込み絶縁
体と前記第１の結晶層との間に実質的に前記第１の半導
体材料からなる結晶層を有する積層構造体を準備するこ
とを特徴とする請求項１２に記載の半導体部材の製造方
法。 - 【請求項１５】 前記第２の結晶層上に実質的に前記第
１の半導体材料からなる結晶層を形成する第３工程を更
に含み、 前記第１工程では、前記埋め込み絶縁体と前記第１の結
晶層との間に実質的に前記第１の半導体材料からなる結
晶層を有する積層構造体を準備することを特徴とする請
求項１２に記載の半導体部材の製造方法。 - 【請求項１６】 前記埋め込み絶縁体は、熱酸化法、ス
パッタ法及びＣＶＤ法のいずれかによって形成されたも
のであることを特徴とする請求項１２乃至請求項１５の
いずれか１項に記載の半導体部材の製造方法。 - 【請求項１７】 前記第１の半導体材料は、シリコンで
あることを特徴とする請求項１２乃至請求項１６のいず
れか１項に記載の半導体部材の製造方法。 - 【請求項１８】 前記第２の半導体材料は、ゲルマニウ
ムであることを特徴とする請求項１２乃至請求項１７の
いずれか１項に記載の半導体部材の製造方法。 - 【請求項１９】 前記第1の結晶層は、多孔質層に隣接
して形成されることを特徴とする請求項１又は１２に記
載の半導体部材の製造方法。 - 【請求項２０】 前記第1の結晶層は、多孔質層の表面
の孔の少なくとも一部を封止した後、該表面上に形成さ
れることを特徴とする請求項１又は１２に記載の半導体
部材の製造方法。 - 【請求項２１】 半導体装置の製造方法であって、 第１及び第２の半導体材料を含む第１の結晶層を有する
第１の部材から少なくとも前記第１の結晶層を貼り合わ
せ法により第２の部材に移設して、前記第２の部材を埋
め込み絶縁体及び前記第１の結晶層を有する積層構造体
とする工程と、 前記積層構造体の前記第１の結晶層上に前記第１及び第
２の半導体材料を含む第２の結晶層を形成する工程と、 前記第２の結晶層上に実質的に前記第１の半導体材料か
らなる歪み半導体層を形成する工程と、 前記歪み半導体層をチャネルとする回路素子を形成する
工程と、 を含み、前記第２の結晶層の第２の半導体材料の濃度
は、前記第１の結晶層の第２の半導体材料の濃度よりも
高いことを特徴とする半導体装置の製造方法。 - 【請求項２２】 半導体装置の製造方法であって、 埋め込み絶縁体と、第１及び第２の半導体材料を含む第
１の結晶層とを有する、貼り合わせ法により形成された
積層構造体を準備する工程と、 前記積層構造体の前記第１の結晶層上に前記第１及び第
２の半導体材料を含む第２の結晶層を形成する工程と、 前記第２の結晶層上に実質的に前記第１の半導体材料か
らなる歪み半導体層を形成する工程と、 前記歪み半導体層をチャネルとする回路素子を形成する
工程と、 を含み、前記第２の結晶層の第２の半導体材料の濃度
は、前記第１の結晶層の第２の半導体材料の濃度よりも
高いことを特徴とする半導体装置の製造方法。 - 【請求項２３】 半導体装置の製造方法であって、 請求項１乃至請求項１８のいずれか１項に記載の製造方
法によって製造された半導体部材を準備する工程と、 前記半導体部材上に回路素子を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264672A JP2003078116A (ja) | 2001-08-31 | 2001-08-31 | 半導体部材の製造方法及び半導体装置の製造方法 |
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| JP2001264672A JP2003078116A (ja) | 2001-08-31 | 2001-08-31 | 半導体部材の製造方法及び半導体装置の製造方法 |
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| JP2003078116A true JP2003078116A (ja) | 2003-03-14 |
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109447A (ja) * | 2003-09-30 | 2005-04-21 | Sharp Corp | 応力を低減して層転位を介して緩和シリコン−ゲルマニウムを絶縁体上に作製する方法 |
| JP2005109464A (ja) * | 2003-09-10 | 2005-04-21 | Shin Etsu Handotai Co Ltd | 貼り合せウェーハの製造方法および貼り合わせウェーハ |
| JP2006032968A (ja) * | 2004-07-20 | 2006-02-02 | Sharp Corp | 層の移転を介してシリコン・オン・グラスを製造する方法 |
| US7060597B2 (en) | 2003-05-19 | 2006-06-13 | Toshiba Ceramics Co., Ltd. | Manufacturing method for a silicon substrate having strained layer |
| JP2007526645A (ja) * | 2004-03-05 | 2007-09-13 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 採取薄膜の品質改善処理方法 |
| KR100873299B1 (ko) | 2007-08-20 | 2008-12-11 | 주식회사 실트론 | Ｓｓｏｉ 기판의 제조방법 |
| CN100459042C (zh) * | 2003-12-16 | 2009-02-04 | Nxp股份有限公司 | 在MOSFET结构中形成应变Si-沟道的方法 |
| JP2009532875A (ja) * | 2006-03-30 | 2009-09-10 | フリースケール セミコンダクター インコーポレイテッド | エッチング停止層を用いてソース／ドレイン・ストレッサの形成を最適化する半導体の製造方法 |
| US8686544B2 (en) | 2005-11-16 | 2014-04-01 | Panasonic Corporation | Semiconductor device |
| KR20190047083A (ko) * | 2016-10-13 | 2019-05-07 | 소이텍 | 실리콘-온-절연체 웨이퍼 내의 매립 산화물을 용해시키기 위한 방법 |
-
2001
- 2001-08-31 JP JP2001264672A patent/JP2003078116A/ja not_active Withdrawn
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060597B2 (en) | 2003-05-19 | 2006-06-13 | Toshiba Ceramics Co., Ltd. | Manufacturing method for a silicon substrate having strained layer |
| JP4649918B2 (ja) * | 2003-09-10 | 2011-03-16 | 信越半導体株式会社 | 貼り合せウェーハの製造方法 |
| JP2005109464A (ja) * | 2003-09-10 | 2005-04-21 | Shin Etsu Handotai Co Ltd | 貼り合せウェーハの製造方法および貼り合わせウェーハ |
| JP2005109447A (ja) * | 2003-09-30 | 2005-04-21 | Sharp Corp | 応力を低減して層転位を介して緩和シリコン−ゲルマニウムを絶縁体上に作製する方法 |
| JP4730877B2 (ja) * | 2003-09-30 | 2011-07-20 | シャープ株式会社 | 応力を低減して層転位を介して緩和シリコン−ゲルマニウムを絶縁体上に作製する方法 |
| CN100459042C (zh) * | 2003-12-16 | 2009-02-04 | Nxp股份有限公司 | 在MOSFET结构中形成应变Si-沟道的方法 |
| JP4876067B2 (ja) * | 2004-03-05 | 2012-02-15 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 採取薄膜の品質改善処理方法 |
| JP2007526645A (ja) * | 2004-03-05 | 2007-09-13 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 採取薄膜の品質改善処理方法 |
| JP2006032968A (ja) * | 2004-07-20 | 2006-02-02 | Sharp Corp | 層の移転を介してシリコン・オン・グラスを製造する方法 |
| US8686544B2 (en) | 2005-11-16 | 2014-04-01 | Panasonic Corporation | Semiconductor device |
| JP2009532875A (ja) * | 2006-03-30 | 2009-09-10 | フリースケール セミコンダクター インコーポレイテッド | エッチング停止層を用いてソース／ドレイン・ストレッサの形成を最適化する半導体の製造方法 |
| KR100873299B1 (ko) | 2007-08-20 | 2008-12-11 | 주식회사 실트론 | Ｓｓｏｉ 기판의 제조방법 |
| US7906408B2 (en) | 2007-08-20 | 2011-03-15 | Siltron Inc. | Method of manufacturing strained silicon on-insulator substrate |
| KR20190047083A (ko) * | 2016-10-13 | 2019-05-07 | 소이텍 | 실리콘-온-절연체 웨이퍼 내의 매립 산화물을 용해시키기 위한 방법 |
| KR102217707B1 (ko) * | 2016-10-13 | 2021-02-19 | 소이텍 | 실리콘-온-절연체 웨이퍼 내의 매립 산화물을 용해시키기 위한 방법 |
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