JP2002076347A

JP2002076347A - 半導体装置、半導体基板およびその製造方法

Info

Publication number: JP2002076347A
Application number: JP2000254958A
Authority: JP
Inventors: Tsutomu Tezuka; 勉手塚; Naoharu Sugiyama; 直治杉山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-08-25
Filing date: 2000-08-25
Publication date: 2002-03-15
Anticipated expiration: 2020-08-25
Also published as: JP3712599B2

Abstract

(57)【要約】【課題】従来のＳｉ−ＭＯＳＦＥＴで構成された集積回
路に比べ、大幅に低消費電力・高速動作が可能な集積回
路を実現するための電界効果トランジスタの構造を提供
する。【解決手段】支持基体１上に絶縁膜２が形成され、その
絶縁膜２上にＧｅ組成が３０ａｔｍ％以上の高Ｇｅ組成
のＳｉＧｅバッファ層３（第１の半導体層）と、Ｇｅ層
もしくは第１の半導体層より多くのＧｅを含むＳｉＧｅ
層からなるチャネル層４（第２の半導体層）が積層され
てなる基板５が用いられており、前記基板５にはソース
領域及びドレイン領域６が形成され、それぞれソース電
極（図示せず）、ドレイン電極（図示せず）に接続され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速、低消費電力
の電界効果トランジスタ、特にひずみＧｅもしくはひず
みＳｉＧｅをチャネル層として有する電界効果トランジ
スタを備える半導体装置、前記半導体装置を得るために
必要な半導体基板、及び前記半導体基板の製造方法に関
する。

【０００２】

【従来の技術】基板に平行な面内で圧縮ひずみを受けた
Ｇｅの正孔および電子移動度は、適切な面方位を選択す
ることにより、ｐ、ｎ両チャネルにおいてＳｉの正孔お
よび電子移動度を上回る事が知られている。

【０００３】図１３は、このひずみＧｅをチャネルとし
て用いた従来技術のｐ型トランジスタ構造の１つである
（第１の従来例）。本構造は特開平２−１９６４３６号
公報に開示されている。本構造は、ｎ型Ｓｉ基板６１上
にｐ−Ｓｉ_０．５Ｇｅ_０．５バッファ層６２、ｉ−Ｓｉ
_０．５Ｇｅ_０．５Ｇｅスペーサ層６３、ｉ−Ｇｅチャネ
ル層６４、ｉ−Ｓｉ_０．５Ｇｅ_０．５Ｇｅスペーサ層６
５、ｐ−Ｓｉ_０．５Ｇｅ_０．５層６６、ｉ−Ｓｉ_１−ｘ
Ｇｅ_ｘ層（ｘ＝０．５→０）（ＳｉＧｅキャップ層）６
７、Ｔｉショットキーゲート電極６８が積層されてい
る。また、ソース・ドレイン領域６９がゲート電極６８
直下の両端に形成されている。

【０００４】本構造は、いわゆる変調ドープＦＥＴ（Ｍ
ＯＤＦＥＴ）であり、ｉ−Ｇｅチャネル層６４から離れ
たドーピング層であるｐ−Ｓｉ_０．５Ｇｅ_０．５バッフ
ァ層６２、ｉ−Ｓｉ_０．５Ｇｅ_０．５Ｇｅスペーサ層６
５からチャネル層６４にキャリアが供給されるため、ド
ーピングされた不純物による散乱で正孔移動度が低下す
る事はない。したがって、ひずみＧｅの正孔の高移動度
を生かした高速動作が可能であるとされている。

【０００５】この構造と類似の構造はＥ．Ｍｕｒａｋ
ａｍｉｅｔａｌ．，ＩＥＥＥＴｒａｎｓａｃｔｉ
ｏｎｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖ
ｏｌ．４１，ｐ．８５７（１９９４）、およびＹ．
Ｈ．Ｘｉｅｅｔａｌ．，ＡｐｐｌｉｅｄＰ
ｈｙｓｉｃｓＬｅｔｔｅｒｓＶｏｌ．６３，ｐ．２
２６３（１９９４）においても開示されている。

【０００６】また、別の従来技術として、面内に引張り
ひずみをうけたひずみＳｉをチャネルとして用いたトラ
ンジスタも公知となっている。ひずみＳｉのキャリア移
動度も、上記のひずみＧｅと同様に、ｐ、ｎ両チャネル
においてＳｉを上回る事が知られているので、これらの
トランジスタにおいてはＳｉチャネルのトランジスタに
比べ同じゲートサイズにおいてより大きな駆動力が得ら
れる。その中で、もっとも実用性が高いと考えられるト
ランジスタ構造を図１４に示す（第２の従来例）。

【０００７】本構造は、本発明者を含む研究グループに
よって提案および動作実証された構造である（Ｔ．Ｍ
ｉｚｕｎｏ，Ｓ．Ｔａｋａｇｉ，Ｎ．Ｓｕｇｉ
ｙａｍａ，Ｊ．Ｋｏｇａ，Ｔ．Ｔｅｚｕｋａ，
Ｋ．Ｕｓｕｄａ，Ｔ．Ｈａｔａｋｅｙａｍａ，
Ａ．Ｋｕｒｏｂｅ，ａｎｄＡ．Ｔｏｒｉｕｍ
ｉ，ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｓ
ｐ．９３４（１９９９））。

【０００８】本構造ではＳｉまたはＳｉＧｅ層７１上に
埋め込み酸化膜７２、ＳｉＧｅバッファ層７３、ひずみ
Ｓｉチャネル層７４、ゲート酸化膜７５、ゲート電極７
６が順次積層されてＳｉＧｅバッファ層７３、ひずみＳ
ｉチャネル層７４にソース・ドレイン領域７７が形成さ
れている。

【０００９】本構造では、ひずみＳｉチャネル７４によ
る高キャリア移動度のほか、埋め込み酸化膜７２の存在
により、寄生容量の低下や、不純物濃度を低く抑えたま
ま微細化が出来るので駆動力が上げられる、等のメリッ
トを併せ持つ。したがって、本構造でＣＭＯＳ論理回路
を構成すれば、より高速かつ低消費電力の動作が可能と
なる。

【００１０】また、図１４に示したような酸化膜上のＳ
ｉＧｅバッファ層７３のごとく酸化膜上に高Ｇｅ組成の
ＳｉＧｅ層を有する半導体基板の製造方法として、
（１）薄膜ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌ
ａｔｏｒ）上にＳｉＧｅをエピタキシャル成長する方
法［Ａ．Ｒ．Ｐｏｗｅｌｌｅｔａｌ．，Ａ
ｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６４，１８５６
（１９９４）］、（２）Ｓｉ基板上に形成した酸化膜
と、Ｓｉ基板上にエピタキシャル成長したＳｉＧｅの積
層構造を対向してはりあわせ、後にＳｉＧｅ積層構造の
一部を除去する方法［登録特許第３０３７９３４号、２
９０８７８７号］、（３）前記第２の従来例を作成する
過程で用いられた酸素イオン打ち込みとアニールによる
（ＳＩＭＯＸ法）酸化膜上のＳｉＧｅ結晶の製造方法な
どが提案されている。

【００１１】

【発明が解決しようとする課題】まず、第１の従来例を
実用に供する際に生じる問題点は、ソース・ドレインの
接合リークが大きいという問題である。この第１の従来
例の構造においては、ＳｉＧｅバッファ層６２の厚さは
５００ｎｍというかなり大きい値になっているが、他の
類似の従来例においても数１００ｎｍから１μｍ程度以
上の厚さとなっている。これはＳｉＧｅバッファ層６２
の転位密度を充分低減し、もってチャネル層６４に及ぶ
転位密度を低減させるために必要な厚さである。このと
き、ソース・ドレイン拡散領６９域下部とＳｉＧｅバッ
ファ層６２との界面には、ｐ^＋−ｎ接合面（ｐチャネル
の場合）またはｎ^＋−ｐ接合面（ｎチャネルの場合）が
形成される。

【００１２】ここで、ＳｉＧｅバッファ層６２のＧｅ組
成は５０ａｔｍ％程度以上と高いため、バンドギャップ
の値がＳｉのバンドギャップの値の７５−６０％程度に
なる。ｐｎ接合の逆バイアス飽和電流は、拡散電流と再
結合電流の和で表される。それぞれの成分は真性キャリ
ア密度の２乗、１乗にそれぞれ比例する。真性キャリア
密度は、バンドギャップエネルギーが小さいほど大きく
なり、例えばＧｅの真性キャリア密度はＳｉの千倍以上
大きな値である。したがって、第１の従来例におけるソ
ース・ドレイン領域６９とＳｉＧｅバッファ層６２の間
の接合リークあるいはオフ電流はＳｉに比べ２桁から４
桁も大きくなるという問題が生じる。ＳｉＧｅバッファ
層６２中の転位を介したリーク電流も考えると、さらに
オフ電流は大きくなる。これは、大規模な回路を形成し
たときの消費電力の大幅な増大という問題を引き起こ
す。もし仮に、このリークを低減するため、Ｇｅ組成の
低いＳｉＧｅバッファ層６２を使うと、今度はＧｅチャ
ネル層６４との間の格子定数差が大きくなり、チャネル
に転位が生じるか、あるいはひずみを開放するために表
面に凹凸が出来てしまう。したがって、第１の従来例に
おいては、Ｇｅ組成が５０ａｔｍ％以上の厚いＳｉＧｅ
バッファ層６２を使用せざるを得ないため、ソース−ド
レイン間、あるいはドレイン−基板間のリークはＳｉベ
ースのトランジスタに比べて数桁大きくなる事は避けら
れない。

【００１３】次に、第２の従来例の問題点について述べ
る。図３（ｂ）に、第２の従来例のチャネル近傍におけ
るバンド構造を示す。図３（ｂ）から分かるように、ひ
ずみＳｉチャネル層７４の価電子帯のエネルギーはＳｉ
Ｇｅバッファ層７３の価電子帯端のエネルギーよりも低
いため、正孔チャネルを形成するためにゲートに負のバ
イアスをかけると、表面チャネルが形成するより先にひ
ずみＳｉチャネル層７４とＳｉＧｅバッファ層７３界面
に埋め込みチャネルが形成されてしまう。

【００１４】図１５に第２の従来例のトランジスタとＳ
ｉ−ＭＯＳＦＥＴの電流（ｌｏｇ（Ｉｄ）−電圧（Ｖ
ｇ）曲線を示す。前述の埋め込みチャネルの存在によ
り、図１５に示すように、閾値電圧付近の特性が悪化す
る（Ｓファクターが増加する）。この埋め込みチャネル
の影響はひずみＳｉチャネル層７４の膜厚が薄くなるほ
ど顕著になる。即ち、微細化するほど影響が大きくな
る。したがって、微細ＭＯＳＦＥＴを作製した際に、閾
値電圧を低く設定する事は難しい。

【００１５】また、図１６に第２の従来例のトランジス
タとＳｉ−ＭＯＳＦＥＴの（Ｖｇ（ゲート電圧）−Ｖｔ
ｈ（閾値電圧））−電流特性を示す。この埋め込みチャ
ネルの移動度はＳｉＧｅバッファ層における合金散乱の
影響で移動度が低い。従って、図１６に示すように、通
常の表面チャネルＳｉ−ＭＯＳＦＥＴの駆動力に比べ、
第２の実施例においては、低ゲート電圧においては駆動
力が低くなってしまう。以上の理由により、第２の従来
例においては低消費電力化が困難である。

【００１６】本発明は、ソース−ドレイン間、あるいは
ドレイン、基板間のリーク電流が小さく、また、低消費
電力化が可能な電界効果トランジスタを提供することを
目的とする。

【００１７】また、本発明は上記電界効果トランジスタ
が容易に得られる半導体基板を提供することを目的とす
る。

【００１８】また、酸化膜上のＳｉＧｅ層の製造方法に
ついてみると、まず（１）の方法においては、下地のＳ
ＯＩが必要なので、その分酸化膜上の半導体層の厚さが
増加し、ＦＥＴを作製する際の短チャネル化の妨げとな
る。また、ＳＯＩ上にＳｉＧｅをエピタキシャル成長
し、緩和させるためにアニール処理すると、ＳＯＩ層中
に転位が生じる。

【００１９】また、（２）の方法においては、Ｓｉ基板
上に数μｍの厚さのＳｉＧｅバッファ層を成長し、その
上に所望の組成のＳｉＧｅ薄膜を形成している。この場
合、必然的にクロスハッチと呼ばれる１μｍ程度の周期
の表面のうねりが生じる。更に、バッファ層中に残留し
ている転位を完全に取り除く事は難しく、表面付近で１
０^６ｃｍ^−２程度の密度で転位が生じてしまうという問
題がある。Ｇｅ組成が高くなるほど、転位密度は増加す
る傾向がある。

【００２０】（３）においてはＧｅ組成を高くするとア
ニール時にＧｅが酸素と結合して蒸発し連続的な埋め込
み酸化膜が形成されなかったり表面が荒れてしまったり
する。

【００２１】本発明は、酸化膜上にＳｉＧｅ層を製造す
るにあたりＧｅ組成を高く（３０ａｔｍ％以上）して
も、酸化膜上の積層構造膜厚の増加、転位の発生、ある
いは表面の荒れを抑制することができる半導体基板の製
造方法を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は、支持基体と、
前記支持基体上に形成された絶縁膜と、前記絶縁膜上に
形成され、かつソース領域及びドレイン領域が形成され
た半導体層と、前記半導体層上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に形成されたゲート電極とを
備えた電界効果トランジスタを備える半導体装置におい
て、前記半導体層は、前記絶縁膜と接する側に設けられ
たＧｅ組成が３０ａｔｍ％以上のＳｉＧｅ領域と、前記
絶縁膜と反対側の表面に設けられた、前記ＳｉＧｅ領域
より多くＧｅを含むＳｉＧｅもしくはＧｅのチャネル領
域を備えていることを特徴とする半導体装置である。

【００２３】本発明は、支持基体上に、絶縁膜、Ｇｅ組
成が３０ａｔｍ％以上のＳｉＧｅ層からなる第１の半導
体層、及び前記第１の半導体層より多くＧｅを含むＳｉ
Ｇｅ層もしくはＧｅ層からなる第２の半導体層が順次積
層されてなる基板上に、ゲート絶縁膜、ゲート電極が順
次積層され、かつ前記第１及び第２の半導体層にはソー
ス領域及びドレイン領域が形成されてなる電界効果トラ
ンジスタを備えることを特徴とする半導体装置である。

【００２４】また、本発明は、支持基体上に、絶縁膜、
Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅ層である第１の
半導体層、前記第１の半導体層より多くＧｅを含むＳｉ
Ｇｅ層もしくはＧｅ層である第２の半導体層が順次積層
されてなる半導体基板である。

【００２５】また、本発明の第1の半導体基板の製造方
法は、支持基体上に、絶縁膜と、ＳｉとＧｅとを含む半
導体層とが順次積層された積層構造を形成する工程と、
前記半導体層に酸化処理を施すことによりＳｉ酸化膜
と、前記半導体層より多くＧｅを含むＳｉＧｅ層を生成
せしめる工程とを行うことを特徴とする。

【００２６】また、本発明の第２の半導体基板の製造方
法は、支持基体上に絶縁膜を介して形成されたＳｉ層ま
たはＳｉＧｅ層上にＳｉとＧｅを含む半導体層を形成す
る工程と、前記半導体層に酸化処理を施すことによりＳ
ｉ酸化膜と、前記半導体層より多くＧｅを含むＳｉＧｅ
層を生成せしめる工程を行うことを特徴とする。

【００２７】

【発明の実施の形態】本発明に係る電界効果トランジス
タは、支持基体と、前記支持基体上に形成された絶縁膜
と、前記絶縁膜上に形成され、かつソース領域及びドレ
イン領域が形成された半導体層と、前記半導体層上に形
成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れたゲート電極とを備えた電界効果トランジスタであっ
て、前記半導体層は、前記絶縁膜と接する側に設けられ
たＧｅ組成が３０ａｔｍ％以上のＳｉＧｅ領域と、前記
絶縁膜と反対側の表面に設けられた、前記ＳｉＧｅ領域
より多くＧｅを含むＳｉＧｅもしくはＧｅのチャネル領
域を備えている。

【００２８】Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅと
はＳｉ_１−ｘＧｅ_ｘ（１＞ｘ≧０．３）で表される化合
物である。

【００２９】本発明に係る電界効果トランジスタの一例
を示す概略図を図１に示す。支持基体１上に絶縁膜２が
形成され、その絶縁膜２上に半導体層が形成されてい
る。絶縁膜２は支持基体１と前記半導体層とを電気的に
絶縁するものであり、例えばＳｉ酸化膜などが挙げられ
る。前記半導体層は、Ｇｅ組成が３０ａｔｍ％以上の高
Ｇｅ組成のＳｉＧｅバッファ層３（第１の半導体層）
と、第１の半導体層より多くＧｅを含むＳｉＧｅ層もし
くはＧｅ層からなるチャネル層４（第２の半導体層）が
積層されてなるものが挙げられる。基板５は、前記支持
基体１、絶縁膜２、第１の半導体層、及び第２の半導体
層が積層してなるものである。前記基板５にはソース・
ドレイン領域６が形成され、それぞれソース電極（図示
せず）、ドレイン電極（図示せず）に接続されている。
さらにゲート絶縁膜７およびゲート電極８が積層されて
電界効果トランジスタを構成している。

【００３０】すなわち本発明に係る電界効果トランジス
タは、絶縁膜２上に高Ｇｅ組成のＳｉＧｅバッファ層３
とＧｅ層もしくはＳｉＧｅ層からなるチャネル層４が積
層されている。それにより、従来問題であったソース、
ドレイン間のリーク電流を実用可能なレベルまで抑制す
る事が出来る。また、ＧｅもしくはＳｉＧｅチャネルの
高移動度を生かした低消費電力・高速動作が可能な集積
回路を得ることができる。

【００３１】以下さらに詳細に説明する。

【００３２】ＳｉＧｅバッファ層３上に形成されるチャ
ネル層４にはＳｉＧｅバッファ層３とチャネル層４との
格子定数の差に起因し結晶構造にひずみが導入される。
それによりチャネル層４におけるＧｅの正孔および電子
の移動度がＳｉの正孔および電子移動度を大幅に上回
り、素子を高速化できる。チャネル層４においてはひず
みが導入されない場合であっても良く、その場合でも電
子、正孔の移動度はＳｉに比べ十分大きくなる。しかし
ながらひずみが導入されていた方が電子、正孔の移動度
がより高くなる。

【００３３】また、図２に、第１の従来技術と本発明に
係る電界効果トランジスタにおけるソース領域またはド
レイン領域部分のｐｎ接合部分の拡大図を示す。図２
（ａ）は、図１３に示す第１の従来例に係る電界効果ト
ランジスタのソース領域又はドレイン領域のｐｎ接合部
分の拡大図である。図２（ｂ）は図１に示す本発明に係
る電界効果トランジスタの基板におけるソース領域又は
ドレイン領域のｐｎ接合部分の拡大図である。図２
（ｂ）に示す本発明の電界効果トランジスタにおいて
は、絶縁膜２上に形成されたＳｉＧｅバッファ層３とチ
ャネル層４とにソース・ドレイン領域６が形成されてい
る。絶縁膜２の存在により、支持基体へのリーク電流は
完全に抑制される。また、ｐｎ接合面の面積が大幅に減
少すること、およびゲート電圧をかけることによりチャ
ネル層４、ＳｉＧｅバッファ層３がいずれも空乏化され
ることにより、ソース−ドレイン間のリーク電流は第１
の従来例に比べ著しく減少する。

【００３４】これに対し、図２（ａ）に示す第１の従来
例の電界効果トランジスタの基板においては、厚い（＞
５００ｎｍ）バッファ層６２上にｉ−Ｇｅチャンネル層
６４及びＳｉＧｅキャップ層６７が積層されている。ま
た、ソースあるいはドレイン領域６９が形成されてい
る。図２（ａ）では図２（ｂ）の如くの絶縁膜２が存在
しないため、支持基体へのリークが生じる。また、ｐｎ
接合の面積が大きいこと、バッファ層６２中に残存する
転移のためソース、ドレイン間のリーク電流は本発明に
比べ著しく大きくなる。

【００３５】また、図３（ａ）に、本発明に係る電界効
果トランジスタのチャネル層近傍におけるバンド構造を
示す。本発明の如くの構成にすると図３（ａ）から分か
るように、チャネル層（Ｇｅ）４の価電子帯のエネルギ
ーはＳｉＧｅバッファ層（Ｓｉ_０．３Ｇｅ_０．７）３の
価電子帯端のエネルギーよりも高くなるため、正孔チャ
ネルを形成するためにゲート電極に負のバイアスをかけ
ると、表面チャネルのみが形成される。したがって第２
の従来例の如く埋め込みチャネルの存在しないことによ
り、閾値電圧付近の特性が悪化せず、閾値電圧を低く設
定する事ができる。また、低ゲート電圧においての駆動
力を高くすることができる。以上の理由により、本発明
において低消費電力化が実現できる。

【００３６】なお、従来のＳｉ−ＭＯＳＦＥＴにおいて
も、同様な構造のＳＯＩ基板が使用されているが、これ
は主に基板−配線間の寄生容量や領域の接合容量を小さ
くする事による高速化を目的としている。本発明におけ
る絶縁膜２の役割は、ＳｉＧｅもしくはＧｅチャネル層
に対してはオフ電流の抑制であり、実用上本質的である
のに対し、従来のＳｉ−ＭＯＳＦＥＴに対しては、付加
的な機能を与えるに過ぎない。

【００３７】本発明の電界効果トランジスタにおいて
は、ＳｉＧｅバッファ層３（第１の半導体層）の転位密
度が１０^６ｃｍ^−２以下であることが望ましい。それに
より素子あるいはＬＳＩの歩留まりを実用的なレベルに
することが出来る。転位密度はより好ましくは１０^４ｃ
ｍ^−２以下である。

【００３８】また、ＳｉＧｅバッファ層３（第１の半導
体層）のＧｅ組成の深さ方向分布が実質的に均一である
とＳｉＧｅバッファ層３中に微済みが蓄積しないので転
移が発生しにくい。よって転位密度を低減するためには
ＳｉＧｅバッファ層３（第１の半導体層）のＧｅ組成の
深さ方向分布が実質的に均一であることが望ましい。

【００３９】本発明の電界効果トランジスタにおいて、
チャネル層４（第１の半導体層）とゲート絶縁膜７間に
はＳｉキャップ層が設けられていることが望ましい。こ
れにより電界効果トランジスタの製造工程におけるＧｅ
表面の酸化を防ぐ。さらに、ゲート絶縁膜７との界面が
Ｇｅ中に形成される事を防ぎ、もって界面準位の増大を
防ぐことができる。さらに、膜厚がＳｉＧｅバッファ層
３のＳｉＧｅに対する臨界膜厚（格子定数の不整合によ
り転位の発生する最小の厚さ）以下であると、転位が発
生しない。これらの効果により、キャリアの移動度を高
く保つ事ができる。

【００４０】また、本発明の半導体基板は、上記本発明
に係る電界効果トランジスタを製造するために用いら
れ、ＳｉＧｅバッファ層３及びチャネル層４に相当する
高Ｇｅ組成の層を２層有する半導体基板であり、本発明
の半導体基板を用いて電界効果トランジスタを製造すれ
ば、ソース−ドレイン間、あるいはドレイン−基板間の
リーク電流が小さく、また、高速動作、低消費電力化が
可能な電界効果トランジスタを提供することができる。

【００４１】本発明の半導体基板においては、ＳｉＧｅ
バッファ層３（第１の半導体層）の転位密度が１０^６ｃ
ｍ^−２以下であることが望ましい。それにより半導体装
置あるいはＬＳＩの歩留まりを実用的なレベルにするこ
とが出来る。転位密度はより好ましくは１０^４ｃｍ^−２
以下である。

【００４２】本発明の半導体基板においては、ＳｉＧｅ
バッファ層３（第１の半導体層）のＧｅ組成の深さ方向
分布が実質的に均一であることがのぞましい。

【００４３】また、例えば本発明に係る電界効果トラン
ジスタ用にはＳｉＧｅバッファ層として高Ｇｅ組成（３
０ａｔｍ％以上）のＳｉＧｅ層が形成された半導体基板
が必要である。その高Ｇｅ組成のＳｉＧｅ層を有する半
導体基板を製造するために用いられる本発明に係る第１
及び第２の半導体基板の製造方法においては、支持基体
上に形成された絶縁膜上に直接、もしくは前記絶縁膜に
上形成されたＳｉ層またはＳｉＧｅ層上に、低Ｇｅ組成
のＳｉとＧｅ層を含む半導体層を作成し酸化処理、具体
的には酸化性雰囲気で加熱処理することによりＳｉ酸化
膜の生成と同時にＧｅが濃縮された高Ｇｅ組成のＳｉＧ
ｅ層の生成を同時に行うものである。

【００４４】すなわち低Ｇｅ組成のＳｉとＧｅ層を含む
半導体層に酸化処理を施すことにより、低Ｇｅ組成のＳ
ｉとＧｅ層を含む半導体層の表面からＳｉ原子が選択的
に酸化されてＳｉ酸化膜を形成し、さらにＧｅ原子が形
成されたＳｉ酸化膜から吐き出され、前記半導体層の内
部のＳｉとＧｅを含む半導体層中に蓄積される。これ
は、ＳｉＯ_２のＳｉ−Ｏ間の結合がＧｅＯ_２またはＧｅ
ＯのＧｅ−Ｏ結合に比べて化学的に安定であるため、酸
素原子が優先的にＳｉ原子と結合するためである。した
がってＧｅが濃縮されて高Ｇｅ組成のＳｉＧｅ層とＳｉ
酸化膜が生成する。

【００４５】このとき生成したＳｉ酸化膜を必要に応じ
て除去すればよい。さらに必要に応じてＳｉＧｅバッフ
ァ層の残部や及びチャネル層等を形成する工程を行う。

【００４６】本発明の第１及び第２の製造方法によれ
ば、ＳｉとＧｅを含む半導体層に対し酸化処理、具体的
には酸化性雰囲気で加熱処理することによりＧｅ原子が
ＳｉとＧｅを含む半導体層中で十分に拡散し、生成した
ＳｉＧｅ層中のＧｅ濃度が均一になる。この層を例えば
本発明に係る電界効果トランジスタにおけるＳｉＧｅバ
ッファ層として用いれば、Ｇｅ組成の不均一によるＳｉ
Ｇｅバッファ層内部のひずみは生じない。その結果、十
分格子緩和した上で、転位密度を１０^６ｃｍ⁻ ^２以下に
抑制する事が出来る。

【００４７】図４、図５を用いてこれを説明する。図４
は本発明にかかる半導体基板の製造方法において前記Ｓ
ｉとＧｅを含む半導体層の酸化中のＧｅ組成分布を説明
する図である。Ｇｅ原子がＳｉとＧｅを含む半導体層
（Ｓｉ_１−ｘＧｅ_ｘ）中でＧｅ原子が界面に蓄積するか
拡散するかは、大雑把に言えば、単位時間あたりのＧｅ
の拡散長と、酸化によってＳｉＧｅが消費される厚さ
（消費率）の大小関係によってきまると考えてよい。拡
散長が消費率より大きければ、ＧｅはＳｉＧｅ層中に拡
散しＧｅ組成は深さ方向に均一になり、逆であれば界面
に蓄積する（図４）。

【００４８】図５はＳｉ中のＧｅ原子の拡散長と、酸化
により単位時間あたりにＳｉＧｅが消費される厚さとの
関係を示す図である。図５（ａ）を見ると、雰囲気ガス
が１００％Ｏ_２である場合９５０℃以上であれば、拡散
長が消費率を常に上回っていることがわかる。

【００４９】ただし、酸化直後の消費率を見ると、９５
０℃以上においても拡散長と同程度の値であり、酸化直
後においては界面にＧｅがある程度蓄積する。蓄積領域
の膜厚が臨界膜厚より十分薄ければ問題ないが、同程度
か厚くなった場合には転位が発生する。この様な酸化直
後における転位発生のリスクを低減するためには、温度
を変えずに（即ち拡散長を変えずに）消費率を小さくし
てやればよい。そのために、雰囲気ガスとして不活性ガ
スで希釈した酸素ガスを用いることが望ましい。消費率
はほぼ酸素分圧に比例するので、５０％に希釈した酸素
ガスを用いると消費率はほぼ半分になり、拡散長に対し
て十分大きなマージンが得られる（図５（ｂ））。その
ため５０％以下に希釈した酸素ガスを用いることが望ま
しい。

【００５０】また、本発明の第１及び第２の製造方法に
よれば、Ｓｉ酸化膜が粘性流体的になり、ＳｉＧｅ層と
Ｓｉ酸化膜との界面が滑りよくなり、ＳｉＧｅ層のＧｅ
組成の増大に伴う格子定数の増大が妨げられない。これ
らの効果により、転位を発生することなくＧｅ濃縮と薄
膜化と格子緩和を同時に達成できる。また、表面の荒れ
も少なくなる。

【００５１】以上の結果、得られたＳｉＧｅ層上にさら
にチャネル層を形成した際に従来の方法に比べて転位密
度の低いチャネル層を得ることが出来るので、キャリア
の移動度を高く保つ事ができ、かつリーク電流を抑制で
きる電界効果トランジスタを提供することができる。

【００５２】

【実施例】（実施例１）図６に、第１の実施例の電界効
果トランジスタの概略図を示す。本実施例は、支持基体
１１として（００１）Ｓｉ基板を用い前記支持基体上に
絶縁膜１２である埋め込み酸化膜、第１の半導体層であ
るＳｉＧｅバッファ層１３、第２の半導体層であるひず
みＧｅからなるチャネル層１４、Ｓｉキャップ層１５が
積層されてなる半導体基板１６にゲート絶縁膜１７、ゲ
ート電極１８が順次積層されている。ＳｉＧｅバッファ
層１３とチャネル層１４におけるゲート領域の両端には
ソース、ドレイン電極にオーミック接触を得るためのソ
ース領域及びドレイン領域１９および金属との反応層２
０が形成されている。

【００５３】本発明に係る電界効果トランジスタにおい
ては、支持基体１１として用いるＳｉ基板１１の面方位
としては、（００１）だけではなく、他の面方位、例え
ば（１１１）基板、（１１０）基板を用いても良い。

【００５４】本発明に係る電界効果トランジスタにおい
ては、チャネル層１４の厚さは３ｎｍ以上の厚さがある
ことが望ましい。３ｎｍ以上の厚さが必要である理由
は、キャリアの大部分をチャネル層１４中に閉じ込める
ためである。すなわち、ゲート絶縁膜１７直下に形成さ
れる反転層チャネルの深さ方向の幅が５ｎｍ程度であ
り、Ｓｉキャップ層１５の厚さを考慮してもチャネル層
１４の厚さは少なくとも３ｎｍは必要となる。

【００５５】また、チャネル層１４の膜厚はＳｉＧｅバ
ッファ層１３のＧｅ組成に応じた臨界膜厚によって上限
が存在する。例えば、Ｇｅ組成が７０ａｔｍ％の時、チ
ャネル層１４厚の上限は５ｎｍとなる。

【００５６】本発明に係る電界効果トランジスタにおい
ては、ＳｉＧｅバッファ層１３の厚さは原理的には任意
に設定しえる。しかしゲート長が１００ｎｍ以下の電界
効果トランジスタを作製する場合、短チャネル効果を抑
制するためにチャネル層１４とＳｉＧｅバッファ層１３
を合わせた膜厚はチャネル領域において３５ｎｍ以下で
あることが望ましい。

【００５７】本発明の電界効果トランジスタは、ＳｉＧ
ｅバッファ層１３のＧｅ組成は３０ａｔｍ％以上であ
る。ＳｉＧｅバッファ層１３に含まれるＧｅ組成が３０
ａｔｍ％未満であるとチャネル層１４のひずみが大きく
なり３ｎｍ以上の厚さで平坦な膜が得られなくなるから
である。

【００５８】さらに望ましくは６０ａｔｍ％以上が望ま
しい。ＳｉＧｅバッファ層１３のＧｅ組成が６０ａｔｍ
％未満の場合、チャネル層１４を３ｎｍ以上積層する
と、チャネル層４に転位が生じる可能性があるからであ
る。これは、ＳｉＧｅバッファ層１３のＧｅ組成６０ａ
ｔｍ％に対するＧｅの熱力学的臨界膜厚が３ｎｍだから
である。

【００５９】更に望ましいＧｅ組成の範囲は、６０ａｔ
ｍ％以上８０ａｔｍ％以下である。この上限値８０ａｔ
ｍ％は、ひずみによる正孔移動度の増大の効果を享受す
るための設定値である。すなわち、Ｇｅ組成が８０ａｔ
ｍ％以下であると、チャネル層１４に加えられるひずみ
の影響で、正孔のフォノン散乱移動度が、無ひずみのＧ
ｅに対する移動度の２倍以上になる。

【００６０】本発明の電界効果トランジスタにおいては
チャネル層１４はＳｉＧｅバッファ層１３より多くＧｅ
を含むＳｉＧｅ層もしくはＧｅ層である。チャネル層１
４のＧｅ組成が高いほどキャリア移動度が高くなるので
Ｇｅ層からなるチャネル層が最も望ましい。

【００６１】本発明に係る電界効果トランジスタにおい
ては、チャネル層１４の表面を保護するためにチャネル
層１４とゲート絶縁膜１７との間に極薄のＳｉキャップ
層１５が積層されていることが望ましい。チャネル層１
４上のＳｉキャップ層１５は、トランジスタの製造工程
におけるＧｅ表面の酸化を防ぐ。さらに、ゲート絶縁膜
１７との界面がチャネル層１４中に形成される事を防
ぎ、もって界面準位の増大を防ぐ。またＳｉキャップ層
１５の膜厚は、転位を生じさせないため、２ｎｍ以下で
あることが望ましい。これはＳｉＧｅバッファ層１３の
Ｇｅ組成が８０ａｔｍ％の場合のＳｉキャップ層の熱力
学的臨界膜厚は２ｎｍであるからである。

【００６２】さらに、このＳｉキャップ層１５厚は薄い
ほど好ましいが、膜厚の揺らぎ等を考慮すると０．５ｎ
ｍ以上の膜厚であることが望ましい。

【００６３】Ｓｉキャップ層１５のない構造も可能であ
る。この場合、ゲート絶縁膜１７として、後述する材料
のほか、Ｇｅ窒化膜を用いる事も出来る。このＧｅ窒化
膜は、ＣＶＤによる堆積の他、Ｇｅ表面を直接アンモニ
アガスや窒素ガスを用いて窒化することでも得られる。

【００６４】本発明に係る電界効果トランジスタにおい
てゲート絶縁膜１７としては、図７のようなＺｒシリケ
ート／ＺｒＯ_２の積層膜を用いることができる。図７に
おいてＺｒシリケート層２１上にＺｒＯ_２層２２が積層
されている。ここでシリケートとはＳｉＯ_２中にＺｒ，
Ｈｆ，Ｌａなどの金属が固溶した物質である。

【００６５】また、ゲート絶縁膜１７の材料としてはＳ
ｉ酸化膜（ＳｉＯ_２）はもちろん、Ｓｉ窒化膜（Ｓｉ_３
Ｎ_４）、Ｓｉ酸窒化膜（ＳｉＯ_ｘＮ_ｙ）、Ａｌ_２Ｏ_３、
Ｔａ_２Ｏ_５、ＴｉＯ_２、Ｙａ_２Ｏ_３等の高誘電体ゲート
絶縁膜も用いる事が出来る。

【００６６】ソース領域及びドレイン領域１９の膜厚は
ゲート長１００ｎｍ以下の場合３５ｎｍ以下に抑えなけ
ればならない。このときそのままではソース・ドレイン
領域が薄いことに起因する寄生抵抗が増加する。これを
抑えるため、ソース・ドレイン領域はゲート側壁下部近
傍までＳｉおよびＧｅと金属（Ｃｏ，Ｔｉ，Ｎｉ）との
化合物２０（シリサイド、ジャーマナイド）とすること
により抵抗を低く抑えることができる。

【００６７】ゲート電極１８としては、ｐ型またはｎ型
にドーピングされたポリＳｉまたはポリＳｉＧｅを用い
る事ができる。Ｗなどの金属を用いる事も可能である。

【００６８】次に、本実施例の電界効果トランジスタの
製造方法を図８を用いて説明する。

【００６９】まず、支持基体であるＳｉ層３１上に埋め
込み酸化膜３２およびＳＯＩ膜３３が形成されたＳＯＩ
基板３４（ＳＯＩ膜３３の厚さ２０ｎｍ）上に、ＵＨＶ
−ＣＶＤ法またはＭＢＥ法またはＬＰ−ＣＶＤ法にてＳ
ｉ_０．９Ｇｅ_０．１膜３５を５６ｎｍ、Ｓｉ層３６を５
ｎｍエピタキシャル成長する。この時、各膜厚は成長温
度における臨界膜厚を未満とすることにより、転位は生
じない［図８（１）］。このときＳＯＩ基板３４の代わ
りにＳｉ基板上に酸化膜を形成した基板、Ｓｉ基板上に
酸化膜及びＳｉＧｅ層を順次形成した基板を用いても良
い。

【００７０】つぎに、このウェハーを酸化炉に投入して
加熱し、酸化処理を行う。それによりＳｉ_０．９Ｇｅ
_０．１膜３５よりも多くＧｅを含有するＳｉＧｅ層（Ｓ
ｉ_０． _３Ｇｅ_０．７層）３７とＳｉ酸化膜３８が形成さ
れる。加熱は窒素で５０％に希釈した酸素ガスを用いて
１０００℃にて１６時間、生成したＳｉＧｅ層３７が８
ｎｍになるまで酸化を行う。あるいは、１０００℃、５
０％酸素で３時間酸化後、１００％酸素に切り替えてあ
と８時間２０分酸化する。あるいは、１０５０℃、５０
％酸素で１時間２３分酸化後、温度を１０００℃に下
げ、１００％酸素で８時間２０分酸化する。酸化の結
果、ＳｉＧｅ層３７のＧｅ組成は７０ａｔｍ％に濃縮さ
れる［図８（２）］。

【００７１】ここで、酸化温度はＳｉＧｅ層３７の融点
を超えないように注意しなければならない。本実施例の
ように、Ｇｅ組成７０ａｔｍ％の多くＧｅを含有するＳ
ｉＧｅ層３７を得るためには、最終的な酸化温度は１０
２５℃以下でなければならない。酸化時間を短縮するた
めには、ＳｉＧｅ層３７中のＧｅ組成に応じた融点を超
えない範囲で、始めは温度を高く設定し、徐々に、ある
いは段階的に温度を下げていくのが有効である。

【００７２】次に、Ｓｉ酸化膜３８を剥離、表面洗浄の
後、再びＵＨＶ−ＣＶＤ法またはＭＢＥ法またはＬＰ−
ＣＶＤ法にて厚さ５ｎｍのＳｉ_０．３Ｇｅ_０．７の組成
を有するＳｉＧｅバッファ層３７´、厚さ５ｎｍのＧｅ
からなるＧｅチャネル層３９を順次形成する。

【００７３】引き続き、Ｇｅチャネル層３９上にＳｉキ
ャップ層としてアモルファスＳｉ層４０を２ｎｍ堆積す
る。アモルファスＳｉを堆積するためには、基板温度を
３００℃以下に下げてからＳｉ原料（Ｓｉ原子またはシ
ランガスまたはジシランガス）を供給すればよい［図８
（３）］。Ｇｅチャネル層３９上にＳｉ層４０をアモル
ファス状態で堆積することにより、格子不整合に起因す
る表面の凹凸やアイランドの形成を防ぎ、平坦な表面を
得ることが出来る。このアモルファスＳｉ層は後工程で
結晶化するが、その際Ｓｉ層表面は酸化膜で覆われてい
るため、Ｓｉが結晶化する際にも表面の平坦性は保たれ
る。したがって、電界効果トランジスタを形成した際、
キャリアの移動度を高く保つ事ができる。

【００７４】一方、Ｇｅチャネル層３９上にＳｉを直接
エピタキシャル成長すると、格子不整合に起因する表面
の凹凸やアイランドが形成されてしまうため望ましくな
い。

【００７５】次に、塩酸・過酸化水素混合液でアモルフ
ァスＳｉ層４０表面に０．５ｎｍ程度のＳｉ酸化膜（図
示せず）を形成後、ゲート絶縁膜としてＺｒＯ_２膜４１
をレーザーアブレーション、またはスパッタ法にて堆積
し、引き続きポリＳｉＧｅゲート電極４２を堆積する
［図８（４）］。この時、基板温度が５００℃以上にな
るので、アモルファスＳｉ層４０は固相成長して結晶化
する。

【００７６】このようにして得られたウェハーにソース
・ドレイン領域４３などを形成し、通常のＭＯＳＦＥＴ
プロセスと同様にしてトランジスタに加工する［図８
（５）］。

【００７７】ここで、図８（２）に示す高Ｇｅ組成のＳ
ｉＧｅ層３７を有する構造を得るための別の方法を示
す。まず、Ｓｉ基板上に厚さ１μｍの傾斜組成Ｓｉ
_１−ｘＧｅ_ｘ層（ｘ＝０→０．１）、厚さ１．５μｍの
Ｓｉ_０．９Ｇｅ_０．１層、厚さ２０ｎｍのＳｉ層をＵＨ
Ｖ−ＣＶＤ法またはＭＢＥ法またはＬＰ−ＣＶＤ法にて
積層する。

【００７８】つぎに、酸素イオンを加速電圧１６０ｋ
ｅＶ、ドーズ量４ｘ１０^１７ａｔｏｍｓ／ｃｍ^２注入
し、９００℃で表面に熱酸化膜を１０ｎｍ以上形成す
る。酸素イオンを打ち込むＳｉＧｅ層のＧｅ組成が１０
ａｔｍ％と低いのは、連続的で均一な埋め込み酸化膜を
得るためである。Ｇｅ組成が３０ａｔｍ％以上では、こ
の方法で連続的な埋め込み酸化膜を得ることは出来ない
［Ｙ．Ｉｓｈｉｋａｗａｅｔａｌ．，Ａｐｐｌ．
Ｐｈｙｓ．Ｌｅｔｔ．，７５，９８３（１９９
９）］。

【００７９】つぎに酸素をわずか（０．５％）に含むア
ルゴンガス雰囲気中で１３００℃、４時間アニールする
と、酸化膜−ＳｉＧｅ界面から３００ｎｍ基板側に埋め
込み酸化膜が形成される。この埋め込み酸化膜からはＧ
ｅが排除され、ほぼ純粋なＳｉＯ_２となる。次に、該ウ
ェハーを弗酸・硝酸混合液にてＳｉＧｅ層が５６ｎｍに
なるまでエッチングする。

【００８０】次に、酸素雰囲気中でＳｉＧｅ層が８ｎｍ
になるまで酸化するとＧｅ組成が７０ａｔｍ％にまで増
大し、図８（２）の構造ができる。（実施例２）図９に、第２の実施例の電界効果トランジ
スタの概略図を示す。本実施例においては、ソース・ド
レイン領域の膜厚が薄いことに起因する寄生抵抗の増加
を抑えるため、実施例１の図６に示すトランジスタにお
いて、ソース・ドレイン領域１９の表面を選択ＣＶＤ法
によりＡｌまたはＷの薄膜５０で覆っている。（実施例３）図１０に、第三の実施例の電界効果トラン
ジスタの概略図を示す。本実施例においては、寄生抵抗
を抑えるため、実施例１の図６に示すトランジスタにお
いて、ソース・ドレイン領域１９の上に選択的にＳｉ
_０．３Ｇｅ_０．７層５１を堆積し、ソース・ドレイン領
域厚を１００ｎｍまで厚くしている。この構造を作製す
るためには、一旦全面にＳｉＯ_２マスクを堆積した後、
ソース・ドレイン領域上部表面のみを露出させ、選択Ｃ
ＶＤ法によりＳｉＧｅ層を堆積すればよい。（実施例４）図１１に、第四の実施例の電界効果トラン
ジスタの概略図を示す。本実施例は、実施例１の図６に
示すトランジスタにおいて、ＳｉＧｅバッファ層１３が
２層構造となっている。酸化によって形成されたＧｅ組
成５５ａｔｍ％、厚さ５ｎｍの第１のバッファ層５２上
にＧｅ組成７５ａｔｍ％、厚さ１０ｎｍの第２のバッフ
ァ層５３が積層されている。本実施例によれば、Ｇｅチ
ャネルに加えられるひずみが、第２のバッファ層の存在
により第１のバッファ層だけの場合に比べ増大する。し
たがって、第１の実施例に比べ、第１のバッファ層のＧ
ｅ組成を低く抑える事が出来るので、酸化時の膜厚制御
のマージンが増大し、歩留まりが向上する。

【００８１】なお、この実施例の変形例として、第２の
バッファ層のＧｅ組成が表面に近づくにつれて連続的、
または段階的に増大する構造も可能である。（実施例５）図１２に、図６に示す第１の実施例に示す
電界効果トランジスタをＣＭＯＳインバータに適用した
例を示す。ｐチャネルとｎチャネルのＭＯＳＦＥＴは埋
め込み酸化膜に達するトレンチ（溝）によって絶縁され
ている。また、基板１１は閾値を調整するためのバック
ゲートとして機能するようにバイアスされている。

【００８２】

【発明の効果】以上述べた如く本発明の半導体装置及び
半導体基板によればＳｉ−ＭＯＳＦＥＴよりも低消費電
力で高速動作が可能なＭＩＳＦＥＴを得ることが出来
る。また、これらのＭＩＳＦＥＴを用いて、従来よりも
低消費電力で高速動作が可能な集積回路が得られる。

【００８３】本発明の半導体基板の製造方法によれば、
転位密度の低い、かつ格子緩和した高Ｇｅ組成のＳｉＧ
ｅ層が形成される。

【図面の簡単な説明】

【図１】本発明に係る電界効果トランジスタの一例を
示す概略図。

【図２】第１の従来技術と本発明に係る電界効果トラ
ンジスタにおけるソース領域またはドレイン領域部分の
ｐｎ接合部分の拡大図。

【図３】本発明と第２の従来技術に係る電界効果トラ
ンジスタのチャネル層近傍におけるバンド構造を示す
図。

【図４】本発明にかかる半導体基板の製造方法におけ
るＳｉとＧｅを含む半導体層を酸化中のＧｅ組成分布を
説明する図。

【図５】Ｓｉ中のＧｅ原子の拡散長と、酸化により単
位時間あたりにＳｉＧｅが消費される厚さとの関係を示
す図。

【図６】第１の実施例の電界効果トランジスタの概略
図。

【図７】ゲート絶縁膜の一例を示す概略図。

【図８】本実施例の電界効果トランジスタの製造方法
を示す工程図。

【図９】第２の実施例の電界効果トランジスタの概略
図。

【図１０】第三の実施例の電界効果トランジスタの概
略図。

【図１１】第四の実施例の電界効果トランジスタの概
略図。

【図１２】第１の実施例に示す電界効果トランジスタ
をＣＭＯＳインバータに適用した例を示す概略図。

【図１３】第１の従来例の電界効果トランジスタ構造
を示す概略図。

【図１４】第２の従来例の電界効果トランジスタ構造
を示す概略図。

【図１５】第２の従来例のトランジスタとＳｉ−ＭＯ
ＳＦＥＴの電流（ｌｏｇ（Ｉｄ）−電圧（Ｖｇ）の関係
を示す特性図。

【図１６】第２の従来例のトランジスタとＳｉ−ＭＯ
ＳＦＥＴの（Ｖｇ（ゲート電圧）−Ｖｔｈ（閾値電
圧））−電流の関係を示す特性図。

【符号の説明】

１・・・支持基体２・・・絶縁膜３・・・ＳｉＧｅバッファ層３（第１の半導体層）４・・・チャネル層（第２の半導体層）５・・・基板６・・・ソース領域、ドレイン領域７・・・ゲート絶縁膜８・・・ゲート電極１１・・・支持基体１２・・・絶縁膜１３・・・第１の半導体層（ＳｉＧｅバッファ層）１４・・・第２の半導体層（ひずみＧｅからなるチャネ
ル層）１５・・・Ｓｉキャップ層１６・・・半導体基板１７・・・ゲート絶縁膜１８・・・ゲート電極１９・・・ソース領域及びドレイン領域２０・・・金属との反応層２０が形成されている。３１・・・Ｓｉ層３２・・・埋め込み酸化膜３３・・・ＳＯＩ膜３４・・・ＳＯＩ基板３５・・・Ｓｉ_０．９Ｇｅ_０．１膜３６・・・Ｓｉ層３７・・・高Ｇ組成のＳｉＧｅ層（Ｓｉ_０．３Ｇｅ
_０．７層）３７´ ・・・ＳｉＧｅバッファ層３８・・・Ｓｉ酸化膜３９・・・Ｇｅチャネル層４０・・・アモルファスＳｉ層４１・・・ゲート絶縁膜４２・・・ゲート電極

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１８ＥＦターム(参考） 5F048 AA08 AB03 AC04 BA14 BA16 BB06 BB09 BD05 5F110 AA01 AA06 AA09 BB04 CC02 DD05 DD13 EE04 EE08 EE09 EE30 FF01 FF02 FF03 FF04 FF07 FF09 FF26 FF27 FF28 FF29 GG01 GG02 GG03 GG06 GG07 GG13 GG19 GG24 GG28 GG42 GG44 GG47 GG57 HK03 HK04 HK05 HK34 HM19 NN62 NN65 PP01

Claims

【特許請求の範囲】

【請求項１】支持基体と、前記支持基体上に形成され
た絶縁膜と、前記絶縁膜上に形成され、かつソース領域
及びドレイン領域が形成された半導体層と、前記半導体
層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極とを備えた電界効果トランジス
タを備える半導体装置において、前記半導体層は、前記
絶縁膜と接する側に設けられたＧｅ組成が３０ａｔｍ％
以上のＳｉＧｅ領域と、前記絶縁膜と反対側の表面に設
けられた、前記ＳｉＧｅ領域より多くＧｅを含むＳｉＧ
ｅもしくはＧｅのチャネル領域を備えていることを特徴
とする半導体装置。
【請求項２】支持基体上に、絶縁膜、Ｇｅ組成が３０
ａｔｍ％以上のＳｉＧｅ層からなる第１の半導体層、及
び前記第１の半導体層より多くＧｅを含むＳｉＧｅ層も
しくはＧｅ層からなる第２の半導体層が順次積層されて
なる基板上に、ゲート絶縁膜、ゲート電極が順次積層さ
れ、かつ前記第１及び第２の半導体層にはソース領域及
びドレイン領域が形成されてなる電界効果トランジスタ
を備えることを特徴とする半導体装置。
【請求項３】前記第１の半導体層の転位密度が１０^６
ｃｍ^−２以下であることを特徴とする請求項２記載の半
導体装置。
【請求項４】前記第１の半導体層のＧｅ組成の深さ方
向分布が実質的に均一である事を特徴とする請求項２記
載の半導体装置。
【請求項５】前記第２の半導体層とゲート絶縁膜との
間に、Ｓｉ層が存在することを特徴とする請求項２記載
の半導体装置。
【請求項６】前記Ｓｉ層の厚さが２ｎｍ以下であるこ
とを特徴とする請求項２記載の半導体装置。
【請求項７】支持基体上に、絶縁膜、Ｇｅ組成が３０
ａｔｍ％以上のＳｉＧｅ層である第１の半導体層、前記
第１の半導体層より多くＧｅを含むＳｉＧｅ層もしくは
Ｇｅ層である第２の半導体層が順次積層されてなる半導
体基板。
【請求項８】支持基体上に、絶縁膜と、ＳｉとＧｅと
を含む半導体層とが順次積層された積層構造を形成する
工程と、前記半導体層に酸化処理を施すことによりＳｉ
酸化膜と、前記半導体層より多くＧｅを含むＳｉＧｅ層
を生成せしめる工程とを行うことを特徴とする半導体基
板の製造方法。
【請求項９】前記ＳｉとＧｅを含む半導体層はエピタ
キシャル成長により形成されることを特徴とする請求項
８記載の半導体基板の製造方法。
【請求項１０】前記酸化処理は、不活性ガスにより５
０％以下の濃度に希釈された酸素ガスを用いて熱酸化を
行うことを特徴とする請求項８記載の半導体装置の製造
方法。
【請求項１１】支持基体上に絶縁膜を介して形成され
たＳｉ層またはＳｉＧｅ層上にＳｉとＧｅを含む半導体
層を形成する工程と、前記半導体層に酸化処理を施すこ
とによりＳｉ酸化膜と、前記半導体層より多くＧｅを含
むＳｉＧｅ層を生成せしめる工程を行うことを特徴とす
る半導体基板の製造方法。
【請求項１２】前記ＳｉとＧｅを含む半導体層はエピ
タキシャル成長により形成されることを特徴とする請求
項１１記載の半導体基板の製造方法。
【請求項１３】前記酸化処理は、不活性ガスにより５
０％以下の濃度に希釈された酸素ガスを用いて熱酸化を
行うことを特徴とする請求項１１記載の半導体基板の製
造方法。