JP4700324B2 - 半導体基板の製造方法 - Google Patents

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Description

本発明は、シリコン−ゲルマニウム混晶を含むＳＯＩ構造を有するヘテロ半導体構造およびそれを低コストかつ高い生産性で製造する方法に関連する。
近年、いわゆる歪シリコンとよばれる技術を利用して、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）集積回路を、高速動作させる方法が注目を集めている。歪みシリコン技術は、ＭＯＳＦＥＴのチャネル部に、通常の格子定数より大きくなるように歪ませたシリコン層を用いることによって、キャリアである電子または正孔の移動度を上げる技術である。
チャネルとして使用するシリコン層の格子定数を大きくさせる方法として、例えば特許文献１のように、そのシリコン層と隣接してシリコン−ゲルマニウム混晶を配置する方法が多数提案されている。この従来方法の特徴は、シリコンウェハ上に気相成長法を用いてシリコン−ゲルマニウム膜を堆積し、その上にシリコン層を同じく気相成長法で成膜するものである。ゲルマニウムの格子定数はシリコンのそれに比して４％大きく、シリコン−ゲルマニウム混晶の組成比を制御することによって、チャネル層に所望の歪みを与えることができる。一般にはゲルマニウムの組成比は１０〜３０％程度の範囲が選択される場合が多い。
この歪みシリコン技術は、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と組み合わせて使用することもでき、ＳＧＯＩ（Ｓｉｌｉｃｏｎ−Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）として知られている。例えば特許文献２のように、シリコン−ゲルマニウム混晶層を含む多層膜を気相成長法によって堆積した第一の基板と、酸化膜を備えた第二の基板を貼り合わせ、該第一の基板を所定の厚みに研磨またはエッチングによって取り去ることによって作成できる。この技術は、いわゆる貼り合わせＳＯＩの技術と歪みシリコン技術を組み合わせたものである。一方、ＳＯＩウェハのもう一つの代表的な作成方法であるＳＩＭＯＸ（Ｓｅｐａｒａｔｅｄ ｂｙ ＩＭｐｌａｎｔｅｄ
Ｏｘｙｇｅｎ）法（特許文献３）との組み合わせも提案されている。例えば特許文献４にあるように、シリコン基板上にシリコン−ゲルマニウム混晶を堆積し、その後酸素イオンを注入し、つづいて高温熱処理することによって、シリコン−ゲルマニウム混晶層中に埋め込み酸化膜を形成する方法が提案されている。また特許文献５にあるように、さらに高温で酸化してＳＯＩ膜厚を薄膜化する、いわゆるＩＴＯＸ法を組み合わせることによって、ＳＯＩ層中のゲルマニウム濃度を濃化させ、高ゲルマニウム濃度を有するＳＧＯＩウェハを作成する方法も提案されている。
また特許文献６には、シリコン基板上にアモルファスのシリコン−ゲルマニウム層を堆積し、これを水蒸気雰囲気中で酸化することによって、表層にシリコン−ゲルマニウム層を形成する方法が提案されている。
またシリコン−ゲルマニウム混晶を作成する方法として、帯域溶融法で基板となる単結晶を育成する際に、シリコン原料にゲルマニウムをドープして、シリコン−ゲルマニウム混晶を作成する方法も提案されている。例えば特許文献７のように、液相のゲルマニウム濃度を調整することによって、固相の濃度を制御しつつ、バルク単結晶を作成する方法が提案されている。
特開平６−２５２０４６公報 特開平１０−３０８５０３号公報 特開平４−２６４７２４号公報 特開平９−３２１３０７号公報 特開２００１−１４８４７３号公報 米国特許第４９７５３８７号明細書 特開平８−１４３３８９号公報 特開平５−１２９２０１号公報 米国特許第６０３９８０３号明細書
しかしながら従来の製造方法には下記のような問題があった。
すなわち特許文献１に記載されているような手法を選択した場合、歪みを与えるためのシリコン−ゲルマニウム混晶層は充分に緩和し、格子定数が本来の組成比に応じた値となっていなくてはならない。格子緩和を実現するためには転位の発生に拠らねばならず、発生した転位がデバイスで使用する領域にまで現れると、デバイスの動作不良にいたる危険性がある。これに対して種々の対策が提案されている。一つの方法は特許文献１や特許文献８に記載されているように、気相成長法でシリコン−ゲルマニウム混晶層を作成する際に、ゲルマニウムの組成比を徐々に増加させた層、いわゆるグレーデッドバッファ層を堆積し、転位が表層まで貫通することを防止することである。このような方法によって所望のゲルマニウム組成比に到達するためには、必然的に堆積する膜厚が厚くなり、生産性を著しく阻害し、製造コストが高くなってしまう。また別の方法として、特許文献９に記載されているように、シリコン基板の主方位を通常使用される＜１００＞から１〜８度傾斜させる方法が提案されている。しかしながら、この方法を用いても充分な転位の抑制は見込めず、結局グレーデッドバッファ層を堆積しなければならないという問題があった。
一方、特許文献４や特許文献５に開示されているＳＯＩ構造と歪みシリコン技術を組み合わせる場合においては、上述のような厚いシリコン−ゲルマニウム混晶層を作成する必要はない。しかしながら、シリコン−ゲルマニウム混晶層の堆積は避けることができず、複雑な製造プロセスを必要とするため製造コストが高くなるという問題があった。
また、特許文献６に開示されているアモルファスシリコン−ゲルマニウム層を堆積した後に水蒸気雰囲気で酸化してエピタキシャル層を形成する方法では、当然アモルファス膜を成長させるための装置が別途必要となる。また多くのアモルファス成膜装置は不純物汚染を発生し易く、近年の先端高速デバイス向けのウェハを作成するには不向きなプロセスである。
また、特許文献７に開示されているチョクラルスキー法や帯域溶融法によってシリコン−ゲルマニウム混晶を育成する方法は、大量のゲルマニウム原料を必要とする。ゲルマニウム原料は一般に極めて高価であるため、一般に歪シリコンウェハに必要な１０〜３０％ものゲルマニウム濃度を有する結晶を作成することは工業的にはメリットが少ない。さらに、このような高濃度のゲルマニウムを含有する単結晶を液相から成長させようとすると、転位が発生しやすく、技術的にも困難である。
本発明は上記の課題を解決するために、新規な層構造を持つウェハならびに製造方法を提案する。本発明のウェハは、デバイス作成層と基板の両方がシリコン−ゲルマニウム混晶であるが、両者の濃度は大きく異なる。このようなウェハは高品質な歪シリコンウェハならびに低コストかつ生産性高く作成することが可能である。
第１の発明は、半導体基板であって、ゲルマニウムを添加したシリコンからなる第一層と、これに隣接する酸化物からなる第二層と、さらに第二層に隣接するシリコン−ゲルマニウム混晶からなる第三層とからなることを特徴とする半導体基板である。
該第一層に通常のシリコン層の代わりに低ゲルマニウム濃度のシリコン−ゲルマニウム層を使うことによって、第三層ならびに該第三層に隣接して形成される層の品質を高くできる。また、高品質な第二、第三層を低コストで量産することを可能にし、特に半導体産業で切望されているＳＯＩ、ＳＧＯＩ構造を有する歪シリコンウェハの製造に最適な技術である。
また、第２の発明は、第１の発明による半導体基板であって、該第一層の厚みがウェハ厚みに相当することを特徴とする半導体基板である。
この発明によれば、第１の発明の利点を有すると同時に該第一層は充分な機械的強度を有し、ウェハのハンドリングに用いることができる。
また、第３の発明は、第１の発明による半導体基板であって、該第一層のゲルマニウム濃度が０．０５モル％以上かつ５モル％以下であり、望ましくは０．２モル％以上かつ１％モル以下であることを特徴とする半導体基板である。
この発明によれば、単結晶育成直後のゲルマニウム濃度を０．０５モル％以上とすることによって、高速デバイスに用いられるＳＧＯＩ構造を持つ歪シリコンウェハを作成するのに充分なゲルマニウム濃度を達成し、かつ優れた結晶性を実現できる。０．２モル％とすることによってさらに望ましい特性が得られる。また、ゲルマニウム濃度が５モル％を超えると、単結晶引き上げ時に転位が入りやすくなり、事実上実現が困難である。望ましくは１モル％以下に留めることによって結晶育成が容易になり、また高価なゲルマニウム原料を大量に使用することなく、コストも一層抑制できる。
また、第４の発明は、第１の発明による半導体基板であって、該第一層が単結晶であることを特徴とする半導体基板である。
この発明によれば、該第三層の結晶品質を向上させ、第三層ならびに該第三層の上にさらに堆積される結晶層に高速半導体デバイスを作成することができる。
また、第５の発明は第１の発明による半導体基板であって、第二層が電気的絶縁特性を有するシリコン酸化物であることを特徴とする半導体基板である。
シリコン酸化物は、他の酸化物（たとえばゲルマニウム酸化物やゲルマニウムを高濃度に含有するシリコン酸化物）に比べて優れた絶縁特性を示す。従って第二層を優れた電気的絶縁特性もつシリコン酸化物とすることによって、高品質なＳＧＯＩウェハを作成ことができる。
また、第６の発明は、第１の発明による半導体基板であって、第二層の厚みが少なくとも８０ｎｍ以上であることを特徴とする半導体基板である。
第二層の厚みを８０ｎｍ以上とすることによって、効果的な絶縁分離が可能となる。
また、第７の発明は、第１の発明による半導体基板であって、該第三層が単結晶であることを特徴とする半導体基板である。
この発明によれば、第三層ならびに該第三層の上にさらに堆積される結晶層を半導体デバイスに応用することが可能となる。
また、第８の発明は、第１の発明による半導体基板であって、第三層の厚みが１ｎｍ以上かつ５０ｎｍ以下であることを特徴とする半導体基板である。
第三層を１ｎｍ未満とすると、工業的に製造することが困難となり、また第三層に隣接してさらに膜構造を形成する際に不安定になる。また第三層に５０ｎｍを超えるシリコン−ゲルマニウム層は必要不可欠ではない。第三層を１ｎｍ以上かつ５０ｎｍ以下とすることによって、非空乏型、部分空乏型、完全空乏型の半導体デバイスの要求を全て満たすことができる。
また、第９の発明は、第１の発明による半導体基板であって、第三層のゲルマニウム濃度が１５モル％以上かつ１００モル％未満であることを特徴とする半導体基板である。
第三層のゲルマニウム濃度が１５モル％未満であると、歪シリコン層を堆積した場合の歪量が充分ではない。第三層のゲルマニウム濃度を１５モル％以上とすることで第三層に直接あるいは第三層に隣接して歪シリコン層を堆積した後に半導体デバイス構造を作成することができる。また第三層のゲルマニウム濃度を１００モル％近くにした場合、非常に高コストとなるゲルマニウムバルク単結晶の成長を必要とせず、第三層に直接半導体デバイスを作成でき、非常に高いキャリア移動度、狭バンドギャップ、ＩＩＩ−Ｖ族化合物との優れた格子整合などの長所を利用可能にする。１００モル％近いゲルマニウム濃度を有する第三層を形成すると、ミスフィット転位の発生を抑制しつつ、この上に１００モル％ゲルマニウム層を気相成長させることができ、本発明はゲルマニウム結晶層厚みを自在に選択できるとともに、ゲルマニウムＭＯＳ半導体を作成する基板となりうる。
また、第１０の発明は第１の発明による半導体基板であって、第一層中にＣＯＰを含まないことを特徴とする半導体基板である。
ＣＯＰは、シリコン単結晶育成時に形成される微小な空洞欠陥であり、半導体デバイスに悪影響をおよぼすことが知られている。ＣＯＰを含まない結晶を育成する方法として、引き上げ速度を低速化し、無欠陥領域をウェハ全面に作成する方法があり、いわゆる完全結晶として知られている。このようなウェハを第一層に用いることによって第三層に欠陥が形成されるのを防止することができる。
また、第１１の発明は、第１の発明による半導体基板であって、第三層にＣＯＰを含まないことを特徴とする半導体基板である。
この発明によれば、半導体デバイスプロセスなどにおいて第１の発明の構造にさらに層構造を堆積した場合において、高い歩留まりを維持することができる。
また、第１２の発明は、第１の発明による半導体基板であって、第三層表面に到達する転位密度が１×１０５個／ｃｍ２以下であることを特徴とする半導体基板である。
今日までに知られている最先端のＳＧＯＩの製造方法はヘテロエピタキシャル成長層の格子緩和に依存するものである。このような方法では表層のデバイス形成層に到達する転位密度が高くなるが、これに比べて、第１の発明のウェハはヘテロエピタキシャル成長を不要とするため、低転位密度を達成することができ、半導体デバイスの製造上の利点を有する。
また、第１３の発明は、第１の発明による半導体基板であって、第三層のラフネスが４０×４０μｍのＲＭＳで５ｎｍ以下であることを特徴とする半導体基板である。
第１の発明のウェハは、ラフネスが低く、コストアップとなる更なるラフネス低減のプロセスを必要としない。このような低ラフネス性は半導体デバイスの製造上の利点となる。
また、第１４の発明は、第１の発明による半導体基板であって、第三層の厚みの変動が５％以下であるか、または２．５ｎｍ以下であることを特徴とする半導体基板である。
酸化膜上に薄膜を形成するという今日までに知られている最先端の製造方法に比べて、第１の発明のウェハは、層厚みにおいて優れた均一性を有することができる。第三層のゲルマニウム濃度の濃化に伴って、相対的にシリコンの含有量が少なくなり、これによって酸化速度が遅くなる。このような酸化速度の時間的変化は面内の厚み不均一性を徐々に緩和し、やがて面内全域で一様の膜厚に収束する。本発明はこの現象を応用したもので、優れた厚み均一性は更なる均一性維持しつつ薄膜化を可能とした。また、これらの特性は半導体デバイスの製造上の利点となる。
また、第１５の発明は、第１の発明による半導体基板であって、第三層中のゲルマニウム濃度の変動が５％以下であることを特徴とする半導体基板である。
第１の発明のウェハはゲルマニウムの拡散によってゲルマニウム濃度の面内均一性に優れる。この特性は第１の発明のウェハに歪シリコン層を堆積したときに、面内で均一な歪を持たせることができる。
また、第１６の発明は、第１の発明による半導体基板であって、第三層に隣接して歪シリコン層が形成されてなることを特徴とする半導体基板である。
この発明によれば、前述の優れた第三層の特性によって、高品質かつ低コストで埋め込み絶縁膜を有する歪シリコンウェハが達成できる。この優れた品質と経済性は様々なタイプの非空乏型、部分空乏型および完全空乏型デバイスの製造に不可欠である。
また、第１７の発明は、半導体基板であって、ゲルマニウムを添加したシリコンからなる第一層と、これに隣接する酸化物からなる第二層と、第二層に隣接する第一層よりもゲルマニウム濃度が高いシリコン−ゲルマニウム混晶からなる第三層と、ゲルマニウム層である第四層からなることを特徴とする半導体基板である。
これは主として後述する第２４の発明による製造方法によって実現でき、一般に非常に高コストとなるゲルマニウムバルク単結晶の成長を必要とせず、第四層に直接半導体デバイスを作成でき、非常に高いキャリア移動度、狭バンドギャップ、ＩＩＩ−Ｖ族化合物との優れた格子整合などの長所を利用可能にする。１００モル％近いゲルマニウム濃度を有する第三層を形成すると、ミスフィット転位の発生を抑制しつつ、この上に１００モル％近いゲルマニウム層を気相成長させることができ、本発明はゲルマニウム結晶層厚みを自在に選択できるとともに、ゲルマニウムＭＯＳ半導体を作成する基板となりうる。
また、第１８の発明は、半導体基板の製造方法であって、少なくとも
１）シリコン原料にゲルマニウムをドープして、チョクラルスキー法または帯域溶融法で単結晶を成長する工程と、
２）該単結晶からウェハを作成する工程と、
３）酸素イオンをイオン注入法によって注入する工程と、
４）高温熱処理によって埋め込み酸化膜を形成する工程と、
５）酸化性雰囲気中での熱酸化によって埋め込み酸化膜上の結晶層を薄膜化する工程
を含む工程を施すことを特徴とする半導体基板の製造方法である。
この発明によれば、シリコン−ゲルマニウム層をＣＶＤ成長させることなく、非常に生産性高くＳＧＯＩ構造を形成することができ、容易に第１の発明のウェハを製造することができる。シリコン−ゲルマニウム層のエピ成長プロセスを省略できるため、これに付随する転位や表面ラフネスやウェハのうねりといった問題を軽減できる。また半導体デバイスにとって有害なミスフィット転位や貫通転位の発生を抑制しつつ連続的に格子定数を変化させることができる。また、シリコン−ゲルマニウム層のエピ成長を行わないため、膜厚およびゲルマニウム濃度の均一性にも優れる。このような優れた均一性によってシリコン−ゲルマニウム層を１０ｎｍ以下にまで薄膜化しても面内均一性を維持でき、従来の方法では工業的に達成困難であった極薄膜ＳＧＯＩ構造を容易に作成できる。なお、所望のゲルマニウム濃度を達成するためには、工程１）でドープするゲルマニウム濃度と工程５）で薄膜化すなわち濃縮する工程を適宜調整すればよい。
また、第１９の発明は、第１８の発明による半導体基板の製造方法であって、第１８の発明の工程２）の終了後、該ウェハを酸化性雰囲気で熱酸化し、つづいて表面に形成された酸化膜をエッチング、洗浄する工程を施した後、第１８の発明の工程３）以降を実施することを特徴とする半導体基板の製造方法である。
この発明によれば、比較的低濃度のゲルマニウムをドープした結晶を熱酸化することによって、その表層部に高濃度のゲルマニウムをパイルアップさせることができる。熱酸化によって酸化される化学種は、専らシリコンが支配的であって、ゲルマニウム原子の大多数は基板結晶に取り残され拡散する。しかし、シリコン結晶中のゲルマニウムの拡散係数は極めて小さいため、基板全体に拡散することはなく、表層部にゲルマニウムの濃化したシリコン−ゲルマニウム層を形成することができる。本発明はこの現象を利用したもので、簡易かつ低コストに高ゲルマニウム濃度のシリコン−ゲルマニウム混晶層を作成できる。このようにして作成したシリコン−ゲルマニウム層を利用して、いわゆるＳＩＭＯＸプロセスを施すことによって、表層に良質なシリコン−ゲルマニウム層をもったＳＧＯＩ構造を、低コストに、かつ生産性高く作成することができる。
また、第２０の発明は、第１９の発明による半導体基板の製造方法であって、熱酸化工程の酸化雰囲気に少なくとも水蒸気を含有することを特徴とする半導体基板の製造方法である。
一般に水蒸気雰囲気による酸化は酸化速度が速く生産性に優れる。さらに所望の酸化膜を短時間に形成することができ、表面に濃化したゲルマニウムのバルク基板への拡散消失を極力防止できるため、表層に高ゲルマニウム濃度層を作成することができる。
また、第２１の発明は、第２０の発明による半導体基板の製造方法であって、熱酸化工程において、温度が９００℃以上かつ融点以下、かつ酸化時間が３０分以上であることを特徴とする半導体基板の製造方法である。
酸化時の温度が９００℃未満では、ゲルマニウム濃度の濃化に長時間を要するため、生産性を著しく落としてしまう。一方、良質な結晶をえるためには、最高温度は酸化温度を融点以下に制御する必要があるが、ゲルマニウム濃度が高くなるに従って、融点が低下するため、濃度に応じた上限温度としなければならない。また融点が十分高い場合であっても１３００℃以下とすることが望ましい。これは１３００℃以上の場合、ゲルマニウムの拡散速度が速くなるため、濃化したゲルマニウムが基板内部へ拡散消失してしまうため、高温化するメリットが少なくなるからである。
また酸化時間が３０分未満の場合、上記の温度範囲において充分なゲルマニウム濃縮効果が期待できない。
さらに詳しく熱酸化工程の濃縮過程について述べる。一般に熱酸化における酸化膜厚Ｔｏｘは時間ｔに対して、
Ｔｏｘ２＋Ａ×Ｔｏｘ＝Ｂ×ｔ
の関係が成り立つことが知られている。Ｂは方物型速度定数と呼ばれる値であり、酸化時の温度、圧力、雰囲気で決定される。酸化中のゲルマニウムの深さ方向分布は下記の式によって計算できる。
ただし、式中、Ｃはゲルマニウム濃度、Ｄはゲルマニウムの拡散係数、ｘは表面酸化膜と結晶との界面からの深さ、ｔは時間である。酸化によってエッチングされるシリコン−ゲルマニウム層中の全てのゲルマニウム原子が結晶側に掃き出されると仮定すると、結晶層中のゲルマニウム原子の総量が一定となるように、ｘ＝０での境界条件は定めることができる。表層厚みＴ１の層（ｘ＝０〜Ｔ１の層）の平均ゲルマニウム濃度は近似的に
と表すことができる。Ｃ０は酸化前の初期ゲルマニウム濃度、α、βは
である。この式によって酸化時の時間・温度の最適条件を見出すことができる。例えば酸化時間を８時間とした場合、１１００〜１１５０℃が最もゲルマニウム濃度を高めることが可能である。また酸化時間を２時間とすると、１２００℃が最も濃化効果の高い温度となる。
また、第２２の発明は、第２１の発明による半導体基板の製造方法であって、熱酸化工程で形成される酸化膜厚が１μｍ以上であることを特徴とする半導体基板の製造方法である。
酸化膜厚を上記のように調整することによって、ＳＩＭＯＸプロセスによるＳＧＯＩウェハとして充分なゲルマニウム濃化層を形成できる。
また、第２３の発明は、半導体基板の製造方法であって、第２２の発明によって作成した半導体基板に、さらに歪シリコン膜を気相成長法で堆積することを特徴とする半導体基板の製造方法である。
この発明によれば、良質な歪シリコン膜を形成することができ、ＭＯＳデバイスのチャネル中のキャリア移動度を増加させることができる。
また、第２４の発明は、半導体基板の製造方法であって、第１８の発明によって埋め込み酸化膜上の結晶層中のゲルマニウム濃度を９５モル％以上となるように濃縮し、さらに気相成長法によってゲルマニウム膜を堆積することを特徴とする半導体基板の製造方法である。
この発明によれば、１００モル％近いゲルマニウム濃度を有する第三層を形成すると、ミスフィット転位の発生を抑制しつつ、この上に１００モル％ゲルマニウム層を気相成長させることができ、本発明は、ゲルマニウム結晶層厚みを自在に選択できるとともに、ゲルマニウムＭＯＳ半導体を作成する基板となりうる。
本発明のシリコン−ゲルマニウム混晶を含むヘテロ半導体構造ならびにその製造方法は、従来用いられていたシリコン−ゲルマニウム結晶層の気相成長、ならびにアモルファス層や多結晶層の成長を一切必要せず、ＳＧＯＩ構造を高品質かつ低コストに作成できる。
[実施例]
以下に本発明の好ましい実施形態を詳細に説明する。なお以降に示すのゲルマニウム濃度は全てモル％で定義する。
（実施例１）
シリコンおよびゲルマニウムを主原料として、チョクラルスキー法によってゲルマニウム組成比の異なる５本の単結晶棒を育成した。これらのうち無転位で育成できた４本の単結晶棒から、通常のシリコンウェハと同様に、スライス、ラップ、エッチング、研磨、洗浄を施し、鏡面ウェハに仕上げ、試験用のウェハを取り出した。これらのウェハから各水準１枚ずつを取り出して、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によってゲルマニウム濃度を測定した。この測定結果と育成直後の転位の有無を表１にまとめる。
つづいて結晶１〜４から取り出した試験ウェハを、水蒸気雰囲気中１１５０℃で１６時間酸化した。形成された酸化膜厚は３．１μｍであった。これら試料にいわゆる低ドーズＳＩＭＯＸプロセスを施した。具体的にはイオン注入機を用いて、酸素イオンを４．０×１０１７ａｔｏｍｓ／ｃｍ２注入し、つづいてこれらウェハをアルゴンと微量酸素の混合雰囲気中１３５０℃で１０時間の熱処理を行って埋め込み酸化膜を形成した。さらに、これらウェハを酸素を含有する雰囲気中で酸化し、埋め込み酸化膜上の結晶層を２５ｎｍまで薄膜化した。酸化温度は濃縮過程において融点を超えない範囲内、即ち結晶１〜３から取り出したウェハについては１２００℃、結晶４から取り出したウェハについては１１００℃で実施した。形成された酸化膜を希フッ酸で除去した後、内各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層（埋め込み酸化膜直上の表面結晶層）のゲルマニウム濃度を測定した。この結果を表２に示す。
一般にＳＧＯＩでは１５％以上のゲルマニウム濃度が実用上好ましく、試料３Ａおよび４Ａでは高濃度のゲルマニウム濃度を確保できることが分かった。また、ゲルマニウム濃度の面内のバラツキはいずれの試料も５モル％以内と良好であった。また面内の膜厚分布を分光エリプソメータで調べた。この結果、膜厚の変動は２．８％、最大膜厚と最小膜厚の差は０．７ｎｍと良好であった。
つづいて作成した試料の表面ラフネスを調べるため、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）観察を行った。スキャン範囲を４０×４０μｍとしたときのＲＭＳは１．９ｎｍであった。
つづいて、試料３Ａに膜厚１５ｎｍのシリコン層を気相成長法によって堆積した。このようにして堆積したシリコン層の歪を調べるため、ラマン散乱を測定した。この結果、シリコン層はゲルマニウム濃度に応じてほぼ理論通りの歪を含有しており、良質な歪シリコンウェハが作成できた。
さらに、これら結晶性を調べるため、断面ＴＥＭ観察を行った。この結果、最表層の歪シリコン層、およびその下のシリコン−ゲルマニウム層にはミスフィット転位はみられず、良質な結晶層ができることがわかった。
また、歪シリコン層を含む約０．５μｍの表層を選択エッチング法によって貫通転位密度を調べた。この結果、貫通転位密度は７×１０４個／ｃｍ２であった。
（実施例２）
実施例１で育成した結晶１〜４から取り出したウェハを用いて、実施例１と同じく水蒸気雰囲気中１１５０℃で１６時間酸化し、酸素イオン注入と埋め込み酸化膜形成熱処理を施した。つづいて、この実施例では埋め込み酸化膜上の結晶層を１０ｎｍまで薄膜化した。酸化温度は結晶１〜３については１１００℃、結晶４については１０００℃とした。形成された酸化膜をフッ酸で除去した後、各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層のゲルマニウム濃度を測定した。この結果を表３に示す。
この結果、結晶３，４だけでなく比較的ゲルマニウム濃度の低い結晶２においても非常に高濃度のＳＧＯＩ層を形成できることが分かった。
つづいて、試料３Ａ’に膜厚１５ｎｍのシリコン層を気相成長法によって堆積した。このようにして堆積したシリコン層の歪を調べるため、ラマン散乱を測定した。この結果、シリコン層はほぼ理論通りの歪を含有しており、良質な歪シリコンウェハが作成できた。
さらに、断面ＴＥＭ観察、ならびに選択エッチングを行った。この結果、最表層の歪シリコン層、およびその下のシリコン−ゲルマニウム層にはミスフィット転位はみられなかった。また、貫通転位密度は共に９×１０４個／ｃｍ２であった。
（実施例３）
実施例１と同じ無転位で育成できた結晶１〜４から取り出したウェハを用いて、水蒸気雰囲気中１２００℃で２時間酸化した。形成された酸化膜厚は０．９μｍであった。これら試料に、前述と同じ条件の酸素イオン注入と埋め込み酸化膜形成熱処理を施した。つづいて、埋め込み酸化膜上の結晶層を２５ｎｍまで薄膜化した。薄膜化時の酸化温度は実施例１と同じである。形成された酸化膜をフッ酸で除去した後、各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層のゲルマニウム濃度を測定した。この結果を表４に示す。
この結果、結晶１，２および３からを元に作成した試料１Ｂ，２Ｂおよび３Ｂはゲルマニウム濃度がやや不足であったが、結晶４から作成した試料４Ｂは充分に高ゲルマニウム濃度のシリコン−ゲルマニウム層を持つことができた。濃度の変動は５モル％以内であった。膜厚変動は２．４％で、最大膜厚と最小膜厚の差は０．６ｎｍと良好であった。
つづいて実施例１と同様に表面ラフネスを調べたところ、ＲＭＳは１．５ｎｍであった。
つづいて、試料４Ｂに膜厚１５ｎｍのシリコン層を気相成長法によって堆積した。このようにして堆積したシリコン層の歪を調べるため、ラマン散乱を測定した。この結果、シリコン層はほぼ理論通りの歪を含有しており、良質な歪シリコンウェハが作成できた。
さらに、断面ＴＥＭ観察、ならびに選択エッチングを行った。この結果、最表層の歪シリコン層、およびその下のシリコン−ゲルマニウム層にはミスフィット転位はみられなかった。また、貫通転位密度は３×１０４個／ｃｍ２であった。
（比較例１）
実施例１と同じ結晶１〜４から取り出したウェハを用いて、水蒸気雰囲気中で１３５０℃で８時間酸化した。形成された酸化膜厚は２．４μｍであった。これら試料に、前述と同じ条件の酸素イオン注入と埋め込み酸化膜形成熱処理を施した。つづいて、埋め込み酸化膜上の結晶層を２５ｎｍまで薄膜化した。酸化温度は１２００℃とした。各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層のゲルマニウム濃度を測定した。この結果を表５に示す。
この結果、実施例２よりも高温化かつ長時間化しているにも関わらず、ゲルマニウムの濃縮効果は低かった。これは非常に高温であるため、ゲルマニウムの拡散速度が高く、基板内部へ拡散消失してしまったためである。
（比較例２）
実施例１と同じ無転位で育成できた結晶１〜４から取り出したウェハを用いて、水蒸気雰囲気中１２５０℃で２０分酸化した。形成された酸化膜厚は０．４μｍであった。これら試料に、前述と同じ条件の酸素イオン注入と埋め込み酸化膜形成熱処理を施した。つづいて、埋め込み酸化膜上の結晶層を２５ｎｍまで薄膜化した。酸化温度は１２００℃とした。形成された酸化膜を除去した後、各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層のゲルマニウム濃度を測定した。この結果を表６に示す。
この結果、全ての試料でやや不十分なゲルマニウム濃度となってしまった。これは酸化時間が短すぎるため、ゲルマニウムの濃縮効果が弱かったためである。結晶引き上げ時のゲルマニウム濃度が低い場合は酸化時間を長くする必要がある。
（比較例３）
実施例１と同じ無転位で育成できた結晶１〜４から取り出したウェハを用いて、水蒸気雰囲気中８５０℃で４時間酸化した。形成された酸化膜厚は０．３μｍであった。これら試料に、前述と同じ条件の酸素イオン注入と埋め込み酸化膜形成熱処理を施した。つづいて、埋め込み酸化膜上の結晶層を２５ｎｍまで薄膜化した。酸化温度は１２００℃とした。各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層のゲルマニウム濃度を測定した。この結果を表７に示す。
この結果、全ての試料で不十分なゲルマニウム濃度となってしまった。これは酸化温度が低すぎたため、ゲルマニウムの濃縮効果が弱かったためである。結晶引き上げ時のゲルマニウム濃度が低い場合は、酸化温度を高くする必要がある。
（比較例４）
実施例１と同じ無転位で育成できた結晶１〜４から取り出したウェハを用いて、乾燥酸素雰囲気中１２００℃で１時間酸化した。形成された酸化膜厚は０．２μｍであった。これら試料に、前述と同じ条件の酸素イオン注入と埋め込み酸化膜形成熱処理を施した。つづいて、埋め込み酸化膜上の結晶層を２５ｎｍまで薄膜化した。酸化温度は１２００℃とした。各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層のゲルマニウム濃度を測定した。この結果を表８に示す。
この結果、全ての試料において不十分なゲルマニウム濃度となってしまった。これは乾燥酸素雰囲気ではゲルマニウムの拡散速度に比べて、酸化速度が著しく遅いためである。
（比較例５）
実施例１〜５と同じ無転位で育成できた結晶１〜３から取り出したウェハを用いて、水蒸気雰囲気中で１２５０℃で２時間酸化した。形成された酸化膜厚は１．０μｍであった。これら試料に、前述と同じ条件の酸素イオン注入と埋め込み酸化膜形成熱処理を施した。つづいて、埋め込み酸化膜上の結晶層を７０ｎｍまで薄膜化した。酸化温度は結晶５から取り出したウェハについては１２００℃、結晶６および７から取り出したウェハについては１１００℃とした。各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層のゲルマニウム濃度を測定した。この結果を表９に示す。
この結果、いずれの水準においてもゲルマニウムの濃縮効果は不十分であった。これは最終的に完成させた結晶層の厚みが厚すぎ、濃縮効果が不十分であったためと考えられる。
（実施例４）
実施例１で育成した結晶３および４から取り出したウェハに酸素イオン注入と埋め込み酸化膜形成熱処理を施した。この実施例では酸素イオン注入前の酸化処理、酸化膜除去工程は行わなかった。つづいて、埋め込み酸化膜上の結晶層を酸化によって１０ｎｍまで薄膜化した。酸化温度は１１００℃とした。形成された酸化膜をフッ酸で除去した後、各水準１枚ずつについて、ＳＩＭＳによってＳＧＯＩ層のゲルマニウム濃度を測定した。この結果を表１０に示す。
この結果、結晶引き上げ時のゲルマニウム濃度が高い場合、酸素イオン注入前のプレ酸化を行わなくても充分に高いゲルマニウム濃度を有するＳＧＯＩ層を作成することができる。
（実施例５）
実施例１で育成した結晶２から取り出したウェハを水蒸気雰囲気中１１５０℃で１６時間酸化した。実施例１と同様に酸化膜厚は３．１μｍであった。つづいて、低ドーズＳＩＭＯＸプロセスを施し、さらに埋め込み酸化膜上の結晶層をＩＴＯＸプロセスによって５ｎｍまで薄膜化した。薄膜化した結晶層のゲルマニウム濃度を調べたところ、９９モル％であった。表面酸化膜をエッチングした後、気相成長法でゲルマニウム膜を０．２μｍ堆積した。つづいて、断面ＴＥＭで結晶性を観察したところ、無転位で単結晶が成長できることが分かった。

Claims (12)

  1. 半導体基板の製造方法であって、
    １）シリコン原料にゲルマニウムをドープして、チョクラルスキー法または帯域溶融法でシリコン−ゲルマニウム単結晶を成長する工程（１）と、
    ２）該単結晶からシリコン−ゲルマニウムウェハを作成する工程の後に、前記シリコン−ゲルマニウムウェハを水蒸気含有の酸化性雰囲気で熱酸化し、前記シリコン−ゲルマニウムウェハの表層部にゲルマニウムを濃化させた第三の層のシリコン−ゲルマニウム層を形成し、かつ前記層表面に形成された酸化膜をエッチング、洗浄する工程（２）と、
    ３）酸素イオンをイオン注入法によって前記シリコン−ゲルマニウムウェハに注入する工程（３）と、
    ４）高温熱処理によって前記シリコン−ゲルマニウムウェハ内に第二の層の埋め込み酸化膜を形成する工程（４）と、
    ５）酸化性雰囲気中での熱酸化によって前記埋め込み酸化膜上の前記第三の層のシリコン−ゲルマニウム層を薄膜化する工程（５）とを、前記工程（１）から前記工程（５）の順序で行うことを特徴とする、半導体基板の製造方法。
  2. 請求項１の半導体基板の製造方法であって、前記工程（２）において、温度が９００℃以上かつ融点以下、かつ酸化時間が３０分以上で熱酸化を行うことを特徴とする半導体基板の製造方法。
  3. 請求項１または２に記載の半導体基板の製造方法であって、前記工程（２）において形成される酸化膜の厚みが１μｍ以上であることを特徴とする半導体基板の製造方法。
  4. 前記第二の層の埋め込み酸化膜の下に形成された第一の層におけるゲルマニウム濃度は、０．０５モル％以上かつ５モル％以下であり、かつ前記第三の層のシリコン−ゲルマニウム層は前記第一層よりもゲルマニウム濃度が高いことを特徴とする、請求項１〜３のいずれか１項に記載の半導体基板の製造方法。
  5. 前記第三の層のシリコン−ゲルマニウム層のゲルマニウム濃度は、１５モル％以上かつ１００モル％未満であることを特徴とする、請求項１〜４のいずれか１項に記載の半導体基板の製造方法。
  6. 前記第二の層の埋め込み酸化膜の厚みが少なくとも８０ｎｍ以上であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体基板の製造方法。
  7. 前記第三の層のシリコン−ゲルマニウム層の厚みが１ｎｍ以上かつ５０ｎｍ以下であることを特徴とする、請求項１〜６のいずれか１項に記載の半導体基板の製造方法。
  8. 前記第三の層のシリコン−ゲルマニウム層表面に到達する転位密度が１×１０５個／ｃｍ２以下であることを特徴とする、請求項１〜７のいずれか１項に記載の半導体基板の製造方法。
  9. 前記第三の層のシリコン−ゲルマニウム層のラフネスが４０×４０μｍのＲＭＳで５ｎｍ以下であることを特徴とする、請求項１〜８のいずれか１項に記載の半導体基板の製造方法。
  10. 前記第三の層のシリコン−ゲルマニウム層の厚みの変動が５％以下であるか、または２．５ｎｍ以下であることを特徴とする、請求項１〜９のいずれか１項に記載の半導体基板の製造方法。
  11. 半導体基板の製造方法であって、さらに第三の層の上に歪シリコン膜を気相成長法で堆積することを特徴とする、請求項１〜１０のいずれか１項に記載の半導体基板の製造方法。
  12. 半導体基板の製造方法であって、前記工程（２）において、前記第三層のシリコン−ゲルマニウム層中のゲルマニウム濃度が９５モル％以上となるように濃縮し、さらに前記工程（５）の後、気相成長法によって前記第三層のシリコン−ゲルマニウム層上にゲルマニウム膜を堆積することを特徴とする、請求項１〜１０のいずれか１項に記載の半導体基板の製造方法。
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