KR100729372B1 - 반도체 기판 및 그 제조방법 - Google Patents

반도체 기판 및 그 제조방법 Download PDF

Info

Publication number
KR100729372B1
KR100729372B1 KR1020040112346A KR20040112346A KR100729372B1 KR 100729372 B1 KR100729372 B1 KR 100729372B1 KR 1020040112346 A KR1020040112346 A KR 1020040112346A KR 20040112346 A KR20040112346 A KR 20040112346A KR 100729372 B1 KR100729372 B1 KR 100729372B1
Authority
KR
South Korea
Prior art keywords
layer
germanium
silicon
concentration
oxide film
Prior art date
Application number
KR1020040112346A
Other languages
English (en)
Other versions
KR20050065435A (ko
Inventor
브루너조세프
데아이히로유키
이카리아츠시
그라쉴마틴
마쓰무라아츠키
본암몬윌프리드
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20050065435A publication Critical patent/KR20050065435A/ko
Application granted granted Critical
Publication of KR100729372B1 publication Critical patent/KR100729372B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02351—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to corpuscular radiation, e.g. exposure to electrons, alpha-particles, protons or ions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Abstract

본 발명은 실리콘-게르마늄 혼합 결정(mixed crystal)을 포함한 SOI 구조의 헤테로 반도체 구조물 및, 이를 저비용 및 고생산성으로 제조하는 방법을 제공하기 위한 것이다. 본 발명은, 반도체 기판으로서, 게르마늄이 첨가된 실리콘으로 이루어진 제1 층, 상기 제1 층에 인접하고 산화물로 이루어진 제2 층 및, 상기 제2 층에 인접하고 실리콘-게르마늄 혼합 결정으로 이루어진 제3 층을 포함하는 반도체 기판 및 그 제조 방법을 제공한다.
실리콘-게르마늄 혼합 결정, SOI구조, 헤테로 반도체 구조

Description

반도체 기판 및 그 제조방법 {SEMICONDUCTOR SUBSTRATE AND METHOD FOR PRODUCTION THEREOF}
본 발명은, 실리콘-게르마늄 혼합 결정(mixed crystal)을 포함한 SOI 구조의 헤테로 반도체 구조물과, 이를 낮은 비용 및 높은 생산성으로 제조하는 방법에 관한 것이다.
근래, 이른바 스트레인드 실리콘(strained silicon)이라고 불리우는 기술을 이용하여, MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 집적회로를 고속 동작시키는 방법이 주목받고 있다. '스트레인드 실리콘' 기술은, M0SFET의 채널부에, 격자 상수를 보통보다 크게 하여 변형시킨 실리콘층을 이용함으로써 캐리어인 전자 또는 정공의 이동도를 높이는 기술이다.
채널로 사용되는 상기 실리콘층의 격자상수를 크게 하게 하기 위한 수단으로서, 예를 들어 일본 특개평 6-252046호 공보에 개시된 바와 같이, 상기 실리콘층에 인접하여 실리콘-게르마늄의 혼합 결정을 제공하는 방법이 다수 제안되어 있다. 이들 종래 방법의 특징은, 실리콘 웨이퍼 상에 기상 증착법(vapor phase deposition method)을 이용하여 실리콘-게르마늄막을 침적(deposit)시키고, 그 위에 다시 기상 증착법을 사용하여 실리콘층을 추가로 형성하는 것이다. 게르마늄의 격자상수는 실리콘의 격자상수 보다 4% 크기 때문에, 실리콘-게르마늄 혼합 결정의 조성비를 제어함에 의해 채널층에 소망하는 변형(strain)을 부여할 수 있다. 일반적으로, 게르마늄의 조성비는 l0 내지 30 몰% 정도의 범위가 선택되는 경우가 많다.
이러한 스트레인드 실리콘 기술은, 이른바 SOI (Silicon On Insulator) 구조와 조합하여 사용될 수도 있는 바, 상기 조합은 SGOI (Silicon-Germanium On Insulator)로 알려져 있다. 예를 들어, 일본 특개평 10-308503호 공보에 개시된 바와 같이, 상기 조합은, 실리콘-게르마늄 혼합 결정층을 포함하는 다층막을 기상 증착법에 의해서 침적시켜 형성한 제1 의 기판 및 산화막을 구비한 제2 의 기판을 결합시키고, 상기 제1 의 기판을 연마 또는 에칭에 의해서 소정의 두께까지 제거함에 의해 제조할 수 있다. 이 기술은, 이른바 SOI의 기술과 스트레인드 실리콘 기술을 조합한 것이다. 한편, SOI 웨이퍼의 제조를 위한 다른 대표적인 제작방법으로서, SIM0X (Separated by IMplanted OXygen)법 (일본 특개평 4-264724호 공보)과의 조합도 제안되어 있다. 예를 들어, 일본 특개평 9-321307호 공보의 경우, 실리콘 기판 상에 실리콘-게르마늄 혼합 결정을 침적하고, 그 후 산소이온을 주입한 다음, 수득된 복합체를 고온 열처리함에 의해 실리콘-게르마늄 혼합 결정층 내에 매립된 산화막을 형성하는 방법을 제안하고 있다. 또한, 일본특개 200l-148473호 공보의 경우, 고온에서 막을 산화하여 SOI막의 두께를 박막화하는 이른바 ITOX 법을 조합함으로써, SOI 층 중의 게르마늄 농도를 농화(concentration)시켜 높은 게르마늄 농도를 가지는 SGOI 웨이퍼를 작성하는 방법을 제안하고 있다.
또한, 미국특허 제4,975,387호는, 실리콘 기판 상에 무정형의 실리콘-게르마늄층을 침적시키고, 수득된 복합체를 수증기 분위기 중에서 산화함에 의해 표층(surface layer)에 실리콘-게르마늄층을 형성하는 방법을 개시하고 있다.
한편, 실리콘-게르마늄 혼합 결정을 제조하는 방법으로서, 게르마늄이 도핑된 실리콘 원재료로부터 대역 용융법(zone melting method)에 의해 실리콘-게르마늄 혼합 결정을 형성하는 방법도 제안되어 있다. 예를 들어, 일본 특개평 8-143389호 공보의 경우, 액상의 게르마늄 농도를 조정하고, 이로써, 고상의 농도를 제어하여 벌크 단결정을 작성하는 방법을 제안하고 있다.
그러나, 종래의 제조 방법에는 다음과 같은 문제가 있었다.
즉, 일본 특개평 6-252046공보에 기재된 방법을 선택한 경우, 변형을 부여하기 위한 실리콘-게르마늄 혼합 결정층은, 격자상수가 원래의 조성비에 따른 값이 되도록 충분히 완화되어야 한다. 이러한 격자완화는 전위(dislocation)의 발생에 의존한다. 이렇게 발생된 전위가 관련 디바이스에 의해 사용되는 영역에까지 나타날 경우, 디바이스의 동작 불량을 초래할 수 있다. 이러한 위험에 대해서는, 다양한 대책이 제안되어 있다. 그 중 하나는, 일본 특개평 6-252046호 공보 또는 일본 특개평 5-129201호 공보에 기재된 바와 같이, 기상 증착법에 의해 실리콘-게르마늄 혼합 결정층을 형성하는 동안, 게르마늄의 조성비를 서서히 증가시킨 층, 이른바 그레이디드 버퍼(graded buffer)층을 침적하여, 전위가 표층까지 관통하는 것을 방지하는 것이다. 상기 방법에 의해 필요한 게르마늄 조성비를 얻기 위해서는, 필연적으로 두꺼운 막이 침적되게 되어, 생산성을 현저하게 악화시키고 제조 비용이 높 이게 된다. 또 다른 별도의 방법으로서, 미국특허 제6039803호는, 실리콘 기판의 주 배향(main orientation)을 통상 사용되는 ＜100＞ 방향으로부터 1∼8도 경사지게 하는 방법을 개시하고 있다. 그러나, 상기 방법을 이용하더라도 충분한 전위 억제는 기대할 수 없다. 결국, 그레이디드 버퍼층을 침적시키지 않으면 안되는 문제가 있다.
한편, 일본 특개평 9-321307호 공보 또는 특개 200l-148473호 공보에 개시되어 있는 SOI 구조와 스트레인드 실리콘 기술을 조합하는 경우는, 상술한 바와 같이 두꺼운 실리콘-게르마늄 혼합 결정층을 형성할 필요는 없다. 그러나, 실리콘-게르마늄 혼합 결정층의 침적은 필수적이어서 복잡한 제조프로세스를 필요로 하기 때문에 제조비용이 높아지는 문제가 있다.
또, 미국특허 제4,975,387호에 개시되어 있는 바와 같이, 무정형 실리콘-게르마늄층을 침적한 후 수증기 분위기에서 상기 침적된 층을 산화시키고 에피택셜층을 형성하는 방법을 사용할 경우, 반드시 상기 무정형막을 성장시키기 위한 장치가 별도로 필요하다. 나아가, 무정형막을 형성하는 대부분의 장치들이 불순물 오염을 발생시키는 경향이 있다. 따라서, 새로운 시대의 선두에서, 최근의 고속 디바이스에서의 사용을 위한 웨이퍼의 제조에는 부적합한 프로세스이다.
또, 일본 특개평 8-143389호 공보에 개시되어 있는 쵸크랄스키법 또는 대역 용융법에 의해서 실리콘-게르마늄 혼합 결정을 육성하는 방법은, 많은 양의 게르마늄 원료를 필요로 한다. 게르마늄 원료는 일반적으로 매우 고가이기 때문에, 통상 스트레인드 실리콘 기판에 필요한 10∼30몰% 범위의 높은 게르마늄 농도를 가지는 결정을 제조하는 것은 상업적으로 이점이 적다. 또한, 이처럼 높은 농도의 게르마늄을 함유하는 단결정을 액상으로부터 성장시키는 것은, 전위가 발생하기 쉽기 때문에, 기술적으로도 어렵다.
본 발명은, 상기의 과제를 해결하기 위하여, 신규한 층 구조를 가지는 웨이퍼 및 그의 제조방법을 제안한다. 본 발명의 웨이퍼는, 모두 실리콘-게르마늄 혼합 결정으로 이루어졌지만, 그 농도는 크게 상이한, 디바이스 형성층 및 기판을 구비한다. 상기 웨이퍼는 고품질인 스트레인드 실리콘 웨이퍼를 저비용 및 고생산성으로 제조할 수 있다.
본 발명의 제1 측면은, 반도체 기판으로서, 게르마늄이 첨가된 실리콘으로 이루어진 제1 층, 상기 제1 층에 인접하고 산화물로 이루어진 제2 층 및, 상기 제2 층에 인접하고 실리콘-게르마늄 혼합 결정으로 이루어진 제3 층을 포함하는 것을 특징으로 하는 반도체 기판에 관한 것이다.
상기 제1 층에 통상의 실리콘층 대신 낮은 게르마늄 농도의 실리콘-게르마늄층을 사용함에 의해, 제3 층 및 상기 제3 층에 인접하여 형성되는 층의 품질을 향상시킬 수 있다. 또, 향상된 품질의 제2 층 및 제3 층을 저비용으로 양산할 수 있다. 따라서, 본 발명은 반도체 산업에서 절실하게 요구되던 SOI 및 SGOI 구조를 가지는 스트레인드 실리콘 웨이퍼의 제조에 최적의 기술이 된다.
본 발명의 제2 측면은, 본 발명의 제l 측면에 따른 반도체 기판으로서, 상기 제1 층의 두께가 웨이퍼 두께에 상당하는 것을 특징으로 하는 반도체 기판에 관한 것이다.
상기 제 2측면에 따른 기판은, 상기 제1 측면의 이점을 가지며, 동시에 상기 제1 층이 충분한 기계적 강도를 가져서, 웨이퍼의 핸들링을 위해 사용될 수 있다.
본 발명의 제3 측면은, 상기 제1 측면에 따른 반도체 기판으로서, 상기 제1 층의 게르마늄 농도가 O.05 몰% 이상 및 5 몰% 이하이며, 바람직하게는 O.2 몰% 이상 및 1 몰% 이하인 것을 특징으로 하는 반도체 기판이다.
본 발명에 따르면, 단결정 육성 직후의 게르마늄 농도를 O.O5 몰% 이상으로 함에 의해, SGOI 구조를 가지는 고속 디바이스용 스트레인드 실리콘 웨이퍼의 제조를 위해 충분한 게르마늄 농도를 달성하여, 또한 탁월한 결정성을 구현할 수 있다. 0.2몰% 이상으로 함에 의해 더욱 바람직한 특성을 얻는다. 한편, 게르마늄 농도가 5%를 초과하면, 단결정을 인상(引上:pulling)할 때 전위가 발생하기 쉬워, 우수한 결정성의 구현이 현실적으로 어려워진다. 바람직하게는 1몰% 미만으로 게르마늄 농도를 제한함에 의해 결정 육성이 용이하게 되고, 또한 고가인 게르마늄 원료를 대량으로 사용하지 않아 비용도 추가로 줄일 수 있다.
본 발명의 제4 측면은, 상기 제l 측면에 따른 반도체 기판에 있어, 상기 제1 층이 단결정인 것을 특징으로 하는 반도체 기판에 관한 것이다.
상기 측면에 의할 경우, 상기 제3 층의 결정 품질이 향상되고, 제3 층 및 상기 제3 층 상에 추가로 침적되는 결정층 상에 고속 반도체 디바이스를 형성할 수 있다.
나아가, 본 발명의 제5 측면은 본 발명의 제1 측면에 의한 반도체 기판으로서, 상기 제2 층이 전기적 절연특성을 가지는 실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 기판에 관한 것이다.
실리콘 산화물은, 다른 산화물 (예를 들면 게르마늄 산화물 또는 게르마늄을 고농도로 함유하는 실리콘 산화물)에 비해 우수한 절연특성을 나타낸다. 따라서 제2 층을 우수한 전기적 절연특성을 갖는 실리콘 산화물로 함으로써, 고품질인 SGOI 웨이퍼를 작성할 수 있다.
본 발명의 제6 측면은, 본 발명의 제1 측면에 따른 반도체 기판으로서, 제2 층의 두께가 적어도 80nm 이상인 것을 특징으로 하는 반도체 기판에 관한 것이다.
제2 층의 두께를 80nm 이상으로 함에 의해, 효과적인 절연 및 분리가 가능하게 된다.
본 발명의 제7 측면은, 제1 측면에 따른 반도체 기판으로서, 상기 제3 층이 단결정인 것을 특징으로 하는 반도체 기판에 관한 것이다.
상기 발명에 의하면, 제3 층 및 상기 제3 층 상에 침적되는 결정층을 반도체 디바이스에 응용하는 것이 가능하게 된다.
본 발명의 제8 측면은, 상기 제1 측면에 따른 반도체 기판으로서, 제3 층의 두께가 1nm 이상 및 50nm 이하인 것을 특징으로 하는 반도체 기판에 관한 것이다.
상기 제3 층을 1nm 미만으로 한 경우, 기판 생산이 기술적으로 어려워지며, 제3 층에 인접하여 추가의 막 구조를 형성할 때에 불안정하게 된다. 나아가, 상기 제3 층상에, 50nm를 초과하는 실리콘-게르마늄층은 필요 불가결하지 않다. 상기 제 3 층을 1nm 이상 및 50nm 이하로 형성함에 의해, 논-디플리션형(non-depletion type), 부분 디플리션형(partial depletion type), 완전 디플리션형(perfect depletion type)의 반도체 디바이스를 위한 필요 조건을 모두 만족시킬 수 있다.
본 발명의 제9 측면은, 상기 제1 측면에 따른 반도체 기판으로서, 제3 층의 게르마늄 농도가 15몰% 이상 및 100몰% 이하인 것을 특징으로 하는 반도체 기판에 관한 것이다.
제3 층의 게르마늄 농도가 15 몰% 미만이면, 스트레인드 실리콘층을 침적한 경우의 변형량이 충분하지 않다. 제3 층의 게르마늄 농도를 15 몰% 이상으로 함에 의해, 제3 층에 직접 혹은, 제3 층에 인접하여 스트레인드 실리콘층을 침적시킨 후에 반도체 디바이스 구조를 제조할 수 있다. 또한 제3 층의 게르마늄 농도를 100 몰% 가까이 근접시킴에 의해, 매우 고비용인 게르마늄 벌크 단결정의 성장을 필요로 하지 않고, 제3 층에 직접 반도체 디바이스를 작성할 수 있으며, 대단히 높은 캐리어 이동도, 좁은 밴드갭, III-V 족 화합물과의 우수한 격자정합 등의 장점을 이용할 수 있다. 100 몰% 가까운 게르마늄 농도를 가지는 제3 층을 형성하면, 부적합 전위 (misfit dislocation)의 발생을 억제하는 동시에, 그 위에 100 몰% 게르마늄 층을 기상에서 형성시킬 수 있다. 따라서, 본 발명은 게르마늄 결정층 두께를 자유롭게 선택할 수 있으며, 동시에, 게르마늄 M0S 반도체의 형성을 위한 기판을 제공할 수 있다.
본 발명의 제10 측면은 상기 제1 측면에 따른 반도체 기판으로서, 제1 층이 COP를 포함하지 않는 것을 특징으로 하는 반도체 기판에 관한 것이다.
COP는, 실리콘 단결정 육성 시에 형성되는 미소한 중공 결함(hollow defect)으로서, 반도체 디바이스에 악영향을 미치는 것이 알려져 있다. COP를 포함하지 않는 결정을 육성하는 방법으로서, 단결정을 끌어올리는 속도를 낮추어, 무결함 영역을 웨이퍼 전체면에 걸쳐 형성하는 방법이 알려져 있다. 상기 방법에 의한 생성물은 이른바 "완전 결정"으로 알려져 있다. 이러한 웨이퍼를 제1 층에 이용함에 의해 제3 층에 결함이 형성되는 것을 방지할 수 있다.
본 발명의 제11 측면은, 제1 측면에 따른 반도체 기판으로서, 제3 층이 COP를 포함하지 않는 것을 특징으로 하는 반도체 기판에 관한 것이다.
본 발명의 상기 측면에 의하면, 반도체 디바이스 프로세스 등에서와 같이, 상기 제1 측면에 따른 구조물 상에 추가의 층 구조를 침적할 때 높은 수율을 유지할 수 있다.
본 발명의 제l2 측면은, 제1 측면에 따른 반도체 기판으로서, 제3 층 표면에 도달하는 전위 밀도가 l×105개/㎠ 이하인 것을 특징으로 하는 반도체 기판이다.
오늘날까지 알려져 있는 최선단의 SGOI의 제조방법은 헤테로 에피택셜 성장층의 격자완화에 의존하는 것이다. 이러한 방법에서는 표층의 디바이스 형성층에 도달하는 전위 밀도가 높아지는 문제가 있다. 이와 대조적으로, 제1 발명의 웨이퍼는 헤테로에피택셜 성장을 필요로 하지 않기 때문에, 낮은 전위밀도를 달성할 수 있어 반도체 디바이스의 제조 상 이점을 가진다.
본 발명의 제13 측면은, 본 발명의 제1 측면에 따른 반도체 기판으로서, 제3 층의 조도(roughness)가 40×40㎛의 RMS에서 5nm 이하인 것을 특징으로 하는 반도체 기판에 관한 것이다.
본 발명의 제1 측면의 웨이퍼는 조도가 낮아 조도를 낮추기 위한 추가의 공정을 필요로 하지 않는다. 이처럼 낮은 조도는 반도체 디바이스의 제조에 도움이 되는 이점이 된다.
본 발명의 제14 측면은, 본 발명의 상기 제1 측면에 따른 반도체 기판으로서, 상기 제3 층의 두께의 변동이 5% 이하이거나, 또는 2.5nm 이하인 것을 특징으로 하는 반도체 기판에 관한 것이다.
산화막 상에 박막을 형성하는 것으로 알려져 있는 현재의 가장 진보된 제조 방법과 비교할 때, 본 발명의 제1 측면에 따른 웨이퍼는 두께면에서 보다 우수한 균일성을 가질 수 있다. 제3 층의 게르마늄 농도가 증가함에 의해, 상대적으로 실리콘의 함유량이 적어지고, 산화속도도 느려진다. 이러한 산화속도의 시간적 변화는 면 내 두께(in-plane thickness)에서의 불균일성을 서서히 완화시켜, 면 내의 전체 영역에서 일정한 막 두께로 수렴한다. 본 발명은 이러한 현상을 응용한 것으로, 이렇게 수득된 우수한 두께 균일성은 균일성에 대한 손상 없이 막 두께를 한층 더 박막화하는 것을 가능하게 한다. 한편, 이들 특성은 반도체 디바이스의 제조상의 이점이 된다.
본 발명의 제15 측면은, 발명의 제1 측면에 따른 반도체 기판으로서, 제3 층 내의 게르마늄 농도 변동이 5% 이하인 것을 특징으로 하는 반도체 기판에 관한 것이다.
본 발명의 제1 측면에 따른 웨이퍼는 게르마늄의 확산에 의해 게르마늄 농도의 면 내 균일성이 우수하다. 상기 특성에 의해, 본 발명의 제1 측면에 따른 웨이퍼상에 스트레인드 실리콘층을 침적시켰을 때, 상기 침적된 실리콘 층에, 면 내의 균일한 변형을 부여할 수 있다.
본 발명의 제16 측면은, 본 발명의 제1 측면에 의한 반도체 기판으로서, 제3 층에 인접하여 스트레인드 실리콘층이 형성되어 이루어지는 것을 특징으로 하는 반도체 기판에 관한 것이다.
상기 발명에 의하면, 전술한 제3 층의 우수한 특성에 의해 고품질의 매립 절연막을 가지는 스트레인드 실리콘 웨이퍼를 저비용으로 제조할 수 있다. 이처럼 우수한 품질과 경제성은 다양한 형태의 비-디플리션형, 부분 디플리션형 및 완전 디플리션형 디바이스의 제조에 반드시 필요한 것이다.
본 발명의 제17 측면은, 반도체 기판으로서, 게르마늄을 첨가한 실리콘으로 이루어진 제1 층, 상기 제1 층에 인접하고 산화물로 이루어진 제2 층, 상기 제2 층에 인접하고 상기 제1 층보다 게르마늄 농도가 높은 실리콘-게르마늄 혼합 결정으로 이루어진 제3 층 및, 게르마늄으로 이루어진 제4 층을 포함하는 것을 특징으로 하는 반도체 기판에 관한 것이다.
상기는, 본 발명에 따른 제조 방법에 의해서 실현될 수 있으며, 일반적으로 매우 높은 비용이 소요되는 게르마늄 벌크 단결정의 성장을 필요로 하지 않고, 반도체 상에 제4 층이 직접 형성될 수 있어, 매우 높은 캐리어 이동도, 좁은 밴드갭, III-V족 화합물과의 우수한 격자정합 등의 장점을 이용 가능하게 한다. 100 몰%에 가까운 게르마늄 농도를 가지는 제3 층을 형성하면, 부적합 전위의 발생을 억제하면서, 100몰% 가까운 게르마늄층을 기상 증착에 의해 형성시킬 수 있다. 따라서, 본 발명에 따르면, 게르마늄 결정층 두께를 자유롭게 선택할 수 있는 동시에, 게르마늄 M0S 반도체를 위한 기판이 될 수 있다.
본 발명의 제l8 측면은, 반도체 기판의 제조 방법으로서, 적어도
1) 실리콘 원재료를 게르마늄으로 도핑하고, 쵸크랄스키법(Czochralski method) 또는 대역 용융법(zone melting method)으로 단결정을 성장시키는 공정;
2) 상기 단결정을 웨이퍼로 제조하는 공정;
3) 이온 주입법(ion implantation)으로 상기 웨이퍼에 산소이온을 주입하는 공정;
4) 고온 열처리에 의해 매립 산화막(buried oxide film)을 형성하는 공정;
5) 산화성 분위기 중에서의 열산화에 의해 매립 산화막 상의 결정층을 박막화하는 공정을 포함하는 반도체 기판의 제조방법에 관한 것이다.
본 발명에 따르면, 실리콘-게르마늄층을 CVD 성장시키는 것을 필요로 하지 않고, 매우 높은 생산성으로 SGOI 구조를 형성할 수 있으며, 본 발명의 제l 측면에 따른 웨이퍼를 용이하게 제조할 수 있다. 실리콘-게르마늄 층의 에피텍셜 성장 과정을 필요로 하지 않기 때문에, 상기 에피텍셜 성장에 수반되는, 전위 혹은 표면 조도 등의 문제를 경감할 수 있다. 또한, 반도체 디바이스에 유해한 부적합 전위 또는 관통 전위(threading dislocation)의 발생을 억제하면서 연속적으로 격자상수를 변화시킬 수 있다. 또, 실리콘-게르마늄층의 에피텍셜 성장이 필요없기 때문에, 막 두께와 게르마늄 농도의 균일성 면에서도 우수하다. 이처럼 우수한 균일성 덕분에, 실리콘-게르마늄층을 lOnm 미만까지 박막화할 경우에도 면 내 균일성을 유지할 수 있고, 종래의 방법에서는 공업적 달성이 곤란하였던 초박막 SGOI 구조를 용이하게 제조할 수 있다. 공정 l)에서 도핑하는 게르마늄 농도 및, 공정 5)에서의 박막화, 즉 농도 증가를 적절하게 조정하면 필요한 게르마늄 농도를 달성할 수 있다.
본 발명의 제19 측면은, 상기 제18 측면의 발명에 따른 반도체 기판의 제조 방법으로서, 제l8 측면에 따른 상기 발명에서 공정 2)의 종료 후, 상기 웨이퍼를 산화성 분위기에서 열산화하고, 계속해서 표면에 형성된 산화막을 에칭, 세정하는 공정을 실시한 후, 제18 측면에 따른 발명의 공정 3) 및 그 이후 공정들을 실시하는 것을 특징으로 하는 반도체 기판의 제조 방법에 관한 것이다.
본 발명에 의하면, 비교적 저농도의 게르마늄을 도핑한 결정을 열산화함에 의해, 결정의 표층부에 고농도의 게르마늄을 파일 업(pile-up)시킬 수 있다. 실리콘-게르마늄 혼합 결정의 열산화의 경우, 실리콘이 우선적으로 산화되고, 대다수의 게르마늄 원자는 기판 결정에 잔류물로써 확산된다. 그러나, 실리콘 결정 내에서의 게르마늄의 확산 계수는 매우 작기 때문에, 기판 전체로는 확산하지 않고, 표층부에 게르마늄이 농화된 실리콘-게르마늄층을 형성할 수 있다. 본 발명은 이러한 현상을 이용한 것으로, 저비용으로 높은 게르마늄 농도를 가진 실리콘-게르마늄 혼합 결정층을 형성할 수 있다. 이렇게 형성된 실리콘-게르마늄층을 이용하고, 이른바, SIM0X 프로세스를 실시함에 의해, 표층에 우수한 품질의 실리콘-게르마늄층을 가진 SGOI 구조를, 저비용 및 고 생산성으로 제조할 수 있다.
또, 본 발명의 제20 측면은, 상기 제18 또는 제19 측면에 따른 반도체 기판의 제조방법으로서, 열산화 공정의 산화 분위기가 적어도 수증기를 함유하는 것을 특징으로 하는 반도체 기판의 제조 방법에 관한 것이다.
일반적으로, 수증기 분위기 내에서의 산화는 산화속도가 빠르고 생산성이 우수하다. 또, 소망하는 산화막을 단시간에 형성할 수 있고, 표면에 농화되어 있는 게르마늄이 벌크 기판으로 확산되어 소실되는 것을 방지할 수 있어, 표층에 게르마늄 고농도층을 제조할 수 있다.
본 발명의 제21 측면은, 상기 제20 측면에 따른 반도체 기판의 제조 방법으로서, 열산화 공정에서, 온도가 900℃ 이상 및 융점 이하이고, 산화시간이 30분 이상인 것을 특징으로 하는 반도체 기판의 제조 방법에 관한 것이다.
산화 시의 온도가 900℃ 미만으로 떨어지는 경우, 게르마늄 농도의 농화에 장시간이 필요하기 때문에, 생산성이 현저하게 저하된다. 한편, 좋은 품질의 결정을 얻기 위해서는, 최고 온도를 조절하여 산화온도가 융점 이하가 되도록 제어해야 한다. 게르마늄 농도가 높아짐에 따라서, 융점이 저하하기 때문에, 상한온도는 관계된 농도에 적당하도록 해야 한다. 융점이 충분히 높은 경우라도 1300℃ 이하로 하는 것이 바람직하다. 온도가 1300℃ 이상의 경우, 게르마늄의 확산속도가 빠르게 되기 때문에, 농화된 게르마늄이 기판 내부로 확산하여 소실해 버린다. 따라서, 추가의 온도 증가는 의미있는 장점을 가져오지 않는다.
산화 시간이 30분 미만인 경우, 전술한 온도범위에 있어서, 충분한 게르마늄 농축 효과가 기대할 수 없다.
이하, 본 발명의 열산화 과정 중의 농축 공정에 대해 더 상세하게 설명한다. 일반적으로 열산화 중 산화막 두께 Tox는 시간 t에 대하여 하기 관계를 가지는 것으로 알려져 있다:
Tox2 + A×Tox= B×t
상기 식에서, B는 "포물선형 속도상수 (parabolic velocity constant)" 라고 불리는 값으로, 산화 시의 온도, 압력, 분위기로 결정된다. 산화 과정 중 깊이 방항으로의 게르마늄 분포는 하기 식에 의해 계산될 수 있다:
Figure 112004061373435-pat00001
상기 식 중에서, C은 게르마늄 농도, D는 게르마늄의 확산계수, x는 표면 산화막과 결정과의 계면으로부터의 깊이, t는 시간이다. 산화에 의해서 에칭되는 실리콘-게르마늄층 내에서 모든 게르마늄 원자가 결정측으로 쓸어내어져(swept out) 버린다고 가정하면, 결정층 중의 게르마늄 원자의 총량이 일정하게 되도록, x= O 에서의 경계조건이 정해질 수 있다. 두께 T1 (x= 0-T1의 층)의 표층 에서의 평균 게르마늄 농도는 근사적으로 하기식으로 나타낼 수 있다:
Figure 112004061373435-pat00002
상기 식에서, Co는 산화 전의 초기 게르마늄 농도이고, α, β는 하기 양으로 나타낼 수 있다:
Figure 112004061373435-pat00003
,
Figure 112004061373435-pat00004
상기 식에 따라, 산화 중의 시간·온도의 최적 조건을 발견할 수 있다. 예를 들면 산화 시간을 8시간으로 한 경우에는, 1100∼1150℃가 가장 게르마늄 농도를 높일 수 있다. 또, 산화시간을 2시간이라고 하면, 1200℃의 온도가 가장 농화 효과가 높은 온도가 된다.
또, 본 발명의 제22 측면은, 본 발명의 제21 측면에 따른 반도체 기판의 제조 방법으로서, 열산화 공정에서 형성되는 산화막 두께가 1㎛ 이상인 것을 특징으로 하는 반도체 기판의 제조 방법에 관한 것이다.
산화막 두께를 상기와 같이 조정함에 의해, SIMOX 방법에 의한 SGOI 웨이퍼로서 충분히 높은 게르마늄 농도를 가지는 실리콘-게르마늄층을 형성할 수 있다.
본 발명의 제23 측면은, 반도체 기판의 제조 방법으로서, 제22 측면에 따라 제조한 반도체 기판상에, 기상증착법에 의해, 스트레인드 실리콘막을 추가로 침적시킨 것을 특징으로 하는 반도체 기판의 제조 방법에 관한 것이다.
본 발명에 의하면, 좋은 품질의 스트레인드 실리콘막을 형성할 수 있어, M0S 디바이스의 채널 내에서의 캐리어 이동도를 증가시킬 수 있다.
본 발명의 제24 측면은, 반도체 기판의 제조 방법으로서, 상기 제18 측면에 의해 매립 산화막 상의 결정층 내의 게르마늄 농도를 95 몰% 이상으로 농축하고, 다시 기상 증착법에 의해서 게르마늄막을 침적시키는 것을 특징으로 하는 반도체 기판의 제조 방법에 관한 것이다
본 발명에 의하면, 100 몰% 가까이 근접시킨 게르마늄 농도를 가지는 제3 층을 형성할 경우, 부적합 전위의 발생을 억제하면서, 그 위에 100 몰% 게르마늄 층을 기상 성장시킬 수 있다. 본 발명은, 게르마늄 결정층 두께를 자유롭게 선택할 수 있는 동시에, 게르마늄 M0S 반도체의 형성에 적합한 기판을 생산할 수 있다.
[실시예]
이하, 본 발명의 바람직한 실시예를 상세하게 설명한다. 이후, 나타내어지는 게르마늄 농도는 모두 몰%로 정의된다.
실시예 1
실리콘 및 게르마늄을 주원료로 하고, 쵸크랄스키법에 의해서 게르마늄 조성비가 상이한 5개의 단결정 막대를 육성했다. 전위없이 육성할 수 있던 4개의 단결정 막대로부터, 통상의 실리콘 웨이퍼에서와 같이, 슬라이스, 랩, 에칭, 연마 및 세정을 실시하여, 시험용 웨이퍼를 제조했다. 상기 웨이퍼 각각으로부터 하나의 시편을 취하고, SIMS(2차 이온질량 분광분석: Second ion mass spectroscopy)로 게르마늄 농도를 측정했다. 그 측정 결과 및 육성 직후의 전위 유무를 표 l에 정리하였다.
계속하여, 결정 1 내지 4로부터 취한 시험 웨이퍼를, 수증기 분위기 중 1150℃에서 16시간 동안 산화하였다. 형성된 산화막 두께는 3.l㎛ 였다. 상기 시편들에 이른바 low dose SIM0X 프로세스를 실시하였다. 구체적으로, 상기 시료들은, 4.0×1011 atoms/㎠의 양(dose)으로 이온 주입기를 이용하여 주입된 산소이온을 포함하며, 이어서, 상기 웨이퍼들을 아르곤과 미량 산소의 혼합분위기 중 1350℃에서 10시간 동안 열처리를 행하여 그 안에 매립 산화막의 형성을 유도하였다. 이들 웨이퍼를 산소-함유 분위기 중에서 다시 산화하여, 매립 산화막 상에 결정층을 32nm까지 박막화했다. 산화는, 농축 과정 중 융점을 넘지 않는 범위 내에서, 즉 결정 1 내지 3으로부터 취한 웨이퍼에 관해서는 1200℃, 결정 4로부터 취한 웨이퍼에 관해서는 1100℃로 하여 수행하였다. 상기 웨이퍼로부터 형성된 산화막을 희박 불산으로 제거하였다. 웨이퍼 각각의 시편에 대해, SIMS로 SGOI 층 (매립 산화막 바로 위의 표면 결정층)의 게르마늄 농도를 측정하였다. 그 결과를 표 2에 나타낸다.
일반적으로, 실용적 관점에서, SGOI는 15% 이하의 게르마늄 농도를 가지는 것이 바람직하다. 시편 3A 및 4A의 경우, 고농도의 게르마늄 농도를 확보할 수 있는 것을 알 수 있었다. 모든 시편들은, 게르마늄 농도의 면 내의 분산 (dispersion)이 5% 이내로 양호했다. 또한 면 내의 막 두께 분포를 분광 엘립소미터로 조사했다. 그 결과, 막 두께의 변동은 2.8%, 최대 막 두께와 최소 막 두께의 차이는 0.7nm과 양호했다.
계속해서 제조한 시료의 표면 조도를 조사하기 위해, AFM (원자력 현미경) 관찰을 수행했다. 스캔범위를 40×40㎛으로 했을 때의 RMS는 1.9nm 였다.
이어서, 시편 3A에 막 두께 15nm의 실리콘층을 기상 증착법에 의해서 침적시 켰다. 이렇게 하여 침적된 실리콘층의 왜곡을 조사하기 위해, 라만 산란을 측정했다. 그 결과, 실리콘층은 게르마늄 농도에 따라서 대략 이론대로의 왜곡을 함유하고 있었다. 따라서, 최종 수득된 스트레인드 실리콘 웨이퍼는 우수한 품질을 가지는 것으로 밝혀졌다.
나아가, 이들 결정성을 조사하기 위해, 단면 TEM 관찰을 행했다. 그 결과, 최표층의 스트레인드 실리콘층, 및 그 아래의 실리콘-게르마늄 층에는 부적합 전위는 관찰되지 않았다. 수득된 결정층은 우수한 품질을 가지는 것으로 밝혀졌다.
스트레인드 실리콘층을 포함하는 약 0.5㎛의 표층에 대해 선택 에칭법으로 관통 전위 밀도를 조사했다. 그 결과, 관통 전위 밀도는 7×104개/㎠였다.
실시예 2
실시예 1에서 육성한 결정 1 내지 4로부터 취한 웨이퍼를 실시예 1와 동일하게, 수증기 분위기 중, 1150℃에서 16시간 동안 산화시키고, 산소이온 주입 및 매립 산화막 형성을 위한 열처리를 실시했다. 이어서, 본 실시예에서는 매립 산화막 상의 결정층을 25nm까지 박막화했다. 형성된 산화막을 불산으로 제거한 후, 각 시편들에 대해 개별적으로 SIMS에 의해서 SGOI 층의 게르마늄 농도를 측정했다. 그 결과를 표 3에 나타낸다.
그 결과, 결정 3 및 4 뿐만 아니라 비교적 게르마늄 농도가 낮은 결정 2에 서도 매우 고농도의 SGOI 층을 형성할 수 있는 것을 알 수 있었다.
계속해서, 시료 3A' 상에, 막 두께 15nm의 실리콘층을 기상 증착법에 의해서 침적했다. 이렇게 하여 침적시킨 실리콘층의 왜곡을 조사하기 위해, 라만 산란을 측정했다. 그 결과, 실리콘층은 대략 이론적인 양으로 왜곡을 함유하고 있었다. 따라서, 좋은 품질의 스트레인드 실리콘 웨이퍼를 제조할 수 있었다.
나아가, 상기 시편에 대해 단면 TEM 관찰, 및 선택 에칭을 수행하였다. 그 결과, 최표층을 형성하는 스트레인드 실리콘층과 그 아래의 실리콘-게르마늄층에서는 부적합 전위는 관찰되지 않았다. 또, 관통 전위 밀도는 각각 9×104개/㎠이었다.
실시예 3
실시예 1에서 전위 없이 육성할 수 있던 결정 1 내지 4로부터 취한 웨이퍼를 이용하여, 수증기 분위기 중 1200℃에서 2시간 동안 산화했다. 형성된 산화막 두께는 0.9㎛ 였다. 이들 시료에, 상기와 동일한 조건으로 산소이온 주입 및, 매립 산화막 형성을 위한 열처리를 실시했다. 계속하여, 매립 산화막 상의 결정층을 25nm 까지 박막화하였다. 박막화시의 산화온도는 실시예 1과 동일하게 하였다. 형성된 산화막을 불산으로 제거한 후, 각 시편에 대해 SIMS로 SGOI 층의 게르마늄 농도를 측정했다. 그 결과를 표 4에 나타낸다.
그 결과, 결정 1, 2 및 3으로부터 제조된 시편 1B, 2B 및 3B는 게르마늄 농도가 약간 부족한 반면, 결정 4로부터 제작한 시편 4B의 경우, 충분히 높은 게르마늄 농도를 가진 실리콘-게르마늄층을 수득할 수 있었다. 농도의 변동은 5% 이내였다. 막 두께 변동은 2.4%였고, 최대 막 두께와 최소 막 두께간의 차이는 0.6nm로서, 양호했다.
상기 시편들에 대해 실시예 1와 같은 방법으로 표면조도를 조사하였을 때, RMS는 l.5nm 였다.
나아가, 시편 4B위에 기상 증착법으로 막 두께 15nm의 실리콘층을 침적했다.이렇게 침적된 실리콘층의 왜곡을 조사하기 위해, 라만 산란을 측정했다. 그 결과, 실리콘층은 대략 이론상의 양의 왜곡을 포함하고 있었다. 따라서, 양질의 스트레인드 실리콘 웨이퍼를 작성할 수 있었다.
또한, 단면 TEM 관찰, 및 선택에칭을 행했다. 그 결과, 최표층의 스트레인드 실리콘층, 및 그 아래의 실리콘-게르마늄층에서 부적합 전위는 볼 수 없었다. 또, 관통 전위 밀도는 3×104개/㎠였다.
비교예 1
실시예 1과 같은 결정 l 내지 4로부터 취한 웨이퍼를 수증기 분위기 중 1350℃에서 8시간 동안 산화시켰다. 형성된 산화막 두께는 2.4㎛ 였다. 이들 시료에, 산소이온 주입 및, 매립 산화막 형성을 위한 열처리를 실시했다. 계속해서, 매립 산화막 상의 결정층을 25nm까지 박막화했다. 산화온도는 1200℃로 하였다. 각 시편에 대하여, SIMS로 SGOI 층의 게르마늄 농도를 측정했다. 그 결과를 표 5에 나타낸다.
그 결과, 실시예 2에서 보다 더 높은 온도 및 더 긴 시간을 사용하였음에도 불구하고, 게르마늄의 농축 효과는 낮은 것으로 나타났다. 이처럼 낮은 효과는, 매우 높은 온도로 인해, 게르마늄의 확산속도가, 게르마늄의 기판 내부로의 확산 및 소실이 일어나기에 충분한 정도로 높아져 버렸기 때문이다.
비교예 2
실시예 1에서 전위 없이 육성할 수 있던 결정 1 내지 4로부터 취한 웨이퍼를 수증기 분위기 중 1250℃에서 20분 동안 산화하였다. 형성된 산화막 두께는 0.4㎛ 였다. 이들 시료에, 상기와 동일 조건하에 산소이온 주입 및, 매립 산화막 형성을 위한 열처리를 실시하였다. 계속해서, 매립 산화막 상의 결정층을 25nm까지 박막화하였다. 산화온도는 1200℃로 고정했다. 형성된 산화막을 제거한 후, 각 시편에 대해, SIMS로 SGOI 층의 게르마늄 농도를 측정했다. 그 결과를 표 6에 나타낸다.
그 결과, 모든 시료가 약간 불충분한 게르마늄 농도를 나타내었다. 이는 산화 시간이 지나치게 짧기 때문에, 게르마늄의 농축 효과가 약하기 때문이다. 결정 인상 시의 게르마늄 농도가 낮은 경우는 산화 시간을 길게 해야 한다.
비교예 3
실시예 1에서 전위 없이 육성할 수 있던 결정 1 내지 4로부터 취한 웨이퍼를 수증기 분위기 중 850℃에서 4시간 동안 산화시켰다. 형성된 산화막 두께는 0.3㎛ 였다. 이들 시료에, 상기와 동일 조건으로 산소이온 주입 및 매립 산화막 형성 열처리를 실시하였다. 계속해서, 매립 산화막 상의 결정층을 25nm까지 박막화했다. 산화온도는 l200℃로 했다. 각각의 시편에 대해, SIMS로 SGOI 층의 게르마늄 농도를 측정했다. 그 결과를 표 7에 나타낸다.
그 결과, 모든 시료가 불충분한 게르마늄 농도를 나타내었다. 이는 산화온도가 지나치게 낮아서, 게르마늄의 농축 효과가 약하기 때문이다. 결정 인상 시의 게르마늄 농도가 낮은 경우는, 산화온도를 높게 해야 한다.
비교예 4
실시예 1에서 전위 없이 육성할 수 있던 결정 1 내지 4로부터 취한 웨이퍼를 건조산소 분위기 중 1200℃에서 1시간 동안 산화시켰다. 형성된 산화막 두께는 0.2㎛ 였다. 이들 시료에, 상기와 동일한 조건으로 산소이온 주입 및, 매립 산화막 형성을 위한 열처리를 실시하였다. 계속해서, 매립 산화막 상의 결정층을 25nm까지 박막화했다. 산화온도는 1200℃으로 하였다. 각각의 시편에 대해, SIMS로 SGOI 층의 게르마늄 농도를 측정했다. 그 결과를 표 8에 나타낸다.
그 결과, 모든 시료가 불충분한 게르마늄 농도를 나타냈다. 이는, 건조산소 분위기에서는, 게르마늄의 확산속도에 비해, 산화속도가 현저하게 느리기 때문이다.
비교예 5
실시예 1 내지 5에서와 같이, 전위없이 육성할 수 있던 결정 1 내지 3으로부터 취한 웨이퍼를 수증기 분위기 중에서 l250℃에서 2시간 산화시켰다. 형성된 산화막 두께는 1.0㎛ 였다. 이들 시료에, 상기와 동일 조건으로 산소이온 주입 및 매립 산화막 형성 열처리를 실시했다. 계속해서, 매립 산화막 상의 결정층을 70nm까지 박막화했다. 산화온도는, 결정 5로부터 취한 웨이퍼의 경우, 1200℃, 결정 6 및7로부터 취한 웨이퍼의 경우, 1100℃로 했다. 각각의 시편에 대해, SIMS로 SGOI 층의 게르마늄 농도를 측정했다. 그 결과를 표 9에 나타낸다.
그 결과, 모든 시편에 있어, 게르마늄의 농축 효과가 불충분했다. 이는 최 종적으로 완성시킨 결정층의 두께가 지나치게 두꺼워, 농축 효과가 불충분했기 때문이라고 생각된다.
실시예 4
실시예 1에서 육성한 결정 3 및 4로부터 취한 웨이퍼에 산소이온 주입 및 매립 산화막 형성 열처리를 실시했다. 본 실시예에서는 산소이온 주입 전의 산화처리 및 산화막 제거 공정은 행하지 않았다. 계속해서, 매립 산화막 상의 결정층을 산화에 의해서 1Onm까지 박막화했다. 산화온도는 1100℃로 했다. 형성된 산화막을 불산으로 제거한 후, 각각의 시편에 대해 SIMS로 SGOI 층의 게르마늄 농도를 측정했다. 그 결과를 표 10에 나타낸다.
그 결과, 결정 인상 시의 게르마늄 농도가 높은 경우, 산소이온 주입 전의 예비 산화을 행하지 않더라도 충분히 높은 게르마늄 농도를 가지는 SGOI 층을 작성할 수 있었다.
실시예 5
실시예 1에서 육성한 결정 5로부터 취한 웨이퍼를 수증기 분위기 중 1150℃에서 l6시간 동안 산화시켰다. 실시예 1와 같이 산화막 두께는 3.1㎛ 였다. 계속해서, low dose SIMOX 프로세스를 실시하고, 매립 산화막 상의 결정층을 ITOX 프로세스에 의해서 5nm까지 박막화했다. 박막화한 결정층의 게르마늄 농도를 조사하였을 때, 상기 농도는 99%로 나타났다. 표면 산화막을 에칭한 후, 기상 증착법으로 게르마늄막을 0.2㎛의 두께로 침적시켰다. 이어서, 시편에 대해 결정성을 측정하기 위해 단면 TEM 관찰을 하였을 때, 전위 없이 단결정이 성장할 수 있는 것으로 나타 났다.
결정 1 결정 2 결정 3 결정 4 결정 5
성장 직후 게르마늄 농도 0.04% 0.3% 0.7% 1.2% 5.2%
성장 직후 전위의 존재 없음 없음 없음 없음 있음
실시예 1
예비산화 조건 수증기 하, 1150℃, 16시간,
원 결정 결정 1 결정 2 결정 3 결정 4
시편 이름 시편 1A 시편 2A 시편 3A 시편 4A
32nm SGOI 층에서의 게르마늄 농도 1.1% 8.9% 19.5% 32.0%
실시예 2
예비산화 조건 수증기 하, 1150℃, 16시간,
원 결정 결정 1 결정 2 결정 3 결정 4
시편 이름 시편 1A' 시편 2A' 시편 3A' 시편 4A'
25nm SGOI 층에서의 게르마늄 농도 1.3% 11.7% 26.2% 43.1%
실시예 3
예비산화 조건 수증기 하, 1200℃, 2시간,
원 결정 결정 1 결정 2 결정 3 결정 4
시편 이름 시편 1B 시편 2B 시편 3B 시편 4B
25nm SGOI 층에서의 게르마늄 농도 0.5% 4.0% 9.1% 15.5%
비교예 1
예비 산화 조건 수증기 하, 1350℃, 8시간,
원 결정 결정 1 결정 2 결정 3 결정 4
시편 이름 시편 1C 시편 2C 시편 3C 시편 4C
25nm SGOI 층에서의 게르마늄 농도 0.4% 2.7% 6.9% 11.3%
비교예 2
예비 산화 조건 수증기 하, 1250℃, 20분
원 결정 결정 1 결정 2 결정 3 결정 4
시편 이름 시편 1D 시편 2D 시편 3D 시편 4D
25nm SGOI 층에서의 게르마늄 농도 0.4% 2.9% 6.9% 12.1%
비교예 3
예비 산화 조건 수증기 하, 850℃, 4시간
원 결정 결정 1 결정 2 결정 3 결정 4
시편 이름 시편 1E 시편 2E 시편 3E 시편 4E
25nm SGOI 층에서의 게르마늄 농도 0.4% 2.6% 6.4% 11.7%
비교예 4
예비 산화 조건 수증기 하, 1200℃, 1시간
원 결정 결정 1 결정 2 결정 3 결정 4
시편 이름 시편 1F 시편 2F 시편 3F 시편 4F
25nm SGOI 층에서의 게르마늄 농도 0.3% 2.3% 4.3% 5.3%
비교예 5
예비 산화 조건 수증기 하, 1250℃, 2시간
원 결정 결정 1 결정 2 결정 3 결정 4
시편 이름 시편 1G 시편 2G 시편 3G 시편 4G
70nm SGOI 층에서의 게르마늄 농도 0.2% 1.3% 2.9% 5.5%
실시예 4
원 결정 결정 3 결정 4
시편 이름 시편 3H 시편 4H
10nm SGOI 층에서의 게르마늄 농도 19% 32%
본 발명의 실리콘-게르마늄 혼합 결정을 포함하는 헤테로 반도체 구조 및 그 제조 방법은, 종래 이용되었던 실리콘-게르마늄 결정층의 기상 증착, 및 무정형층 또는 다결정층의 성장을 일체 필요하지 않고, 높은 품질의 SGOI 구조를 저비용으로 제조할 수 있다.

Claims (24)

  1. 게르마늄이 도핑된 단결정 잉곳으로부터 가공되고 평탄면(planar surface)을 가지는 게르마늄-도핑 실리콘 단결정 기판 및, 상기 평탄면 아래에 형성되는 절연성 산화막(insulating oxide film)을 포함하고,
    상기 절연성 산화막은, 상기 단결정 기판을, 게르마늄의 농도가 O.05몰% 내지 5몰% 인 게르마늄 도핑된 실리콘의 제1층, 절연성 산화물의 제2층, 및 게르마늄 도핑된 실리콘의 제3층으로 분리하고,
    상기 제3층은, 게르마늄 농도가 99몰% 이상이고 두께가 1nm 내지 50nm (경계값 포함)인 것을 특징으로 하는 반도체 기판.
  2. 제1항에 있어서,
    상기 제1층의 게르마늄 농도는, 실리콘과 게르마늄의 몰(mols)을 기준으로, O.2 내지 1몰%의 범위인 것을 특징으로 하는 반도체 기판.
  3. 제1항에 있어서,
    상기 절연성 산화물의 제2층은 실리콘 옥사이드(silicon oxide)인 것을 특징으로 하는 반도체 기판.
  4. 제1항에 있어서,
    상기 절연성 산화물의 제2층은 80nm 이상의 두께를 가지는 것을 특징으로 하는 반도체 기판.
  5. 제1항에 있어서,
    상기 제3층은 단결정인 것을 특징으로 하는 반도체 기판.
  6. 제1항에 있어서,
    상기 제1층이 COP를 포함하지 않는 것을 특징으로 하는 반도체 기판.
  7. 제1항에 있어서,
    상기 제3층이 COP를 포함하지 않는 것을 특징으로 하는 반도체 기판.
  8. 제1항에 있어서,
    상기 제3층의 표면에 도달한 전위밀도(dislocation density)가 l×105개/㎠ 이하인 것을 특징으로 하는 반도체 기판.
  9. 제1항에 있어서,
    상기 제3층의 조도(roughness)가 40×40㎛ 에 대해 5nm RMS 이하인 것을 특징으로 하는 반도체 기판.
  10. 제1항에 있어서,
    상기 제3층의 두께 변동(fluctuation)이 5% 이하이거나, 또는 2.5nm 이하인 것을 특징으로 하는 반도체 기판.
  11. 제1항에 있어서,
    상기 제3층의 게르마늄 농도 변동이 5% 이하인 것을 특징으로 하는 반도체 기판.
  12. 제1항에 있어서,
    상기 제3층에 인접하여 형성된 스트레인드 실리콘층(strained silicon layer)을 더 포함하는 것을 특징으로 하는 반도체 기판.
  13. 제1항에 있어서,
    상기 제3층에 인접하여 형성된 게르마늄층을 더 포함하는 것을 특징으로 하는 반도체 기판.
  14. 제1항에 따른 반도체 기판 상에 형성되는 MOS 반도체.
  15. a) 게르마늄 제1 농도를 가지는, 게르마늄 도핑된 실리콘 단결정 잉곳으로부터 가공된 웨이퍼를 제공하는 단계;
    b) 이온 주입으로 상기 웨이퍼에 산소이온을 주입하고, 열처리하여, 매립 산화막(buried oxide film)을 형성하는 단계로서, 상기 매립 산화막은, 상기 웨이퍼를, 게르마늄의 농도가 O.05몰% 내지 5몰% 이고 상기 매립 산화막 아래에 존재하는 제1층, 상기 매립 산화막으로 이루어진 제2층, 및 상기 매립 산화막 위에 존재하는 제3층으로 이루어진 구조로 분리하는 단계; 및,
    c) 상기 제3층의 게르마늄 농도를 상기 제1 농도보다 높은 제2 농도로 농축(enrich)하도록, 산화성 분위기 중에서의 열산화로 상기 제3층을 박막화(thinning)하는 단계를 포함하는 반도체 기판 제조방법.
  16. 제15항에 있어서,
    b) 단계 전에, 승온된 온도에서 산화성 분위기 하에 상기 웨이퍼를 산화시킴에 의해 상기 웨이퍼 표면 가까이의 게르마늄 농도를 증가시키고, 이어서, 형성된 산화막을 제거하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 산화성 분위기는 수증기를 포함하고, 상기 승온된 온도는, 900℃ 내지 상기 웨이퍼의 녹는 점(melting point)의 범위이고, 상기 산화는 최소한 30분의 기간 동안 수행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  18. 제16항에 있어서,
    상기 산화막은 1㎛ 이상의 두께를 가지는 것을 특징으로 하는 반도체 기판의 제조방법.
  19. 제15항에 있어서,
    상기 제1층의 상기 게르마늄 농도는 0.2 몰% 내지 1 몰% 인 것을 특징으로 하는 반도체 기판의 제조방법.
  20. 제15항에 있어서,
    상기 제3층 위에(above), 기상 증착에 의해, 스트레인드 실리콘막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  21. 제15항에 있어서,
    상기 제3층에, 기상 증착에 의해, 게르마늄 필름을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  22. 삭제
  23. 삭제
  24. 삭제
KR1020040112346A 2003-12-25 2004-12-24 반도체 기판 및 그 제조방법 KR100729372B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00430323 2003-12-25
JP2003430323 2003-12-25
JP2004314701A JP4700324B2 (ja) 2003-12-25 2004-10-28 半導体基板の製造方法
JPJP-P-2004-00314701 2004-10-28

Publications (2)

Publication Number Publication Date
KR20050065435A KR20050065435A (ko) 2005-06-29
KR100729372B1 true KR100729372B1 (ko) 2007-06-15

Family

ID=34594014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040112346A KR100729372B1 (ko) 2003-12-25 2004-12-24 반도체 기판 및 그 제조방법

Country Status (6)

Country Link
US (2) US20050139961A1 (ko)
EP (1) EP1553624A1 (ko)
JP (1) JP4700324B2 (ko)
KR (1) KR100729372B1 (ko)
CN (1) CN1638133B (ko)
TW (1) TWI295502B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4427489B2 (ja) * 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
FR2893446B1 (fr) * 2005-11-16 2008-02-15 Soitec Silicon Insulator Techn TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE
US20070212859A1 (en) * 2006-03-08 2007-09-13 Paul Carey Method of thermal processing structures formed on a substrate
WO2007103643A2 (en) * 2006-03-08 2007-09-13 Applied Materials, Inc. Method and apparatus for thermal processing structures formed on a substrate
JP5374805B2 (ja) * 2006-03-27 2013-12-25 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法
US20080025354A1 (en) * 2006-07-31 2008-01-31 Dean Jennings Ultra-Fast Beam Dithering with Surface Acoustic Wave Modulator
US7548364B2 (en) 2006-07-31 2009-06-16 Applied Materials, Inc. Ultra-fast beam dithering with surface acoustic wave modulator
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
CN104752433A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 非易失性存储单元及其形成方法
CN103887149B (zh) * 2014-03-20 2017-01-04 上海华力微电子有限公司 一种降低镍管道缺陷的方法
KR102183594B1 (ko) 2014-12-15 2020-11-26 스트라티오 인코포레이티드 제어된 열적 산화에 의한 에피 성장한 게르마늄에서의 표면 거칠기의 감소

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082679A (ja) 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
KR20030033078A (ko) * 2000-09-29 2003-04-26 인터내셔널 비지네스 머신즈 코포레이션 ＳｉＧｅ 층 준비 방법
KR20030051714A (ko) * 2000-10-19 2003-06-25 인터내셔널 비지네스 머신즈 코포레이션 에치백 프로세스를 사용하는 저결함 ＳｉＧｅ의 층 전사
US20030139000A1 (en) 2002-01-23 2003-07-24 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975387A (en) * 1989-12-15 1990-12-04 The United States Of America As Represented By The Secretary Of The Navy Formation of epitaxial si-ge heterostructures by solid phase epitaxy
JP3376211B2 (ja) * 1996-05-29 2003-02-10 株式会社東芝 半導体装置、半導体基板の製造方法及び半導体装置の製造方法
US6039803A (en) * 1996-06-28 2000-03-21 Massachusetts Institute Of Technology Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon
JP3712599B2 (ja) * 2000-08-25 2005-11-02 株式会社東芝 半導体装置及び半導体基板
KR100392166B1 (ko) * 2000-03-17 2003-07-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법 및 반도체 장치
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6794227B2 (en) * 2002-06-28 2004-09-21 Seh America, Inc. Method of producing an SOI wafer
US6905771B2 (en) * 2002-11-11 2005-06-14 Sumitomo Mitsubishi Silicon Corporation Silicon wafer
US7041578B2 (en) * 2003-07-02 2006-05-09 Texas Instruments Incorporated Method for reducing stress concentrations on a semiconductor wafer by surface laser treatment including the backside

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082679A (ja) 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
KR20030033078A (ko) * 2000-09-29 2003-04-26 인터내셔널 비지네스 머신즈 코포레이션 ＳｉＧｅ 층 준비 방법
KR20030051714A (ko) * 2000-10-19 2003-06-25 인터내셔널 비지네스 머신즈 코포레이션 에치백 프로세스를 사용하는 저결함 ＳｉＧｅ의 층 전사
US20030139000A1 (en) 2002-01-23 2003-07-24 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications

Also Published As

Publication number Publication date
TWI295502B (en) 2008-04-01
JP2005210071A (ja) 2005-08-04
CN1638133A (zh) 2005-07-13
EP1553624A1 (en) 2005-07-13
TW200524146A (en) 2005-07-16
US20050139961A1 (en) 2005-06-30
CN1638133B (zh) 2010-05-26
US20080268613A1 (en) 2008-10-30
JP4700324B2 (ja) 2011-06-15
US8043929B2 (en) 2011-10-25
KR20050065435A (ko) 2005-06-29

Similar Documents

Publication Publication Date Title
US8043929B2 (en) Semiconductor substrate and method for production thereof
US6723541B2 (en) Method of producing semiconductor device and semiconductor substrate
EP1933384B1 (en) Semiconductor heterostructure
US7615471B2 (en) Method for producing a tensioned layer on a substrate, and a layer structure
US20060214257A1 (en) Production method of strained silicon-SOI substrate and strained silicon-SOI substrate produced by same
US20060088979A1 (en) Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
EP1801854B1 (en) Method for manufacturing semiconductor wafer
JP5065676B2 (ja) 基板上に歪層を製造する方法及び層構造
US7198997B2 (en) Method for producing semiconductor substrate, method for producing field effect transistor, semiconductor substrate, and field effect transistor
US7977221B2 (en) Method for producing strained Si-SOI substrate and strained Si-SOI substrate produced by the same
US5433168A (en) Method of producing semiconductor substrate
US7138650B2 (en) Semiconductor substrate, field-effect transistor, and their manufacturing method of the same
US7202503B2 (en) III-V and II-VI compounds as template materials for growing germanium containing film on silicon
KR100576684B1 (ko) 절연체 상의 변형 결정층 제조방법, 그 방법을 위한반도체 구조 및 그 방법으로 제조된 반도체 구조
JP3933405B2 (ja) 半導体基板、半導体装置及びそれらの製造方法
JP4757519B2 (ja) 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
EP1443550A1 (en) A method for fabricating a strained crystalline layer on an insulator, a semiconductor structure therefor, and a fabricated semiconductor structure
JP3273037B2 (ja) ヘテロ構造半導体多層薄膜の製造方法
EP2172967A1 (en) Method for manufacturing silicon carbide
JPH11220019A (ja) Ｓｏｉ基板およびその製造方法
US20090170292A1 (en) Method for producing semiconductor substrate and semiconductor substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120604

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130530

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee