KR102183594B1 - 제어된 열적 산화에 의한 에피 성장한 게르마늄에서의 표면 거칠기의 감소 - Google Patents
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Abstract
본원에서는 게르마늄의 표면 거칠기를 감소시키기 위한 방법들이 개시되어 있다. 몇몇 실시형태에서, 상기 표면 거칠기는 게르마늄의 열적 산화에 의해 감소된다. 몇몇 실시형태에서, 상기 표면 거칠기는 열적 산화 속도를 제어함으로써 추가로 감소된다. 몇몇 실시형태에서, 상기 표면 거칠기는 열적 어닐링에 의해 감소된다.
Description
본 발명은 일반적으로 반도체 기판들의 표면 거칠기(roughness)를 감소시키기 위한 방법에 관한 것으로, 상기 방법은 게르마늄 기판들의 표면 거칠기를 감소시키기 위한 방법을 포함하지만, 이에 제한되지 않는다.
현재 트랜지스터 제작에 있어서, 반도체 기판의 표면은 극도로 매끄러워야 한다. 이는 반도체 기판 상의 임의의 거칠기가 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)의 작동 도중에 캐리어 이동도(carrier mobility)를 저하시키는 표면 거칠기 산란에 대한 공급원이기 때문이다. 실리콘(Si) MOSFET 생산 산업에서, 전자급의 Si 표면에 대한 요건이 2Å의 표면 거칠기이다. 실리콘에 있어서, 이는 주로 임의의 제작 이전에 화학적 기계적 연마(CMP)에 의해 달성된다. 게다가, 에칭(etching), 이온 주입(ion implantation) 및 기타 공정들에 의해 야기된 표면/측벽(sidewall) 거칠기를 경감시키기 위해, 얇은 열적 산화물이 의도적으로 성장되고 제거된다.
게르마늄(Ge)은 Si보다 높은 캐리어 이동도를 갖고 통상의 Si 상보형 금속-산화물-반도체(CMOS) 공정들과 호환 가능하기 때문에 이는 차세대 장치(MOSFET)를 위한 후보 물질이다. 그러나 Si 상의 에피(epitaxially) 성장한 Ge(epi-Ge)는 전형적으로는 4%의 격자 불일치로 인해 약 7Å의 제곱 평균 제곱근(rms) 거칠기를 갖는다. 심지어 벌크(bulk) GE의 경우에 상기 표면은 엑스트라-헤비 이온 주입(extra-heavy ion implantation) 이후에 이의 원래의 거칠기로 복구될 수 없으며, 상기 이온 주입 도중에는 열적 어닐링(thermal annealing)에 의해 복구될 수 없는 표면 상에 공극형(void-like) 구조체가 형성된다. 이는 Ge-계 MOSFET 장치를 형성하기 이전에 감소될 필요성이 있다. 비록 CMP를 통해 표면 거칠기를 감소시킬 수 있을지라도 상기 장치 내의 기타 요소들에 대한 손상 위험 없이 장치 가공 도중에 이렇게 하기에는 까다로운 점이 있다.
에피 성장한 Ge에서의 표면 거칠기를 감소시키는 방법이 요구되고 있다. 에피 성장한 Ge에서의 표면 거칠기를 감소시키는 다수의 실시형태가 하기에 상세하게 제시되어 있다. 상기 표면에서의 거친 특징부들이 보다 넓은 표면적 노출로 인해 상대적으로 편평한 특징부들보다 신속하게 산화되기 때문에 산화물층의 형성 및 제거로 인해 표면 거칠기가 감소될 수 있다.
몇몇 실시형태에 따르면, 게르마늄에서의 표면 거칠기를 감소시키기 위한 방법이 개시되어 있다. 상기 방법은 게르마늄 층을 포함하는 기판을 수득하는 단계; 및 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계를 포함한다.
본원에 개시된 이 같은 방법 및 기타 방법들은 표면 거칠기를 감소시키기 위한 통상적인 방법을 대체할 수 있다. 대안적으로는, 이 같은 방법들은 표면 거칠기를 감소시키기 위한 통상적인 방법을 보완할 수 있다.
부가적인 양태 및 실시형태들 뿐만 아니라 상술한 양태를 더 잘 이해하기 위해 하기 실시형태의 상세한 설명을 참고해야 한다.
도 1a는 몇몇 실시형태에 따라 미가공 epi-Ge 기판, 이온 주입된 epi-Ge 기판 및 이온 주입 이후에 열적으로 산화된 epi-Ge 기판의 AFM 이미지를 나타낸다.
도 1b는 도 1a에 도시된 epi-Ge 기판들에 대한 Rq 값의 도표이다.
도 2는 반응-제한되고 확산-제한된 Ge 산화를 나타낸 개념도를 포함한다.
도 3a는 몇몇 실시형태에 따라 미가공 epi-Ge 기판, 이온 주입 이후의 저온 산화물(LTO)-캐핑(capping)된 epi-Ge 기판 및 이온 주입 이후에 열적으로 산화된 LTO-캐핑된 epi-Ge 기판의 AFM 이미지를 나타낸다.
도 3b는 도 3a에 도시된 LTO-캐핑된 epi-Ge 기판들에 대한 Rq 값의 도표이다.
도 4a는 몇몇 실시형태에 따라 N2 대기 환경 하에 400℃ 내지 700℃의 다양한 온도에서 어닐링된 LTO-캐핑된 epi-Ge 샘플들의 AFM 이미지를 나타낸다.
도 4b는 도 4a에 도시된 LTO-캐핑된 epi-Ge 샘플들에 대한 Rq 값의 도표이다.
도 5는 몇몇 실시형태에 따라 게르마늄에서의 표면 거칠기를 감소시키기 위한 방법을 나타낸 흐름도이다.
도 1a는 몇몇 실시형태에 따라 미가공 epi-Ge 기판, 이온 주입된 epi-Ge 기판 및 이온 주입 이후에 열적으로 산화된 epi-Ge 기판의 AFM 이미지를 나타낸다.
도 1b는 도 1a에 도시된 epi-Ge 기판들에 대한 Rq 값의 도표이다.
도 2는 반응-제한되고 확산-제한된 Ge 산화를 나타낸 개념도를 포함한다.
도 3a는 몇몇 실시형태에 따라 미가공 epi-Ge 기판, 이온 주입 이후의 저온 산화물(LTO)-캐핑(capping)된 epi-Ge 기판 및 이온 주입 이후에 열적으로 산화된 LTO-캐핑된 epi-Ge 기판의 AFM 이미지를 나타낸다.
도 3b는 도 3a에 도시된 LTO-캐핑된 epi-Ge 기판들에 대한 Rq 값의 도표이다.
도 4a는 몇몇 실시형태에 따라 N2 대기 환경 하에 400℃ 내지 700℃의 다양한 온도에서 어닐링된 LTO-캐핑된 epi-Ge 샘플들의 AFM 이미지를 나타낸다.
도 4b는 도 4a에 도시된 LTO-캐핑된 epi-Ge 샘플들에 대한 Rq 값의 도표이다.
도 5는 몇몇 실시형태에 따라 게르마늄에서의 표면 거칠기를 감소시키기 위한 방법을 나타낸 흐름도이다.
본원에 개시된 방법들은 게르마늄의 표면 거칠기를 감소시키는 것을 허용한다. 본원에 개시된 방법들을 이용함으로써 2Å의 감소된 표면 거칠기가 달성되었다. 몇몇 실시형태의 세부사항은 하기에 논의되어 있다.
특정한 실시형태들을 참고하며, 이들의 실시예는 첨부된 도면에 나타나 있다. 청구범위가 상술한 실시형태들과 함께 개시될지라도 상기 청구범위를 이들의 특정한 실시형태로만 제한하기 위한 것이 아닌 것으로 이해될 것이다. 반대로, 상기 실시형태들은 상기 첨부된 청구범위의 사상 및 범주 내에 있는 대체물, 변형물 및 등가물들을 포함하는 것으로 의도된다.
더욱이, 하기 상세한 설명에서, 다수의 특정한 세부사항은 상기 실시형태들의 충분한 이해를 제공하기 위해 개시된다. 그러나 상기 실시형태들이 이들의 특정한 세부사항 없이 실시 가능하다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 다른 경우에, 당해 기술분야에서 통상의 지식을 가진 자에게 널리 공지된 구성요소 및 절차들은 상기 실시형태들의 양태를 모호하게 하는 것을 피하기 위해 상세하게는 개시되지 않는다.
비록 "제1", "제2" 등의 용어들이 다양한 요소를 설명하기 위해 본원에서 사용될 수 있을지라도 이들 요소들은 이들 용어에 의해 제한되지 않아야 하는 것으로 또한 이해될 것이다. 이들 용어는 단지 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예를 들어, 청구범위의 범주에서 벗어나지 않는 한, 제1 그룹은 제2 그룹으로 지칭될 수 있으며, 유사하게는 제2 그룹은 제1 그룹으로 지칭될 수 있다. 상기 제1 그룹 및 제2 그룹은 둘 모두 그룹으로 지칭되지만, 이들은 동일한 그룹이 아니다.
본원에서 실시형태들의 설명에 사용된 용어는 특정한 실시형태만을 설명할 목적으로 제공되지만, 본 발명을 제한하는 것으로 의도되지 않는다. 상기 실시형태 및 첨부된 청구범위의 설명에서 사용된 바와 같이, 단수 형태의 용어들은 문맥에서 달리 명확하게 언급하지 않는 한 복수 형태도 또한 포함하는 것으로 의도된다. 본원에서 사용된 바와 같은 "및/또는"이란 용어는 하나 이상의 연관된 목록의 항목들의 임의의 모든 가능한 조합을 지칭하고 이들 조합을 포함하는 것으로도 이해될 것이다. 본 명세서에서 사용되는 경우에 "포함하다" 및/또는 "포함하는" 이란 용어는 언급된 특징, 정수, 단계, 작용, 요소 및/또는 성분들의 존재를 명시하며, 하나 이상의 특징, 정수, 단계, 작용, 요소, 성분 및/또는 이들의 그룹의 존재 또는 부가를 배재하지 않는 것으로 추가로 이해될 것이다.
게르마늄의 표면 거칠기를 감소시키기 위한 방법들을 개발하는 경우, 도핑(doping)되지 않은 Ge 기판들이 p형 Si 웨이퍼 상에 약 2.0㎛의 두께로 이종 에피(heteroepitaxy)성으로 성장하였다. 성장 이후, 상기 웨이퍼들은 2개의 그룹으로 분할되었다. 상기 제 1 그룹의 웨이퍼들 중 일부는 90keV에서 1.8 × 1015/cm2의 인(P) 이온 선량으로 주입되었다. 상기 제 2 그룹의 웨이퍼들 중 일부는 300℃에서 epi-Ge의 상부에 성장한 약 20㎚ 두께의 저온 실리콘 산화물(LTO)로 증착되었다. 이어 상기 제 2 그룹은 상기 제 1 그룹과 동일한 이온 주입 공정을 거친다. 상기 그룹 둘 모두에 있어서, 400℃에서 1분 동안 0.5sccm(분당 표준 입방 센티미터) 내지 2.0sccm의 다양한 O2 흐름을 이용하여 급속 열처리 시스템(RTA)에서 열적 산화(본질적으로는 GeO2 형성임)가 상기 웨이퍼들 중 일부에 적용된다. 상기 산화 단계 이후에, 임의의 잔류 GeO2 및 LTO는 2% HF(하이드로플루오라이드(hydrofluoride)) 용액을 이용하여 상기 그룹 둘 모두로부터 제거되었다.
또한 어닐링 온도가 표면 거칠기에 미치는 효과를 조사하기 위해 N2 대기(0sccm의 02 흐름) 환경 하에서 상기 제 2 그룹의 몇몇 미가공 샘플들을 1분 동안 400℃ 내지 700℃의 다양한 어닐링 온도에 노출시켰다. 상기 어닐링 이후, LTO층은 2% HF 용액으로 제거되었다. 상기 제조된 샘플들의 표면 거칠기는 AFM 시스템을 이용하여 관측되었으며, 여기서 5㎛ × 5㎛ 면적이 스캐닝(scanning)되고 분석되었다.
상기 단락에 2개의 그룹의 웨이퍼 단편들이 상기 조사 도중에 형성되었다고 기술하고 있을지라도 상기 2개의 그룹의 웨이퍼 단편들을 형성하는 것이 필수적인 것은 아니다. 예를 들어, 몇몇 실시형태에서 웨이퍼 전체는 저온 실리콘 산화물로 증착된다. 따라서 상기 제 2 그룹은 상기 제 1 그룹을 형성하지 않은 채 형성될 수 있다.
도 1a는 몇몇 실시형태에 따라 (a) 미가공 epi-Ge 기판, (b) 이온 주입된 epi-Ge 기판, 열적으로 산화된 epi-Ge 기판들((c) 0.5sccm의 02 흐름의 존재 하에 열적으로 산화됨, (d) 1.0sccm의 02 흐름의 존재 하에 열적으로 산화됨, 및 (e) 2.0의 02 흐름의 존재 하에 열적으로 산화됨)의 AFM 이미지를 나타낸다. 도 1b는 도 1a에 도시된 (a) 미가공 epi-Ge 기판, (b) 이온 주입된 epi-Ge 기판 및 열적으로 산화된 epi-Ge 기판((c) 내지 (e))에 대한 Rq 값(제곱 평균 제곱근(rms) 표면 거칠기 매개변수)의 도표이다.
도 1b에 도시된 바와 같이, 상기 이온 주입된 샘플의 표면 거칠기는 상기 미가공 epi-Ge(예를 들어, 이온이 주입되지 않은 epi-Ge 기판)와 비교하여 약 7Å에서 12Å 초과의 값으로 1.7배 정도 증가하였다. 상기 표면에 대한 인 이온의 일정한 영향은 상기 표면 거칠기에 기여할 수 있다. 게다가, Ge와 Si의 계면으로부터 잔류 응력의 완화는 상기 표면 거칠기에 기여할 수 있다. 상기 표면 거칠기의 증가 원인과는 무관하게, Ge 표면이 Ge MOSFET 제작 도중에 n-웰 또는 p-웰 주입으로 인해 거칠어지는 경우, 상기 표면은 게이트-스택 형성(gate-stack formation)에 적합하지 않을 것이다.
몇몇 실시형태에서, 표면 거칠기는 열적 산화에 의해 상기 표면을 산화시킴으로써 감소되며, 이러한 열적 산화는 상기 표면 상의 압출물이 더욱 빠르게 산화되도록 하여, 산화물이 제거된 경우에 상기 표면이 더욱 매끄럽게 된다. Si에 있어서, 이는 건식 산화를 이용함으로써 달성되며, 이때 딱 충분한 Si02가 성장하여 상기 거칠기의 피크-대-피크 치수 및 측면 치수를 커버한다. Ge에 있어서, 자연적인(native) 산화물(Ge02) 형성은 100℃ 정도의 낮은 온도에서 일어날 수 있으며, GeO 탈착은 약 400℃ 내지 550℃에서 일어나기 시작한다. GeO 탈착 효과는 상기 표면에서 Ge와의 산소 공핍 상호작용(oxygen vacancy interaction)으로 인해 일어나며, 결과적으로는 GeO는 특정한 온도 이상에서 탈착된다. 몇몇 실시형태에서, 열적 산화 온도는 상기 GeO 탈착 효과를 제외시키기 위해 400℃로 설정된다. 산화 도중에는 상기 Ge의 표면 상에 Ge02가 형성되는 속도를 제어하는 것이 또한 중요하다. 신속하고 제어되지 않는 Ge02 성장은 잠재적으로 표면 거칠기를 증가시킬 수 있다. 몇몇 실시형태에서, 상기 P-주입된 Ge 샘플들은 400℃에서의 열적 어닐링 도중에 0.5 내지 2.0sccm의 02 흐름에 노출된다. 상술한 바와 같이, 이들의 AFM 측정치는 도 1a 및 도 1b((c) 내지 (e))에 나타나 있다.
몇몇 실시형태에서, 상기 P-주입된 샘플은 도 1b에 나타낸 바와 같이 약 12Å의 rms 거칠기를 갖는다. 상기 표면 거칠기는 0.5sccm으로 약 4.9Å까지 감소되었으며, 이는 게르마늄에서의 표면 거칠기를 감소시키기 위한 방법으로서 산화의 유의한 이점을 보여준다. 상기 표면 거칠기는 약 1.0sccm의 02 흐름의 증가와 함께 추가로 감소하였다. 이러한 점에서, 열적 어닐링 도중의 초기 Ge02 성장은 기존의 Ge02의 두께로 인해 확산-제한되기 전에 반응-제한(예를 들어, 도 2의 도해 (a) 참고)되는 것으로 여겨진다.
청구범위의 범주를 제한하지 않으면, 상기 표면에 걸친 02 농도의 작은 변화는 서로 상이한 Ge02 성장을 초래할 수 있으며, 이는 극도로 매끄러운 표면을 수득하는데 있어서는 바람직하지 않는 것으로 여겨진다. 따라서 02가 Ge 표면에 도달하는 속도를 제어하는 더욱 양호한 방식이 요구된다. 이를 달성하기 위해, 저온 산화물(LTO)(예를 들어, 20㎚의 두께를 가짐)은 상기 Ge 표면의 상부에 증착된다. 02가 Ge층에 도달하기 위해 상기 산화물을 통해 확산되어야 하기 때문에 상기 산화물은 Ge02 형성을 확산-제한되도록 한다(예를 들어, 도 2의 도해 (b) 참고). 또한 상기 산화물은 이온 주입 충격(ion-implantation bombardment)으로부터 상기 표면을 보호하기 위해 사용될 수 있다.
도 3a는 몇몇 실시형태에 따라 (a) 미가공 epi-Ge 기판, (b) 이온 주입 이후의 LTO-캐핑된 epi-Ge 기판, 및 이온 주입 및 열적 산화 이후의 LTO-캐핑된 epi-Ge 기판((c) 0.5sccm의 02 흐름의 존재 하에 열적으로 산화됨, (d) 1.0sccm의 02 흐름의 존재 하에 열적으로 산화됨 및 (e) 2.0sccm의 02 흐름의 존재 하에 열적으로 산화됨)의 AFM 이미지를 나타낸다. 도 3b는 도 3a에 도시된 기판들에 대한 Rq 값의 도표이다.
몇몇 실시형태에서, LTO 증착은 Ge02를 형성하는 300℃의 환경에서 SiH4 및 02 흐름을 수반한다. 몇몇의 경우에, 상기 Ge02층은 미가공 epi-Ge 기판과 비교하여 상기 rms 거칠기를 0.49배 정도 추가로 감소시킨다.
도 3a 및 도 3b는 또한 0.5 내지 2.0sccm의 서로 상이한 02 흐름 하에 400℃에서의 산화 공정 이후의 상기 표면 거칠기를 나타낸다. 표면 거칠기의 감소는 LTO 캐핑의 부재 시(예를 들어, 도 1a 및 도 1b)와 비교하여 더욱 자명하다. 산화가 확산-제한되기 때문에 Ge02 형성은 더욱 느리고 더욱 균일하여, 매우 매끄러운 표면을 초래하는 것으로 생각된다. 본 발명자들은 02 흐름이 1.0sccm인 경우에 특히 매끄러운 표면을 달성하였으며, 이로 인해 약 2Å의 rms 거칠기를 갖는 전자급(electronic-grade)의 Ge 표면을 초래하였다. 이는 본 발명자들의 미가공 epi-Ge 기판의 초기 rms 거칠기가 7Å을 초과하였다는 사실을 고려하면 엄청나게 개선된 것이다.
몇몇 실시형태에서, 청구범위의 범주를 제한하지 않는 한, 열적 가공 도중에는 가장 낮은 에너지 상태를 찾기 위해 상기 표면을 가로질러 Ge 원자가 확산될 수 있는 것으로 여겨진다. 이러한 효과를 분리하기 위해, LTO-캐핑된 샘플들은 02 흐름 없이 N2 대기 챔버 내에서 400℃ 내지 700℃로 어닐링된다. 도 4a는 몇몇 실시형태에 따라 N2 대기 환경 하에 400℃ 내지 700℃의 다양한 온도에서 어닐링된 LTO-캐핑된 epi-Ge 샘플들의 AFM 이미지를 나타낸다. 도 4b는 도 4a에 도시된 LTO-캐핑된 epi-Ge 샘플들에 대한 Rq 값의 도표이다.
도 4a 및 도 4b에서 알 수 있는 바와 같이, 500℃ 및 600℃에서의 샘플에서 각각 약 0.8 및 약 0.9배의 Rq의 감소가 존재한다. 본원에서의 Rq 감소는 GeO 탈착의 결과인 것으로 생각된다. Rq 값의 변화는 700℃에서 특히 현저하며, 이러한 온도에서 Rq 값은 최고 7Å까지 급등하며, 이는 미가공 epi-Ge 기판의 Rq 값과 비슷한 수준이다. 그럼에도 불구하고, 상기 최소 Rq 값은 3Å보다 크며, 이는 열적 산화 단독을 통한 표면 거칠기 감소보다 나쁜 결과이다.
상술한 바와 같이, epi-Ge의 표면은 성장 도중에 거칠어지며, 이온 주입과 같은 통상의 장치 공정에 의해 추가로 거칠어지는 것으로 밝혀져 있다. 상기 표면의 산화에 의해 거칠기는 몇몇 경우에 약 3Å까지 감소할 수 있다. 전자급(약 2Å의 표면 거칠기)의 기판을 달성하기 위해, 02가 상기 표면에 도달하는 속도를 제어하는 것이 중요하다. 몇몇의 경우에 얇은 Si02 캐핑층을 상기 epi-Ge의 상부에 놓음으로써 02가 상기 표면에 도달하는 속도는 확산-제한되게 되며, 그 결과 반응-제한된 산화보다 양호하게 제어되는 산화를 초래한다. 이들 조건들 하에 약 2.02Å의 우수한 표면 거칠기가 달성된다.
도 5는 몇몇 실시형태에 따라 게르마늄에서 표면 거칠기를 감소시키는 방법(500)을 나타낸 흐름도이다.
방법(500)은 게르마늄 층을 포함하는 기판을 수득하는 단계(502)를 포함한다. 몇몇 실시형태에서, 상기 기판은 에피 성장한 게르마늄 층을 포함한다. 몇몇 실시형태에서, 상기 게르마늄 층은 에피 성장한다. 몇몇 실시형태에서, 상기 게르마늄 층은 실리콘 기판 상에서 에피 성장한다. 몇몇 실시형태에서, 상기 게르마늄 층은 적어도 10㎚의 두께를 갖는다. 몇몇 실시형태에서, 상기 게르마늄 층은 적어도 20㎚의 두께를 갖는다. 몇몇 실시형태에서, 상기 게르마늄 층은 적어도 100㎚의 두께를 갖는다. 몇몇 실시형태에서, 상기 게르마늄 층은 적어도 200㎚의 두께를 갖는다. 몇몇 실시형태에서, 상기 게르마늄 층은 적어도 1,000㎚의 두께를 갖는다. 몇몇 실시형태에서, 상기 게르마늄 층은 적어도 2,000㎚의 두께를 갖는다. 몇몇 실시형태에서, 상기 게르마늄 층은 10,000㎚ 이하의 두께를 갖는다. 몇몇 실시형태에서, 상기 게르마늄 층은 5,000㎚ 이하의 두께를 갖는다. 몇몇 실시형태에서, 상기 기판은 실리콘 기판이다.
몇몇 실시형태에서, 상기 게르마늄 층은 이온 주입된다.
몇몇 실시형태에서, 방법(500)은 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키기 이전에 상기 게르마늄 층 상부에 산화물층을 형성(예를 들어, 도 2(b)에 도시된 SiO2층)하는 단계(506)를 더 포함한다.
몇몇 실시형태에서, 방법(500)은 상기 산화물층을 형성하기 이전에 이온 주입에 의해 상기 게르마늄 층을 가공하는 단계(504)를 더 포함한다. 몇몇 실시형태에서, 방법(500)은 상기 산화물층을 형성한 이후에 이온 주입에 의해 상기 게르마늄 층을 가공하는 단계(508)를 더 포함한다.
몇몇 실시형태에서, 상기 산화물층은 실리콘 산화물을 포함한다. 몇몇 실시형태에서, 상기 실리콘 산화물은 저온 실리콘 산화물이다. 몇몇 실시형태에서, 상기 산화물층을 형성하는 단계는 상기 실리콘 산화물을 증착시키는 단계를 포함한다. 몇몇 실시형태에서, 상기 실리콘 산화물은 100℃와 500℃ 사이의 온도에서 증착된다. 몇몇 실시형태에서, 상기 실리콘 산화물은 200℃와 400℃ 사이의 온도에서 증착된다. 몇몇 실시형태에서, 상기 실리콘 산화물은 250℃와 350℃ 사이의 온도에서 증착된다. 몇몇 실시형태에서, 상기 실리콘 산화물은 300℃의 온도에서 증착된다. 몇몇 실시형태에서, 상기 실리콘 산화물은 100㎚ 미만의 두께를 갖는다. 몇몇 실시형태에서, 상기 실리콘 산화물은 10㎚과 30㎚ 사이의 두께를 갖는다. 몇몇 실시형태에서, 상기 실리콘 산화물은 15㎚과 25㎚ 사이의 두께를 갖는다. 몇몇 실시형태에서, 상기 실리콘 산화물은 20㎚의 두께를 갖는다.
몇몇 실시형태에서, 상기 산화물층은 산화게르마늄을 포함한다.
방법(500)은 또한 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계(510)를 포함한다(예를 들어, 도 2(b)에 도시된 GeO2).
몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 게르마늄 층을 100℃와 650℃ 사이의 온도로 유지하는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 게르마늄 층을 100℃와 600℃ 사이의 온도로 유지하는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 게르마늄 층을 550℃와 650℃ 사이의 온도로 유지하는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 게르마늄 층을 100℃와 400℃ 사이의 온도로 유지하는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 게르마늄 층을 300℃와 500℃ 사이의 온도로 유지하는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 게르마늄 층을 350℃와 450℃ 사이의 온도로 유지하는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 게르마늄 층을 400℃의 온도로 유지하는 단계를 포함한다.
몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 기판을 10sccm 미만으로 02 흐름에 노출시키는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 기판을 5sccm 미만으로 02 흐름에 노출시키는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 기판을 2sccm 미만으로 02 흐름에 노출시키는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 기판을 0.5sccm과 2sccm 사이로 02 흐름에 노출시키는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 기판을 0.8sccm과 1.2sccm 사이로 02 흐름에 노출시키는 단계를 포함한다. 몇몇 실시형태에서, 열적 산화를 통해 상기 게르마늄 층의 일부분을 산화시키는 단계는 상기 기판을 1sccm으로 02 흐름에 노출시키는 단계를 포함한다.
몇몇 실시형태에서, 방법(500)은 상기 게르마늄 층의 산화된 일부분의 적어도 부분 집합을 제거하는 단계(예를 들어 2% HF 용액을 이용함)(512)를 포함한다.
상기 상세한 설명은 설명을 목적으로 특정 실시형태를 참고하여 개시되었다. 그러나 상기 예시적인 토의는 전부를 총망라하거나 개시된 정확한 형태에 청구범위의 범주를 제한하기 위해 의도된 것은 아니다. 상술한 교시의 견지에서 많은 변형 및 변경이 가능하다. 상기 실시형태들은 특정한 원리 및 이들의 실질적 적용을 가장 잘 설명하도록 선택되고 개시되어, 고려되는 특정한 용도에 적합한 바와 같이, 당해 기술분야의 숙련자들이 상기 원리, 및 다양한 변형을 갖는 다양한 실시형태들을 가장 잘 이용하는 것이 가능케 되었다.
Claims (43)
- 게르마늄에서 표면 거칠기(roughness)를 감소시키기 위한 방법으로서,
제1 표면 거칠기를 갖는 상부 표면을 갖는 게르마늄 층을 포함하는 기판을 수득하는 단계;
캐핑(capping) 층이 상기 게르마늄 층의 상부 표면 전체를 덮도록 상기 게르마늄 층의 상부 표면 상에 실리콘 산화물의 상기 캐핑 층을 증착시키는 단계; 및
상기 증착시키는 단계 후에, 상기 게르마늄 층의 상부 표면이 상기 게르마늄의 산화되지 않은 층의 상부에 위치한 게르마늄 산화물 층으로 전환되어 상기 게르마늄의 산화되지 않은 층의 상부 표면이 상기 제1 표면 거칠기보다 작은 제2 표면 거칠기를 갖도록, 상기 캐핑 층을 통해 산소를 상기 게르마늄 층으로 확산시킴으로써, 열 산화를 통해 상기 게르마늄 층의 상부 표면을 산화시키는 단계를 포함하는 방법. - 청구항 1에 있어서,
상기 게르마늄의 산화된 층의 적어도 부분 집합(subset)을 제거하는 단계를 더 포함하는 방법. - 청구항 1에 있어서,
상기 기판은 상기 게르마늄 층이 그 위에 있는 실리콘 기판인 방법. - 청구항 3에 있어서,
상기 게르마늄 층은 에피(epitaxially) 성장한 게르마늄 층인 방법. - 청구항 1에 있어서,
상기 게르마늄 층은 에피 성장한 게르마늄 층인 방법. - 청구항 1에 있어서,
상기 게르마늄 층은 적어도 10nm의 두께를 갖는 방법. - 청구항 1에 있어서,
상기 게르마늄 층은 5,000nm 이하의 두께를 갖는 방법. - 청구항 1에 있어서,
상기 실리콘 산화물의 캐핑 층은 증착된 실리콘 산화물인 방법. - 청구항 1에 있어서,
상기 실리콘 산화물의 캐핑 층은 100℃와 500℃ 사이의 온도에서 증착되는 방법. - 청구항 1에 있어서,
상기 실리콘 산화물의 캐핑 층은 100nm 미만의 두께를 갖는 방법. - 청구항 1에 있어서,
상기 실리콘 산화물의 캐핑 층을 증착시키는 단계 후에, 이온 주입에 의해 상기 게르마늄 층을 가공하는 단계를 더 포함하는 방법. - 청구항 1에 있어서,
상기 게르마늄 층에 이온이 주입되어 있는 방법. - 청구항 1에 있어서,
열 산화를 통해 상기 게르마늄 층의 상부 표면을 산화시키는 단계는 상기 게르마늄 층을 100℃와 650℃ 사이의 온도로 유지하는 단계를 포함하는 방법. - 청구항 13에 있어서,
열 산화를 통해 상기 게르마늄 층의 상부 표면을 산화시키는 단계는 상기 기판을 10sccm 미만으로 02 흐름에 노출시키는 단계를 포함하는 방법. - 청구항 1에 있어서,
열 산화를 통해 상기 게르마늄 층의 상부 표면을 산화시키는 단계는 상기 기판을 10sccm 미만으로 02 흐름에 노출시키는 단계를 포함하는 방법. - 삭제
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