KR100714822B1 - 에스오아이 웨이퍼의 제조 방법 - Google Patents

에스오아이 웨이퍼의 제조 방법 Download PDF

Info

Publication number
KR100714822B1
KR100714822B1 KR1020050069702A KR20050069702A KR100714822B1 KR 100714822 B1 KR100714822 B1 KR 100714822B1 KR 1020050069702 A KR1020050069702 A KR 1020050069702A KR 20050069702 A KR20050069702 A KR 20050069702A KR 100714822 B1 KR100714822 B1 KR 100714822B1
Authority
KR
South Korea
Prior art keywords
wafer
layer
buffer layer
bonded wafer
bonded
Prior art date
Application number
KR1020050069702A
Other languages
English (en)
Other versions
KR20070014785A (ko
Inventor
박재근
이곤섭
이은하
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020050069702A priority Critical patent/KR100714822B1/ko
Publication of KR20070014785A publication Critical patent/KR20070014785A/ko
Application granted granted Critical
Publication of KR100714822B1 publication Critical patent/KR100714822B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Abstract

본 발명은 에스오아이 웨이퍼의 제조 방법에 관한 것으로, 기준 웨이퍼 상에 절연층을 형성하는 단계와, 결합 웨이퍼 상에 상기 결합 웨이퍼보다 격자 상수가 큰 버퍼층을 형성하는 단계와, 트리트먼트 공정을 실시하여 상기 버퍼층의 결함을 치유하는 단계와, 상기 버퍼층 상에 스트레인드 실리콘을 형성하는 단계와, 상기 결합 웨이퍼 내에 저전압 불순물 이온층을 형성하는 단계와, 상기 기준 웨이퍼의 절연층과, 상기 결합 웨이퍼의 스트레인드 실리콘을 결합하는 단계와, 열처리 공정을 통해 상기 결합 웨이퍼의 불순물 이온층 부분을 벽개하는 단계 및 상기 스트레인드 실리콘층 상의 상기 SiGe버퍼층 및 잔류하는 상기 결합 웨이퍼를 제거하는 단계를 포함하는 에스오아이 웨이퍼 제조 방법을 제공한다. 이와 같이 트리트먼트 공정을 통해 버퍼층의 디스로케이션을 해소하여 결함발생을 줄일 수 있고 이를 통해 웨이퍼의 들뜸 현상을 방지할 수 있으며, 우수한 표면 및 계면의 평활도와 박막 내의 결함 밀도가 낮은 스트레인드 실리콘을 포함하는 에스오아이 웨이퍼를 제조할 수 있다.
SOI웨이퍼, 스트레인드 실리콘, 버퍼층, SiGe, 결합웨이퍼, 트리트먼트 공정

Description

에스오아이 웨이퍼의 제조 방법{METHOD OF MANUFACTURING SOI WAFER}
도 1a 내지 도 1d는 종래 기술에 따른 SOI웨이퍼의 제작 방법을 설명하기 위한 단면도.
도 2 내지 도 4는 종래의 문제를 설명하기 위한 원자현미경(AFM; Atomic Force Microscope)사진.
도 5는 종래의 SOI 웨이퍼의 사진.
도 6은 본 발명에 따른 버퍼층의 디스로케이션 제거를 설명하기 위한 개념 단면도.
도 7은 비교 실험예에 따른 버퍼층의 투과 전자 현미경(TEM; Transmission Electron Microscope) 사진.
도 8 내지 도 10은 각기 제 1 내지 제 3 실험예에 따른 버퍼층의 TEM 사진.
도 11은 비교 실험예에 따른 버퍼층 표면의 AFM 사진.
도 12 내지 도 14는 제 1 내지 제 3 실험예에 따른 버퍼층 표면의 AFM 사진.
도 15는 실험예에 따른 버퍼층의 표면 거칠기를 나타낸 그래프.
도 16은 비교 실험예에 따른 버퍼층의 X선 회절을 나타낸 그래프.
도 17 및 도 18은 각기 제 1 및 제 2 실험예에 따른 버퍼층의 X선 회절을 나 타낸 그래프.
도 19a 내지 도 19f는 본 발명의 제 1 실시예에 따른 SOI 웨이퍼의 제조 방법을 설명하기 위한 단면도.
도 20a 내지 도 20d는 본 발명의 제 2 실시예에 따른 SOI 웨이퍼의 제조 방법을 설명하기 위한 단면도.
도 21은 본 발명에 따른 SOI 웨이퍼의 TEM사진.
<도면의 주요 부분에 대한 부호의 설명>
10, 110, 210 : 기준 웨이퍼 12 : 산화막
20, 130, 230 : 결합 웨이퍼 22, 24 : SiGe층
30, 150, 250 : 스트레인드 실리콘 120, 220 : 절연층
140, 240 : 버퍼층
본 발명은 에스오아이 웨이퍼의 제조 방법에 관한 것으로, 특히 나노급 두께의 스트레인드 실리콘층을 갖는 에스오아이 웨이퍼의 제조 방법에 관한 것이다.
SOI(Silicon On Insulator) 웨이퍼는 절연막 위에 실리콘 단결정층을 가지고 있는 구조의 웨이퍼로서, 반도체 소자의 소자 분리 기술이 용이하고, 소자의 전기적 특성이 우수하여 널리 연구되고 있다. 상술한 SOI는 재결정화법, 실리콘의 횡면 에피텍셜 성장법, SIMOX 방법, Unibond 방법, ELTRAN 방법 등으로 실리콘/산화막/단결정 실리콘으로 이루어진 SOI 웨이퍼를 제작하였다.
현재는 단결정 실리콘 대신 스트레인드 실리콘(Strained Si)을 포함하는 SOI웨이퍼의 제작에 관해 활발한 연구가 수행중이다. 상기의 스트레인드 실리콘은 반도체 실리콘의 원자를 각각 강제적으로 떨어지게 하는 기술로서 원자가 다른 원자에서 떨어지게 되면 전자가 더욱 빠르게 이동할 수 있게 되어 반도체의 성능을 향상시킬 수 있게 된다. 따라서, 스트레인드 실리콘을 포함하는 SOI웨이퍼의 경우 칩 사이즈의 감소는 물론 기생 커패시턴스를 감소시키고, 전자의 이동속도를 향상시켜 회로 및 회로를 구성하는 소자의 동작 속도를 향상시킬 수 있게 된다.
종래의 스트레인드 실리콘/산화막/실리콘 구조의 SOI웨이퍼 제작 방법을 간략하게 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 SOI웨이퍼의 제작 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 기준 웨이퍼(10)와 결합 웨이퍼(20)를 마련한다. 기준 웨이퍼(10)에 산화막(12)을 형성하고, 결합웨이퍼(20)에는 하부에서 상부 방향으로 Ge의 농도가 점자적으로 증가되는 그래이디드(graded) SiGe층(22)과, Ge의 농도가 일정한 버퍼드 SiGe층(24)을 순차적으로 형성한다. 여기서 그래이드디 SiGe층(22)은 약 1 내지 1.5㎛ 두께로 형성하되, 하부의 Ge의 농도가 0에서 점차적으로 증가 하여 상부에서는 약 20% 정도의 농도를 갖도록 형성한다. 이후, Ge의 농도를 20%로 유지한 상태에서 약 0.4㎛ 이하 두께의 버퍼드 SiGe층(24)을 형성한다.
수소 이온 주입을 실시하여 상기 버퍼드 SiGe층(24) 내부에 수소 이온층(26)을 형성한다.
도 1b를 참조하면, 상기의 결합 웨이퍼(20)와 기준 웨이퍼(10)를 접합시킨다. 이때, 상기 기준 웨이퍼(10)의 산화막(12) 상에 결합웨이퍼의 버퍼드 SiGe층(24)이 접착되도록 한다.
도 1c를 참조하면, 열처리 공정을 실시하여 버퍼드 SiGe층(24)의 수소 이온층이 형성된 부분을 분리한다. 이로인해 기준 웨이퍼(10) 상에는 산화막(12)과 버퍼드 SiGe층(24)의 일부가 잔류하게 되고, 결합 웨이퍼(20)는 제거된다.
도 1d를 참조하면, 화학 기계적 연마(CMP)를 통해 산화막(12) 상에 잔류하는 상기 버퍼드 SiGe층(24)을 평탄화한 다음, 그 상부에 스트레인드 실리콘(30)을 형성한다. 이때 스트레인드 실리콘(30)은 실리콘보다 결정 격자 상수가 더 큰 SiGe층 상에 에피택셜 성장되어 격자 간 거리가 늘어나면서 성장되어 결과적으로는 SiGe층의 격자 상수를 갖는다.
상술한 바와 같이 제작된 SOI웨이퍼의 경우에는 스트레인드 실리콘층(30)의 표면이 불균일할 뿐만 아니라, 결합된 SOI 웨이퍼의 일부 영역에서 들뜨는 현상이 발생하게된다.
이는 기준 웨이퍼(10)의 산화막(12)과 결합되는 버퍼드 SiGe층(24) 표면에 생성된 결함들 때문에 발생된다. 즉, SiGe층이 격자 상수가 작은 Si기판 상에서 에 피택셜 성장됨으로 인해 발생하는 디스로케이션(dislocation) 결함이 해소되지 않은 상태에서 공정을 진행하기 때문이다.
도 2 내지 도 4는 종래의 문제를 설명하기 위한 원자현미경(AFM; Atomic Force Microscope)사진이다.
도 2 및 도 3의 사진에서와 같이 실리콘 기판과 SiGe층 사이의 결함으로 인해 해치 패턴이 발생하고 그 표면이 매우 거칠어 진다. 또한, 도 4의 사진에서와 같이 내부가 움푹 파인 쓰레딩 디스로케이션 피트(Threading dislocation pit)가 발생한다. 여기서 쓰레딩 디스로케이션 피트의 밀도는 3.9×103 ea/㎠에 해당하여 매우 많은 수의 피트(P)가 발생됨을 알 수 있다. 따라서, 이러한 문제들로 인해 SOI기판이 들뜨는 현상이 발생한다.
현재 이러한 문제를 해결하기 위해 SiGe층 즉, 그래디드 SiGe층 및 버퍼드 SiGe층을 형성한 다음, 그 상부 표면을 CMP를 이용한 평탄화 공정을 진행하였다.
도 5는 종래의 SOI 웨이퍼의 사진이다.
상기 사진은 CMP를 이용한 평탄화 공정을 통해 버퍼드 SiGe층 표면을 평탄화한 후, 기준 웨이퍼와 결합 웨이퍼를 결합하고, 벽개한 다음 스트레인 실리콘층을 형성한 SOI웨이퍼 사진이다. 도 5에 도시된 바와 같이 국부적으로 웨이퍼가 결합되지 않고, 웨이퍼 표면이 평탄화되지 않아 얼룩진 형상 또는 표면의 색상이 다른 영역이 존재하게 된다. 이는 CMP의 경우 얇은 두께(수백 nm 이하)의 버퍼드 SiGe층의 상부 표면을 균일하게 연마하는 것이 불가능하여 버퍼드 SiGe층의 표면층이 균일하 게 평탄화되지 않고 해치 패턴, 표면 거칠기 문제 및 쓰레딩 디스로케이션 피트가 완전하게 제거되지 않기 때문이다.
더욱이 앞서 설명한 쓰레딩 디스로케이션의 경우에는 기준 웨이퍼와 결합웨이퍼를 결합하고, 벽개한 후에도 버퍼드 SiGe층 내에 잔류되어 있게 된다. 따라서, 버퍼드 SiGe층 상에 스트레인드 실리콘층을 형성할 경우에 쓰레딩 디스로케이션에 의한 피트가 결함으로 작용하여 스트레인드 실리콘층 내부에 피트를 형성하거나 스트레인드 실리콘층 표면에 굴곡을 발생시키게 되는 원인으로 작용하게 되는 문제가 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 결합 웨이퍼와 스트레인드 실리콘층 사이에 형성되는 버퍼층의 디스로케이션을 해소하고, 해치 패턴과 쓰래딩 디스로케이션 피트 같은 결함발생을 줄일 수 있어 웨이퍼의 들뜸 현상을 방지할 수 있고, 웨이퍼 전체에 균일한 두께의 초박형 스트레인드 실리콘을 안정적으로 형성할 수 있고, 우수한 표면 및 계면의 평활도와 박막 내의 결함 밀도가 낮은 스트레인드 실리콘을 포함하는 에스오아이 웨이퍼의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 기준 웨이퍼 상에 절연층을 형성하는 단계와, 결합 웨이퍼 상에 상기 결합 웨이퍼보다 격자 상수가 큰 버퍼층을 형성하는 단계와, 트리트먼트 공정을 실시하여 상기 버퍼층의 결함을 치유하는 단계와, 고온 열처리 공정을 통해 상기 버퍼층 표면을 평탄화하는 단계와, 상기 버퍼층 상에 스트레인드 실리콘을 형성하는 단계와, 상기 결합 웨이퍼 내에 불순물 이온층을 형성하는 단계와, 상기 기준 웨이퍼의 절연층과 상기 결합 웨이퍼의 스트레인드 실리콘을 결합하는 단계와, 열처리 공정을 통해 상기 결합 웨이퍼의 불순물 이온층 부분을 벽개하는 단계 및 상기 스트레인드 실리콘층 상의 잔류하는 상기 결합 웨이퍼 및 상기 버퍼층을 제거하는 단계를 포함하는 에스오아이 웨이퍼 제조 방법을 제공한다.
또한, 본 발명에 따른 기준 웨이퍼 상에 절연층을 형성하는 단계와, 결합 웨이퍼 상에 상기 결합 웨이퍼보다 격자 상수가 큰 버퍼층을 형성하는 단계와, 트리트먼트 공정을 실시하여 상기 버퍼층의 결함을 치유하는 단계와, 고온 열처리 공정을 통해 상기 버퍼층 표면을 평탄화하는 단계와, 상기 결합 웨이퍼 내에 불순물 이온층을 형성하는 단계와, 상기 기준 웨이퍼의 절연층과 상기 결합 웨이퍼의 상기 버퍼층을 결합하는 단계와, 열처리 공정을 통해 상기 결합 웨이퍼의 불순물 이온층 부분을 벽개하는 단계와, 상기 버퍼층 상에 잔류하는 결합 웨이퍼를 제거하는 단계 및 상기 버퍼층 상에 스트레인드 실리콘층을 형성하는 단계를 포함하는 에스오아이 웨이퍼 제조 방법을 제공한다.
여기서, 상기 트리트먼트 공정은, 상기 버퍼층에 5×1014atoms/㎠ 내지 5×1016atoms/㎠ 도즈량의 수소 이온을 주입하는 단계 및 600 내지 1000도의 온도 범위 에서 3초 내지 40분간 열처리를 실시하는 단계를 포함하는 것이 바람직하다. 이때, 열처리는 노를 이용하여 700 내지 900도의 온도에서 20 내지 40분간 실시하거나, RTP를 이용하여 800 내지 1000도의 온도에서 3 내지 30초간 실시하되, 질소 분위기 하에서 실시하는 것이 바람직하다.
상기의 고온 열처리 공정은 수소 가스 분위기에서 실시하되, 노를 이용하여 약 900 내지 1000도의 온도에서 20 내지 40분간 실시하거나, RTP를 이용하여 1000 내지 1200도의 온도에서 3 내지 50초간 실시하는 것이 효과적이다.
그리고, 상기 버퍼층으로 그 내부에 Si보다 격자가 큰 Ge가 함유된 SiGe층를 사용하는 것이 효과적이다. 이때, 상기 SiGe층 내부의 Ge 농도는 20at% 내지 30at% 범위 내에서 조정되거나, 상기 SiGe층의 높이가 높아질수록 Ge의 농도가 0at% 내지 40at%범위 내에서 증가되는 것이 바람직하다.
물론 상기 불순물 이온층으로 수소 이온을 사용하고, 수소 이온층은 상기 결합 웨이퍼의 표면과 인접한 내부 영역에 형성될 수 있다.
상기의 스트레인드 실리콘층 상의 상기 SiGe버퍼층 및 잔류하는 상기 결합 웨이퍼를 제거하는 단계는, 제 1 식각 공정을 실시하여 잔류하는 상기 결합 웨이퍼를 제거하는 단계 및 제 2 식각 공정을 실시하여 상기 SiGe버퍼층을 제거하고, 상기 스트레인 실리콘층을 평탄화하는 단계를 포함하는 것이 바람직하다. 이때, 상기 제 1 식각 공정은 TMAH를 사용하고, 상기 제 2 식각 공정은 SC-1을 사용하는 것이 효과적이다.
상술한 버퍼층 상에 잔류하는 결합 웨이퍼를 제거하는 단계는, 습식 식각을 실시하여 결합 웨이퍼를 제거하고, 버퍼층을 평탄화하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
SOI웨이퍼는 절연막이 형성된 기준 웨이퍼에 스트레인드 실리콘층이 형성된 결합 웨이퍼를 결합한 다음, 결합 웨이퍼의 일부를 분리하여 제작한다.
여기서, 스트레인드 실리콘층을 형성하기 위한 일 예로 결합 웨이퍼 상에 결합 웨이퍼의 결정 격자 상수보다 결정 격자 상수가 큰 버퍼층을 형성한 다음, 그 상부에 버퍼층과 동일한 결정 격자 상수를 갖는 스트레인드 실리콘층을 형성한다.
이 경우, 앞서 설명한 종래 기술의 문제점에서와 같이 버퍼층의 디스로케이션에 의한 많은 결함들이 발생하게 된다. 이에, 본 발명에서는 버퍼층 형성 후, 트리트먼트 공정을 실시하여 버퍼층 계면 및 내부의 디스로케이션을 감소시켜 최적화된 스트레인드 실리콘층을 형성할 수 있고, 다수의 실험을 통해 상기의 트리트먼트 공정의 조건을 최적화하였다.
먼저, 트리트먼트 공정을 통해 버퍼층의 디스로케이션을 제거하는 기술적 원리에 관해 설명하면 다음과 같다.
도 6은 본 발명에 따른 버퍼층의 디스로케이션 제거를 설명하기 위한 개념 단면도이다.
도 6을 참조하면, 결합 웨이퍼(130) 상에 결합 웨이퍼(130)의 결정 격자 상수보다 큰 결정 격자 상수를 갖는 버퍼층(140)을 형성한다. 이때, 도 6의 (a)에서와 같이 격자 크기가 다른 버퍼층(140)을 결합 웨이퍼(130) 상에 형성할 경우, 결합 웨이퍼(130)와 버퍼층(140) 사이 계면과 버퍼층(140) 내부에 디스로케이션들이 발생한다. 즉, 쓰레드 디스로케이션 또는 미스피트(misfit) 디스로케이션이 발생하게 된다. 이때의 디스로케이션은 주로 격자간(interstitial) 원자가 응집되어 발생한다. 도면에서 A는 디스로케이션 라인을 나타낸다.
이후, 버퍼층(140) 내부에 수소 이온을 주입한 다음 열처리하는 트리트먼트 공정을 실시하게 되면 버퍼층(140) 내부의 디스로케이션을 감소시킬 수 있게 된다. 즉, 도 6의 (b)에서와 같이 수소 이온을 주입하여 공간응집(Vacancy agglomerate) 즉, 공동(Cavity; B)이 형성된다. 이후, 열처리를 하게 되면, 도 6의 (c)에서와 같이 공동에 의해 디스로케이션이 제거된다.
이에 실리콘 웨이퍼 상에 버퍼층으로 SiGe막을 형성한 다음 트리트먼트 공정 조건에 변화를 주는 다양한 실험을 실시하여 트리트먼트 공정의 최적조건을 찾게 되었다. 즉, 트리트먼트 공정시 주입되는 수소 이온의 양은 5×1014atoms/㎠ 내지 5×1016atoms/㎠범위인 것이 바람직하고, 열처리 공정은 600 내지 1000도의 온도범위에서 실시하는 것이 바람직하다. 상기 열처리 공정을 N2분위기에서 실시하는 것이 바람직하다.
제 1 실험예서는 웨이퍼 상에 버퍼층으로 SiGe막을 형성한 다음 수소 이온을 5×1014atoms/㎠ 도즈량으로 주입하고, 800도의 온도에서 30분간 열처리를 실시하여 트리트먼트를 하였다. 제 2 실험예에서는 제 1 실험예와 동일한 공정 조건에 트리트먼트 공정을 수행하되 수소의 도즈량을 5×1015atoms/㎠ 으로 하여 공정을 진행하였다. 제 3 실험예도 제 1 실험예와 동일한 공정 조건에서 트리트먼트 공정을 수행하되 수소의 도즈량을 5×1016atoms/㎠ 으로 하여 공정을 진행하였다. 상기에서 열처리 공정은 노(furnace)를 이용하여 실시하였다. 비교 실험예에서는 트리트먼트 공정을 실시하지 않고, 단지 실리콘 웨이퍼 상에 SiGe 버퍼층만을 형성하였다.
도 7은 비교 실험예에 따른 버퍼층의 TEM 사진이고, 도 8 내지 도 10은 각기 제 1 내지 제 3 실험예에 따른 버퍼층의 TEM 사진이다.
트리트먼트 공정을 실시하지 않은 비교 실험예에 따른 결과인 도 7을 참조하면, 웨이퍼와 버퍼층의 계면은 물론 버퍼층의 내부에서 미스피트 디스로케이션과 쓰레딩 디스로케이션이 발생함을 알 수 있다.
다음으로, 수소의 도즈량을 5×1014atoms/㎠ 로 한 제 1 실험예에 따른 결과인 도 8를 참조하면, 웨이퍼와 버퍼층 계면에는 국부적인 디스로케이션이 약간 잔류해있지만, 버퍼층 내부에서의 디스로케이션은 제거되었음을 알 수 있다. 특히, 도 7의 비교 실험예와 비교하여 버퍼층 내부는 물론 버퍼층 계면의 디스로케이션이 거의 발생하지 않음을 알 수 있다.
또한, 수소의 도즈량을 5×1015atoms/㎠ 로 한 제 2 실험예에 따른 결과인 도 9를 참조하면, 웨이퍼와 버퍼층 계면과 버퍼층 내부의 디스로케이션이 제거되어 버퍼층의 막질이 양호함을 알 수 있다.
그리고, 수소의 도즈량을 5×1016atoms/㎠ 로 한 제 3 실험예에 따른 결과인 도 10을 참조하면, 결정 성장에 의한 디스로케이션은 거의 제거되었지만, 주입된 수소 이온에 의한 공동으로 인한 디스로케이션이 버퍼층 내부에 발생됨을 알 수 있다.
도 11은 비교 실험예에 따른 버퍼층 표면의 AFM 사진이고, 도 12 내지 도 14는 제 1 내지 제 3 실험예에 따른 버퍼층 표면의 AFM 사진이다. 도 15는 실험예에 따른 버퍼층의 표면 거칠기를 나타낸 그래프이다.
상기의 도 11 내지 도 14와 도 15를 살펴보면, 트리트먼트 공정을 실시하지 않은 버퍼층은 그 표면에 해치 패턴에 의한 표면 거칠기가 약 16Å 정도이지만, 제 1 실험예에의 경우에는 약 7.5Å이고, 제 2 실험예에서는 약 5Å으로 그 표면 거칠기가 매우 향상됨을 알 수 있다.
도 16은 비교 실험예에 따른 버퍼층의 X선 회절을 나타낸 그래프이고, 도 17 및 도 18은 각기 제 1 및 제 2 실험예에 따른 버퍼층의 X선 회절을 나타낸 그래프이다.
도 16 내지 도 18의 그래프를 살펴보면 비교 실험예의 경우 SiGe 버퍼층의 응력 완화(relaxation)정도는 61.77% 이고 제 1 실험예에서는 75.8%이고, 제 2 실험예에서는 74.88%임을 알 수 있다. 이를 통해 본 발명의 트리트먼트 공정을 실시한 후의 SiGe 버퍼층은 충분한 정도의 응력 완화가 일어남을 알 수 있다.
상기와 같이 트리트먼트 공정 후에 고온 열처리 공정을 실시하여 SiGe버퍼층의 표면의 평활도를 향상시킬 수 있다. 즉, 노를 이용하여 약 900 내지 1100도의 온도에서 10 내지 40분간 고온 열처리 공정을 실시하거나, RTP를 이용하여 약 1000 내지 1200도의 온도로 수 초간 고온 열처리를 실시하여 SiGe버퍼층 상부 표면을 평탄화한다. 여기서 고온 열처리 공정은 수소 가스 분위기에서 실시하는 것이 효과적이다
따라서, 본 발명은 이와 같이 트리트먼트 공정과 고온 열처리 공정을 통해 격자 부정합에 의한 결함이 제거되고 응력이 완화된 버퍼층 상에 스트레인드 실리콘을 형성할 수 있게 된다. 상기의 고온 열처리 공정은 스트레인드 실리콘 형성 후에 실시할 수도 있다.
이와 같이 형성된 스트레인드 실리콘막과 기준 웨이퍼의 절연막을 결합시켜 SOI 웨이퍼를 제조하였을 경우, 들뜸현상이 발생하지 않게 되고, 두 막간의 결합력이 향상될 수 있다.
하기에서는 이러한 SOI웨이퍼의 제조 방법에 관해 설명한다.
도 19a 내지 도 19f는 본 발명의 제 1 실시예에 따른 SOI 웨이퍼의 제조 방법을 설명하기 위한 단면도이다.
도 19a를 참조하면, 기준 웨이퍼(110) 상에 절연층(120)을 형성한다.
상기의 기준 웨이퍼(110)는 SOI 웨이퍼를 물리적으로 지지해주는 지지대 역할을 하는 일명 핸들링 웨이퍼(handling wafer)라고도 하고, 결합 웨이퍼(130)는 스트레인드 실리콘막이 형성되는 소자 웨이퍼라고도 한다.
상기 절연층(120)은 단결정 실리콘으로 이루어진 기준 웨이퍼(110) 상에 형성한다. 이때, 절연층(120)으로 산화막 및 질화막 계열의 물질막을 사용할 수 있다. 본 실시예에서는 열산화공정을 통해 형성된 실리콘 산화막을 사용하는 것이 효과적이다. 이러한 실리콘 산화막은 습식 또는 건식 산화 공정으로 100 내지 7000Å 두께 형성하는 것이 효과적이다. 물론 이러한 실리콘 산화막은 상기 두께에 한정되지 않고, 그 필요에 따라 수십 내지 수천Å 두께로 형성할 수 있다.
도 19b를 참조하면, 결합 웨이퍼(130) 상에 상기 결합 웨이퍼(130)보다 격자 상수가 큰 버퍼층(140)을 형성하고, 버퍼층(140) 상에 스트레인드 실리콘층(150)을 형성한다.
상기의 결합 웨이퍼(130)로는 단결정 실리콘을 사용한다. 소정의 증착 공정을 통해 결합 웨이퍼(130) 상에 상기 결합 웨이퍼(130)보다 격자 상수가 큰 버퍼층(140)을 형성한다.
상기의 버퍼층(140)으로 본 실시예에서는 SiGe 버퍼층(140)을 사용하는 것이 효과적이다. 이러한 SiGe 버퍼층(140)은 그 내부에 Si보다 격자가 큰 Ge가 함유된 막을 지칭하는 것으로 버퍼층(140) 내부의 Ge농도가 일정한 값을 갖도록 SiGe버퍼층(140)을 형성할 수 있고, SiGe 버퍼층(140) 내부의 Ge농도가 깊이 방향으로 다르게 형성할 수도 있다. 즉, SiGe 버퍼층(140) 내에서 높이가 높아질수록 Ge의 농도 가 증가하도록 두께 방향에 따라 Ge농도가 변화되도록 SiGe 버퍼층(140)을 형성할 수 있다. 이는 SiGe 버퍼층(140) 형성시 사용되는 Si 소스 가스와, Ge 소스 가스의 주입량을 조절함으로써 가능하다.
예를 들어 처음에는 Si 소스 가스만을 주입하여 결합 웨이퍼(130)와 접하는 경계면에 형성되는 버퍼층(140) 내부에는 Ge농도가 0at%가 되도록 하여 성장을 시작하고, 점차적으로 Ge 소스 가스의 주입량을 늘려 주게 되면 Ge농도가 상승된 SiGe 버퍼층(140)을 형성할 수 있게 된다. 이때, Ge의 농도는 0at% 내지 40at%범위 내에서 상승되도록 하는 것이 바람직하다.
본 실시예에서는 SiGe 버퍼층(140) 내부의 Ge농도가 20 내지 30at%범위내에서 변화되거나 일정하도록 SiGe 버퍼층(140)을 형성하는 것이 바람직하다. 즉, Si소스 가스와 Ge 소스 가스를 동일한 비율로 주입하여 결합 웨이퍼(130) 상에 SiGe막을 형성한다. 상기의 SiGe 버퍼층(140)은 0.25 내지 0.35㎛ 두께로 형성하되 이에 한정되지 않고 그 필요에 따라 그 두께를 다양하게 변화시킬 수 있다.
다음으로 결합 웨이퍼(130)와 SiGe 버퍼층(140) 간의 격자 부정합으로 인한 결함을 제거하고 버퍼층의 막질을 향상시키기 위한 트리트먼트 공정을 실시한다.
여기서 트리트먼트 공정을 앞서 설명한 바와 같이 상기 SiGe 버퍼층(140)에 5×1014atoms/㎠ 내지 5×1016atoms/㎠ 도즈량의 수소 이온을 주입한 다음 600 내지 1000도의 온도 범위에서 열처리를 실시한다. 상기에서 수소 이온 주입시 주입 에너지는 10 내지 40KeV의 에너지로 주입하는 것이 바람직하다. 물론 본 발명은 이에 한정되지 않고, SiGe 버퍼층(140)의 두께에 따라 이온 주입 에너지가 다양하게 변화될 수 있다. 바람직하게는 SiGe 버퍼층(140)의 계면 즉, SiGe 버퍼층(140)과 결합 웨이퍼(130)가 접하는 SiGe버퍼층(140)의 내부 영역에 투영비정거리(Rp)가 존재하도록 하는 것이 효과적이다.
이때, 주입되는 수소 이온의 주입 에너지를 조절하여 SiGe 버퍼층(140) 내부의 원하는 영역에 수소 이온을 주입할 수 있다. 이때, SiGe 버퍼층(140)의 하부 즉, 결합 웨이퍼(130)의 인접 영역에 수소 이온이 집중되도록 수소이온을 주입하여 SiGe 버퍼층(140)과 결합 웨이퍼(130) 계면 간의 격자 부정합을 용이하게 치유하는 것이 효과적이다. 그러나 이에 한정되지 않고, SiGe 버퍼층(140)의 중심부 또는 상부 어느 영역으로도 수소 이온이 집중되도록 하여 공정을 진행할 수 있고, SiGe 버퍼층(140) 전영역에 고르게 분포되도록 할 수도 있다.
상기와 같이 수소 이온주입 후, 열처리 공정을 실시하되, 노를 이용하여 700 내지 900도의 온도 범위에서 약 20 내지 40분간 실시하거나, RTP를 이용하여 800 내지 1000도의 온도 범위에서 수 초간 실시한다. 상기 트리트먼트를 위한 열처리 공정은 N2가스 분위기 하에서 실시하는 것이 바람직하다.
상기와 같은 트리트먼트 공정을 통해 SiGe 버퍼층(140)내의 결정 결함을 치유할 수 있게 된다. 즉, Si층 상에 SiGe층을 형성하게 되면 둘 사이에서는 격자 상수가 일치하지 않아 격자가 끊어지가나 어긋나는 현상이 발생한다. 이로인해 막의 특성을 저하시키는 많은 결함들이 발생하게된다. 그러나 본 실시예의 트리트먼 트 공정을 실시하게되면 이러한 격자 결함들이 치유될 수 있다.
트리트먼트 공정후, 상기 SiGe 버퍼층(140) 표면 평탄화를 위해 고온 열처리 공정을 실시한다.
상기의 고온 열처리는 노를 이용하여 900 내지 1100도의 온도에서 약 10 내지 40분간 열처리하는 것이 바람직하다. 상기의 열처리 온도와 시간 범위보다 적을 경우에는 열처리 공정이 잘되지 않는 문제가 발생하고 상기 온도와 시간 범위보다 클 경우에는 과도한 열처리로 인한 열적 스트레스를 받게 되는 문제가 발생한다.
상기의 열처리는 물론 이에 한정되지 않고, RTP를 이용하여 1000 내지 1200도의 온도에서 약 3 내지 50초간 열처리하는 것이 바람직하다. 이때, RTP를 이용할 경우 승온속도를 조절하여 열처리 시간을 조절할 수 있다. 그리고, 상기의 열처리 공정은 수소(H)와 같은 불활성 가스 분위기하에서 실시하는 것이 바람직하다.
다음으로, 상기와 같이 트리트먼트 공정을 통해 결함 치유되고, 고온 열처리 공정을 통해 표면이 평탄화된 SiGe버퍼층(140) 상에 10 내지 30㎚두께의 스트레인드 실리콘층(150)을 형성한다. 즉, SiGe버퍼층(140) 상에 실리콘 증착공정을 통해 실리콘층을 형성하게 되면 SiGe버퍼층의 격자 구조를 갖는 실리콘층이 형성된다. 이는 SiGe의 격자 간의 간격이 실리콘의 격자 간격보다 넓기 때문에 그 상부에 형성되는 실리콘층의 격자가 강제적으로 벌어지게 되는 스트레인드 실리콘층 즉, 인장 변형된 실리콘층이 형성된다. 이러한 스트레인드 실리콘층은 그 하부의 SiGe 버퍼층 내부에 격자 결합이 억제되었기 때문에 그 막질이 우수하고 SiGe버퍼층의 결함으로 인한 결함이 발생하지 않는다.
도 19c를 참조하면, 상기 결합 웨이퍼(130) 내부에 저전압의 불순물 이온층을 형성한다. 즉, 수소 이온 주입을 실시하여 결합 웨이퍼(130) 내부에 수소 이온층(132)을 형성한다. 상기 수소 이온의 도즈량은 6×1016atoms/㎠로 하고, 결합 웨이퍼의 표면으로부터 소정 깊이에 투영비정거리(Rp)를 갖는 수소 이온층(132)을 형성한다. 이때, 투영비정거리는 주입되는 수소 이온의 주입 에너지에 따라 다양하게 변화될 수 있다. 바람직하게는 결합 웨이퍼(130)의 표면과 인접한 내부 영역에 형성되는 것이 효과적이다.
도 19d를 참조하면, 절연층(120)이 형성된 기준 웨이퍼(110)와 스트레인드 실리콘층(150)이 형성된 결합 웨이퍼(130) 간을 결합한다.
상기의 기준 웨이퍼(110)와 결합 웨이퍼(130)를 결합하기 전에 그 표면의 불순물을 제거하는 세정공정을 실시할 수 있다.
세정 공정후, 기준 웨이퍼(110)의 절연층(120)과 결합 웨이퍼(130)의 스트레인드 실리콘층(150)의 적어도 일부가 먼저 접촉되면서 그 접촉 면적이 한쪽 방향으로 증가하면서 접착되도록 한다. 이는 기준 웨이퍼(110)와 결합 웨이퍼(130)의 표면이 모두 굴곡이 있다는 점과 실리콘 웨이퍼가 탄성체라는 점을 고려하여 한쪽 방향으로 가압하면서 접착함으로써 접촉 표면이 평탄해지면서 이들 사이에 형성될 수 있는 수분 등의 보이드 성분을 외측으로 밀어내어 제거하면서 접착하는 형태이기 때문에 접착면에서의 보이드가 현저히 감소되어 접착력이 향상될 수 있다. 기준 웨이퍼(110)와 결합 웨이퍼(130)의 접착은 상온에서 실시하는 것이 바람직하며, 이 때 두 웨이퍼는 친수성(hydrophilic) 조건하에서 수소 결합에 의해 상호 접착된다.
또한, 본 실시예에서는 스트레인드 실리콘층(150)의 표면에 결함이 발생되지 않기 때문에 절연층(120)과의 결합시 그 결합력이 더욱 증대될 수 있다.
도 19e를 참조하면, 열처리 공정을 실시하여 상기 결합 웨이퍼(130)의 수소 이온층 부분을 벽개(cleavage)한다.
상기에서 벽개를 위한 열처리는 약 200 내지 500도 정도의 온도 이하에서 적어도 약 1분 이상 수행한다. 벽개 과정은 열처리 동안에 수소 이온층 부분의 버블들이 상호작용을 하여 충분한 블리스터(blister)가 형성되고 이들이 전파되면서 플레이크(flake) 현상이 일어나면서 이루어진다.
이로써, 기준 웨이퍼(110) 상에 절연층(120), 스트레인드 실리콘층(150), SiGe버퍼층(140) 및 결합 웨이퍼(130)의 일부가 잔류하는 형상의 웨이퍼가 마련된다.
도 19f를 참조하면, 소정의 식각공정을 실시하여 스트레인드 실리콘층(150) 상부에 잔류하는 결합 웨이퍼(130)와 SiGe버퍼층(140)을 제거하고 평탄화하여, 기준 웨이퍼(110), 절연층(120) 및 스트레인드 실리콘층(150)을 포함하는 SOI 웨이퍼를 제조한다.
상기에서 식각공정은 잔류하는 결합 웨이퍼(130)를 제거하기 위한 제 1 식각공정을 실시하고, SiGe버퍼층(140)을 제거하면서 스트레인드 실리콘층(150) 표면을 평탄화하기 위한 제 2 식각공정을 실시한다. 여기서, 제 1 식각공정은 TMAH를 이용하여 상기 SiGe버퍼층(140)을 식각 정지막으로 하는 식각을 실시한다. 제 2 식각 공정은 SC-1용액을 이용하여 스트레인드 실리콘층(150)을 식각 정지막으로 하는 식각을 실시한다. 이때, 제 2 식각 공정의 식각 시간과 식각 두께를 조절하여 목표로 하는 최종 스트레인드 실리콘층(150)을 형성하게 된다. 상기와 같이 식각액을 이용한 습식식각을 실시하게 되면 식각후 식각 두께의 균일도가 우수하기 때문에 별도의 연마를 진행하지 않고도 스트레인드 실리콘층(150)의 두께 균일도를 더욱 향상시킬 수 있다.
상술한 바와 같이 트리트먼트 공정을 통해 SiGe버퍼층의 격자 결함을 치유한 상태에서 스트레인드 실리콘층을 형성하고, 스트레인드 실리콘층과 기준 웨이퍼의 절연층을 결합하여 SOI웨이퍼를 제조하게 되면 스트레인드 실리콘층 표면의 결함이 감소하게 되어 절연층과의 결합력이 향상되어 SOI웨이퍼의 들뜸 현상을 방지할 수 있게 된다.
이뿐만 아니라 본 발명은 기준 웨이퍼와 결합 웨이퍼를 결합한 후에 스트레인드 실리콘층을 형성할 수도 있다. 이하 도면을 참조하여 기준 웨이퍼와 결합 웨이퍼 결합후에 스트레인드 실리콘층을 형성하는 본 발명의 제 2 실시예에 따른 SOI 웨이퍼의 제조 방법에 관해 설명한다. 하기 실시예에서는 앞서 설명한 제 1 실시예와 중복되는 설명은 생략한다.
도 20a 내지 도 20d는 본 발명의 제 2 실시예에 따른 SOI 웨이퍼의 제조 방법을 설명하기 위한 단면도이다.
도 20a를 참조하면, 기준 웨이퍼(210) 상에 절연층(220)을 형성한다. 한편, 결합 웨이퍼(210) 상에 SiGe 버퍼층(240)을 형성한 다음, 트리트먼트 공정을 실시 하여 SiGe버퍼층(240) 내부의 결함을 치유한다. 또한, 고온 열처리 공정을 통해 SiGe버퍼층(240) 표면을 평탄화한다. 그리고, 수소 이온주입 공정을 통해 결합 웨이퍼(230) 내에 벽개를 위한 수소 이온층(231)을 형성한다.
도 20b 및 도 20c를 참조하면, 절연층(220)이 형성된 기준 웨이퍼(210)와 SiGe버퍼층(240)이 형성된 결합 웨이퍼(230)를 결합한 다음, 결합 웨이퍼(230)의 수소 이온층(231)을 벽개한다. 이를 통해 기준 웨이퍼(210) 상에 절연층(220), SiGe버퍼층(240) 및 결합 웨이퍼(230)의 일부가 잔류하는 웨이퍼가 마련된다.
이때, 상기 SiGe버퍼층(240)은 트리트먼트 공정을 통해 내부는 물론 표면의 결함이 치유되어 있기 때문에 절연층(210)과의 결합시 그 결합력이 증대될 수 있다.
도 20d를 참조하면, 상기 SiGe버퍼층(240) 상에 잔류하는 결합 웨이퍼(230)를 제거한 다음 SiGe버퍼층(240)이 표면을 평탄화한다. 이후, SiGe버퍼층(240) 상에 스트레인드 실리콘(250)을 형성하여 기준 웨이퍼(210), 절연층(220), SiGe버퍼층(240) 및 스트레인드 실리콘(250)이 순차적으로 적층된 SOI 웨이퍼를 제조한다.
여기서, 결합 웨이퍼(230) 제거를 위해 습식 식각을 실시하고, 이때 습식 식각의 타겟을 조절하여 SiGe버퍼층(240)을 평탄화할 수도 있다. 물론 각기 다른 공정을 통해 실시할 수도 있다.
도 21은 본 발명에 따른 SOI웨이퍼의 TEM 사진으로 SOI 웨이퍼를 구성하는 각 막이 결함없이 균일하게 형성됨을 알 수 있다.
상술한 바와 같이 본 발명은 트리트먼트 공정을 통해 결합 웨이퍼와 스트레인드 실리콘층 사이에 형성되는 버퍼층의 디스로케이션을 해소하여 해치 패턴과 쓰래딩 디스로케이션 피트 같은 결함발생을 줄일 수 있어 웨이퍼의 들뜸 현상을 방지할 수 있다.
또한, 웨이퍼 전체에 균일한 두께의 초박형 스트레인드 실리콘을 안정적으로 형성할 수 있고, 우수한 표면 및 계면의 평활도와 박막 내의 결함 밀도가 낮은 스트레인드 실리콘을 포함하는 에스오아이 웨이퍼를 제조할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 기준 웨이퍼 상에 절연층을 형성하는 단계;
    결합 웨이퍼 상에 상기 결합 웨이퍼보다 격자 상수가 큰 버퍼층을 형성하는 단계;
    트리트먼트 공정을 실시하여 상기 버퍼층의 결함을 치유하는 단계;
    고온 열처리 공정을 통해 상기 버퍼층 표면을 평탄화하는 단계;
    상기 버퍼층 상에 스트레인드 실리콘을 형성하는 단계;
    상기 결합 웨이퍼 내에 불순물 이온층을 형성하는 단계;
    상기 기준 웨이퍼의 절연층과 상기 결합 웨이퍼의 스트레인드 실리콘을 결합하는 단계;
    열처리 공정을 통해 상기 결합 웨이퍼의 불순물 이온층 부분을 벽개하는 단계; 및
    상기 스트레인드 실리콘층 상의 잔류하는 상기 결합 웨이퍼 및 상기 버퍼층을 제거하는 단계를 포함하는 에스오아이 웨이퍼 제조 방법.
  2. 기준 웨이퍼 상에 절연층을 형성하는 단계;
    결합 웨이퍼 상에 상기 결합 웨이퍼보다 격자 상수가 큰 버퍼층을 형성하는 단계;
    트리트먼트 공정을 실시하여 상기 버퍼층의 결함을 치유하는 단계;
    고온 열처리 공정을 통해 상기 버퍼층 표면을 평탄화하는 단계;
    상기 결합 웨이퍼 내에 불순물 이온층을 형성하는 단계;
    상기 기준 웨이퍼의 절연층과 상기 결합 웨이퍼의 상기 버퍼층을 결합하는 단계;
    열처리 공정을 통해 상기 결합 웨이퍼의 불순물 이온층 부분을 벽개하는 단계;
    상기 버퍼층 상에 잔류하는 결합 웨이퍼를 제거하는 단계; 및
    상기 버퍼층 상에 스트레인드 실리콘층을 형성하는 단계를 포함하는 에스오아이 웨이퍼 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 트리트먼트 공정은,
    상기 버퍼층에 5×1014atoms/㎠ 내지 5×1016atoms/㎠ 도즈량의 수소 이온을 주입하는 단계; 및
    600 내지 1000도의 온도 범위에서 3초 내지 40분간 열처리를 실시하는 단계를 포함하는 에스오아이 웨이퍼 제조 방법.
  4. 청구항 3에 있어서,
    상기 열처리는 노를 이용하여 700 내지 900도의 온도에서 20 내지 40분간 실시하거나, RTP를 이용하여 800 내지 1000도의 온도에서 3 내지 30초간 실시하되, 질소 분위기 하에서 실시하는 에스오아이 웨이퍼 제조 방법.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 고온 열처리 공정은 수소 가스 분위기에서 실시하되, 노를 이용하여 약 900 내지 1000도의 온도에서 20 내지 40분간 실시하거나, RTP를 이용하여 1000 내지 1200도의 온도에서 3 내지 50초간 실시하는 에스오아이 웨이퍼 제조 방법.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 버퍼층으로 그 내부에 Si보다 격자가 큰 Ge가 함유된 SiGe층를 사용하는 에스오아이 웨이퍼 제조 방법.
  7. 청구항 6에 있어서,
    상기 SiGe층 내부의 Ge 농도는 20at% 내지 30at% 범위 내에서 조정되거나, 상기 SiGe층의 높이가 높아질수록 Ge의 농도가 0at% 내지 40at%범위 내에서 증가되 는 에스오아이 웨이퍼 제조 방법.
  8. 청구항 1 또는 청구항 2에 있어서,
    상기 불순물 이온층으로 수소 이온을 사용하고, 수소 이온층은 상기 결합 웨이퍼의 표면과 인접한 내부 영역에 형성된 에스오아이 웨이퍼 제조 방법.
  9. 청구항 1에 있어서, 상기 스트레인드 실리콘층 상의 상기 버퍼층 및 잔류하는 상기 결합 웨이퍼를 제거하는 단계는,
    제 1 식각 공정을 실시하여 잔류하는 상기 결합 웨이퍼를 제거하는 단계; 및
    제 2 식각 공정을 실시하여 상기 버퍼층을 제거하고, 상기 스트레인 실리콘층을 평탄화하는 단계를 포함하는 에스오아이 웨이퍼 제조 방법.
  10. 청구항 9에 있어서,
    상기 제 1 식각 공정은 TMAH를 사용하고, 상기 제 2 식각 공정은 SC-1을 사용하는 에스오아이 웨이퍼 제조 방법.
  11. 청구항 2에 있어서, 상기 버퍼층 상에 잔류하는 결합 웨이퍼를 제거하는 단계는,
    습식 식각을 실시하여 결합 웨이퍼를 제거하고, 버퍼층을 평탄화하는 에스오아이 웨이퍼 제조 방법.
KR1020050069702A 2005-07-29 2005-07-29 에스오아이 웨이퍼의 제조 방법 KR100714822B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050069702A KR100714822B1 (ko) 2005-07-29 2005-07-29 에스오아이 웨이퍼의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050069702A KR100714822B1 (ko) 2005-07-29 2005-07-29 에스오아이 웨이퍼의 제조 방법

Publications (2)

Publication Number Publication Date
KR20070014785A KR20070014785A (ko) 2007-02-01
KR100714822B1 true KR100714822B1 (ko) 2007-05-04

Family

ID=38080503

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050069702A KR100714822B1 (ko) 2005-07-29 2005-07-29 에스오아이 웨이퍼의 제조 방법

Country Status (1)

Country Link
KR (1) KR100714822B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102207151B1 (ko) 2019-07-31 2021-01-25 삼성전기주식회사 안테나 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180999A (ja) * 1995-12-26 1997-07-11 Toshiba Corp 半導体装置およびその製造方法
KR20030045936A (ko) * 2001-12-03 2003-06-12 삼성전자주식회사 소이형 기판 형성 방법
KR20050018979A (ko) * 2002-07-09 2005-02-28 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 스트레인된 반도체 재료층의 전달 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180999A (ja) * 1995-12-26 1997-07-11 Toshiba Corp 半導体装置およびその製造方法
KR20030045936A (ko) * 2001-12-03 2003-06-12 삼성전자주식회사 소이형 기판 형성 방법
KR20050018979A (ko) * 2002-07-09 2005-02-28 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 스트레인된 반도체 재료층의 전달 방법

Also Published As

Publication number Publication date
KR20070014785A (ko) 2007-02-01

Similar Documents

Publication Publication Date Title
US6054363A (en) Method of manufacturing semiconductor article
JP4906727B2 (ja) ウェハ接合技術を用いて欠陥のない高Ｇｅ含有量のＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製造する方法
US7390725B2 (en) Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US6573126B2 (en) Process for producing semiconductor article using graded epitaxial growth
US7256473B2 (en) Composite structure with high heat dissipation
TWI291711B (en) Substrate and manufacturing method therefor
US20130089968A1 (en) Method for finishing silicon on insulator substrates
EP0843346B1 (en) Method of manufacturing a semiconductor article
KR20060033692A (ko) 변형된 실리콘 기반 층, 이의 제조 방법, 다수의 디바이스및 전자 시스템
KR20080036209A (ko) 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법
TWI711118B (zh) 用於製作應變式絕緣體上半導體底材之方法
JP2006524426A (ja) 基板上に歪層を製造する方法と層構造
EP0501119B1 (en) Method of producing semiconductor substrate
US20090004825A1 (en) Method of manufacturing semiconductor substrate
KR100596093B1 (ko) 에스오아이 웨이퍼의 제조 방법
KR100714822B1 (ko) 에스오아이 웨이퍼의 제조 방법
KR100704146B1 (ko) Ｓｏｉ 기판의 제조방법
KR100327339B1 (ko) 어닐링을 수반한 반도체 웨이퍼의 제조방법 및 반도체 소자의 제조방법
KR100609367B1 (ko) Ｓｏｉ 기판의 제조방법
KR100609382B1 (ko) Ｓｏｉ 기판의 제조방법
JP4092874B2 (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
KR100609377B1 (ko) Ｓｏｉ 기판의 제조방법
TW202347607A (zh) 用於製作雙重絕緣體上半導體結構之方法
KR100676827B1 (ko) 스트레인드 실리콘층을 포함하는 반도체 웨이퍼, 그의제조방법 및 그를 이용한 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130410

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170428

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180419

Year of fee payment: 12