KR20030045936A - 소이형 기판 형성 방법 - Google Patents
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Abstract
게르마늄 함유 소이형 기판 형성 방법이 개시된다. 이 방법은, 제 1 실리콘 기판에 에피택셜 성장 방법으로 완화된 실리콘 게르마늄층을 형성시키는 단계, 상기 완화된 실리콘 게르마늄층 상부에 다공성 실리콘 게르마늄층을 형성시키는 단계, 상기 다공성 실리콘 게르마늄층에 실리콘 게르마늄 에피택셜층을 형성하는 단계, 표면에 산화층이 형성된 제2 실리콘 기판과 상기 실리콘 게르마늄 에피택셜층이 형성된 상기 제 1 실리콘 기판을 대향 접합시키는 단계, 상기 제2 실리콘 기판을 기준으로 상기 다공성 실리콘 게르마늄층 이상을 제거하고 상기 실리콘 게르마늄 에피텍셜층을 드러내는 단계, 상기 실리콘 게르마늄 에피텍셜층 위에 인장된 실리콘 에피텍셜층을 형성하는 단계를 구비하여 이루어진다. 다공성 실리콘 게르마늄층은 완화된 실리콘 게르마늄층의 결정 결함이 실리콘 게르마늄 에피텍셜층으로 전달되는 것을 차단하여 실리콘 게르마늄 에피텍셜층이 결정 결함이 없도록 하고, 결국, 소이층의 결함 없는 실리콘 게르마늄층과 인장된 실리콘층의 형성을 가능하게 한다.
Description
본 발명은 소이형 기판 형성 방법에 관한 것으로, 보다 상세하게는 소이층에 게르마늄이 함유되고, 그 표층에 장력이 걸린 실리콘막을 형성하는 소이형 기판(strained silicon on Silicon-Germanium On Insulator) 형성 방법에 관한 것이다.
소이 기판은 기판에 매몰된 산화막을 설치함으로써 소자 분리막을 형성할 때 소자 사이의 분리가 완전하게 이루어질 수 있도록 형성된 반도체 기판으로, 외부 방사선에 강하고, 내압을 높일 수 있는 등의 이점이 있어 고성능 프로세서 등의 반도체 장치 형성에 주로 사용된다.
소이형 기판의 소이층을 실리콘 게르마늄층으로 형성하고, 그 표면에 실리콘층을 형성하며 실리콘 단결정층과 실리콘 게르마늄 단결정층 사이의 결정 격자 크기의 차이로 인하여 표면 실리콘층에 양축 당김(biaxial tension) 상태가 형성된다. 이 상태에서 실리콘층에 인장력(strain)이 인가되어 전하 캐리어의 유효 이동 질량 및 산란도(scattering)가 감소하고, 실리콘층 내에서 전하 캐리어들의 이동도가 높아지는 것으로 알려져 있다. (IEEE, Trans. Electron Devices, Vol.47, No.7, July 2000).
그리고, 종래에 CMOS형 반도체 장치의 회로 성능을 높이기 위해 소이층을 실리콘 게르마늄으로 형성하고 그 표면에 인장된 실리콘층을 형성하는 방법이 USPN 5,906,951 및 USPN 6,059,895를 통해 잘 나타나 있다. 도1을 참조하면서 종래의 소이형 기판 형성 방법을 살펴보면, 먼저, 제1 실리콘 기판(12)에 층이 진 실리콘 게르마늄층(Graded SixGe1-x:13)/압력이 완화된 실리콘 게르마늄층 버퍼(relaxed Si1-yGeybuffer:14) /인 이온의 도핑된 식각 저지막으로서 실리콘 게르마늄층(P++Doped Si1-yGey:15)/인장된 실리콘 채널층(strained Si channel:16)/압축된 실리콘 게르마늄 채널층(strained Si1-zGezcahnnel:17)/완화된 실리콘 게르마늄층(relaxed SiyGe1-y:18)/실리콘층(19)을 에피텍셜 성장 방법으로 적층시킨다. 위에 산화막(28)이 형성된 제2 실리콘 기판(26)을 위면이 마주보게 접합시킨다. 참조번호 20은 두 기판의 접합면을 나타낸다. 고온 수산화칼륨 용액으로 인이 도핑된실리콘 게르마늄층 식각 저지막 위쪽의 제1 실리콘기판(12), 층이 진 실리콘 게르마늄층(13), 압력이 완화된 실리콘 게르마늄층 버퍼(14)를 제거한다. 식각 저지막인 인 이온의 도핑된 식각 저지막으로서 실리콘 게르마늄층(P++Doped Si1-yGey:15)은 습식 산화 후 불산으로 처리하여 제거한다.
따라서, 인장된 실리콘 채널층(16)이 접합된 두 기판으로 형성되는 기판의 제일 위쪽에 남게 된다. 이런 방법에서는 인장된 실리콘 채널층(16) 두께가 40 내지 100 옹스트롬으로 형성된 경우에 인장된 실리콘 채널층(16) 양쪽에서 격자 크기가 다른 실리콘 게르마늄층(17,15)과 접하므로 계면 불일치(misfit)에 의한 격자 결함의 영향을 많이 받게 되며 후속 식각저지막으로서 인 이온의 도핑된 식각 저지막으로서 실리콘 게르마늄층(P++Doped Si1-yGey:15)을 제거하는 과정에서 소자를 형성할 인장된 실리콘 채널층(16)의 질이 영향을 크게 받을 수 있다.
통상, 결정 격자 크기가 다른 층이 일정 두께 이상으로 적층되면 계면 불일치에 의한 결정 격자 결함이 생기면서 층에 걸린 압력이나 장력이 완화된다. 계면 불일치가 결정 격자 결함으로 이어져 완화된 상태가 된 실리콘 게르마늄층 위에 실리콘을 에피택셜 성장시킬 경우, 실리콘 게르마늄층의 결정 격자 결함으로 인하여, 형성될 실리콘층의 질이 저하되고 여기에 형성될 반도체 소자의 동작 특성이 떨어지는 문제가 있다.
그리고, 인장된 실리콘층을 실리콘 게르마늄층을 사용하는 소이형 기판에 형성할 경우, 장력에 의한 전자 이동도는 게르마늄 농도가 10% 이상되면 더 증가하지않지만, 장력에 의한 홀의 이동도는 게르마늄 농도가 30%에 달할 때까지 계속 증가한다. 따라서, 실리콘 게르마늄층의 게르마늄 농도를 높이는 것이 소자 성능 향상을 위해 필요하다. 한편, 산소 이온주입 방법에 의한 소이층 형성 방법(SIMOX: Separation by IMplanted Oxygen)에 의하여 양질의 매몰 산화막을 형성하려면 후속 고온 열처리가 필요한데, 게르마늄 농도가 높아지면 기판 융점이 낮아지는 문제가 있다. 따라서, SIMOX에 의해 인장된 실리콘층을 갖는 실리콘 게르마늄층 소이형 기판을 만드는 것은 고려하기 어렵다.
계면 불일치가 없고 소이층이 높은 게르마늄 함량을 가지면서 표층에 인장된 실리콘을 가지는 소이형 기판을 형성하기 위해 도2 내지 도5에 나타난 바와 같은 공정 방법을 사용할 수 있다. 이 공정 방법에 따르면, 도2와 같이 제1 실리콘 기판(32)에 압력이 완화된 두꺼운 실리콘 게르마늄층(34)을 형성하고, 수소 이온을 주입하고 열처리한다. 수소 농도가 높은 곳(36)에서 제1 실리콘 기판(32)과 실리콘 게르마늄층(34) 사이의 격자 불일치 계면(38)에 의한 결정 결함이 치유되는 효과를 가진다. 도3과 같이 제2 실리콘 기판(46)에 산화막(48)을 형성한 상태에서 접합을 통해 제1 실리콘 기판(32)과 제2 실리콘 기판(46)을 결합시킨다. 참조번호 50은 접합면을 나타낸다. 도4와 같이 수소 농도가 높은 곳(36)에서 결합된 전체 기판을 절단한다. 따라서, 제2 실리콘 기판(46) 위에 실리콘 산화막(48)이 있고, 실리콘 산화막(48) 위에 완화된 실리콘 게르마늄층(34)을 가진 기판이 분리 형성된다. 이때, 절단된 면의 수소 농도가 높은 곳(36)에서 실리콘 게르마늄층은 수소에 의해 결정 결함이 부분적으로 치유되는 효과를 가진다. 따라서, 도5와 같이 절단된 면에 실리콘을 에티택시 방법으로 얇게 성장시키면 실리콘 게르마늄층(34) 위에 인장된 실리콘층(52)이 얻어진다. (2001, 57, VLSI Symp., by IBM)
그러나, 이런 방법을 사용하는 경우, 수소 이온주입 과정에서 인장된 실리콘층(52)의 기저층을 이루는 실리콘 게르마늄층(34)이 결정 손상을 받아 완화된 실리콘 게르마늄층에서 수소의 결정 결함의 치유 효과를 낮추는 문제가 있다.
본 발명은 소이층이 게르마늄을 함유하고, 소이층 표면에 인장된 실리콘층이 위치하는 소이형 기판 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 고농도 게르마늄 함유된 결정 결함이 적은 소이층에 인장된 실리콘층을 형성하여 캐리어 이동도를 높임으로써 소자 특성을 높일 수 있는 소이형 기판 형성 방법을 제공하는 것을 목적으로 한다.
도1은 종래의 소이형 기판 형성 방법의 일 예을 나타내기 위한 구성 단면도,
도2 내지 도5는 종래의 소이형 기판 형성 방법의 다른 예를 나타내기 위한 공정 단면도들,
도6 내지 도12는 본 발명의 소이형 기판 형성 방법의 예를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명은, 제 1 실리콘 기판에 에피택셜 성장 방법으로 완화된 실리콘 게르마늄층을 형성시키는 단계, 상기 완화된 실리콘 게르마늄층 상부에 다공성 실리콘 게르마늄층을 형성시키는 단계, 상기 다공성 실리콘 게르마늄층에 실리콘 게르마늄 에피택셜층을 형성하는 단계, 표면에 산화층이 형성된 제2 실리콘 기판과 상기 실리콘 게르마늄 에피택셜층이 형성된 상기 제 1 실리콘 기판을 대향 접합시키는 단계, 상기 제2 실리콘 기판을 기준으로 상기 다공성 실리콘 게르마늄층 이상을 제거하고 상기 실리콘 게르마늄 에피텍셜층을 드러내는 단계, 상기 실리콘 게르마늄 에피텍셜층 위에 인장된 실리콘 에피텍셜층을 형성하는 단계를 구비하여 이루어진다.
이때, 다공성 실리콘 게르마늄층은 완화된 실리콘 게르마늄층의 결정 결함이 실리콘 게르마늄 에피텍셜층으로 전달되는 것을 차단하여 실리콘 게르마늄 에피텍셜층이 결정 결함이 없도록 한다. 결국, 소이층의 결함 없는 실리콘 게르마늄층과 인장된 실리콘층의 형성을 가능하게 한다.
본 발명에서 완화된 실리콘 게르마늄층 상부에 다공성 실리콘 게르마늄층을 형성시키는 방법으로 아노다이징 방법을 사용할 수 있다. 아노다이징 방법에 대해서는 통상의 금속 아노다이징 방법은 해당 업계에 잘 알려져 있으며, USPN 5,876,497에는 실리콘 기판층을 다공성 실리콘층으로 형성하기 위해 사용하는 아노다이징 방법이 구체적으로 기술되어 있다. 아노다이징은 기판을 불산이 포함된 전해액에 접촉시키고, 전해액에 음극을 설치하며, 기판 후면에는 양극을 설치하는 방법으로 이루어질 수 있다.
본 발명에서 소이형 기판을 형성하면서 SIMOX 방식과 같이 높은 온도에서의 열처리를 할 필요성이 줄어들기 때문에 소이층에 함유되는 게르마늄 함량은 15% 이상으로 할 수 있다. 따라서, 15 내지 30%의 실리콘 게르마늄 소이층이 형성될 수 있다.
본 발명에서 에피택샬 성장은 대개 저압 CVD를 이용하여 이루어지나, 기타 상압 열 CVD, 플라즈마 CVD, 분자빔 에피택시(molecular beam epitaxy), 스퍼터링(sputtering) 등으로 형성되는 것도 가능하다. 실리콘 기판 위에 완화된 실리콘 게르마늄층을 형성할 때에는 결정 결함의 영향을 최대한 차단하기 위해 다층막으로형성한다. 가령, 일정 성분으로 연속하여 완화된 실리콘 게르마늄층을 형성하는 대신에 조금씩 게르마늄 함량을 달리하는 여러 층으로, 혹은 함량의 변화없이 단순히 두께 100 내지 2000 nm의 층을 2 내지 4 단계로 적층하여 완화된 실리콘 게르마늄층을 형성한다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명한다.
도6을 참조하면, 제1 실리콘 기판(112)에 완화된 실리콘 게르마늄층(114)을 에피텍시 방법으로 형성한다. 이때, 실리콘 게르마늄층에는 제1 실리콘 기판(112)과의 결정 격자의 크기 차이로 인하여 계면 불일치가 생기면서 층 내에 압력(stress)이 인가된다. 그리고, 실리콘 게르마늄층이 임계 두께를 넘어서면 이 압력을 해소하기 위해 디스로케이션(dislocation) 같은 결정 결함이 발생한다. 결정 결함이 발생된 층은 압력이 완화된 실리콘 게르마늄층(114)이 된다.
본 발명에서는 실리콘 게르마늄층 전체에 걸쳐 결정 결함이 전달되는 것을 방지하기 위해 조금씩 게르마늄 함량을 달리하는 여러 층으로, 혹은 함량의 변화없이 단순히 전체 실리콘 게르마늄층의 두께를 나누어 다단계로 적층하여 완화된 실리콘 게르마늄층(114)을 형성한다. 완화된 실리콘 게르마늄층(114)을 형성하는 여러 층들 사이의 계면은 하부 층의 결정 결함을 차단하는 방벽의 역할을 할 수 있다. 완화된 실리콘 게르마늄층(114) 두께는 수천 옹스트롬에서 수만 옹스트로롬이 될 수 있다.
도6 및 도7을 참조하면, 완화된 실리콘 게르마늄층(114)이 형성된 기판 표면에 아노다이징(anodizing) 처리를 실시한다. 아노다이징 처리시 완화된 실리콘 게르마늄층(114)이 형성된 기판 전면은 음극이 설치된 전해액에 접촉되며, 기판 후면은 직접 혹은 다른 전해액을 통해 양극과 연결된다. 기판 전면과 닿는 전해액은 순수에 의해 희석된 불산이 포함되며, 기포 발생에 의한 분극을 방지하는 소극제 등이 첨가될 수 있다. 전극에 전압이 인가되어 기판을 통해 전류가 흐르고, 기판 전면에는 완화된 실리콘 게르마늄층(114) 산화가 이루어진다. 산화층은 불산에 의해 식각되어 제거되며 완화된 실리콘 게르마늄층(114)은 표면부터 결정 구조가 조밀하지 못한 다공성 실리콘 게르마늄층(116)으로 변화되고 완화된 실리콘 게르마늄 잔여층(114')이 남는다. 아노다이징 처리를 통해 제1 기판의 표면에 다공성 실리콘 게르마늄층(116)의 두께가 수천 옹스트롬 정도 형성되도록 한다. 어노다이징 공정에서는 불산의 농도와 전극을 통해 흘리는 전류의 양을 조절하는 방법으로 다공성 실리콘 게르마늄층(116)과 산화막 형성 및 제거를 조절할 수 있다.
도8을 참조하면, 다공성 실리콘 게르마늄층(116) 위에 수천 옹스트롬 정도의 실리콘 게르마늄 에피텍셜층(118)이 형성된다. 반도체 장치의 소자 고집적화에 따라 소자 크기가 줄어들면서 소이층 두께에 해당하는 실리콘 게르마늄 에피텍셜층(118) 형성 두께도 500 옹스트롬 정도로 줄어들 수 있다. 실리콘 게르마늄 에피텍셜층(118)은 다공성 실리콘 게르마늄층(116) 위에 결정 결함이 거의 없는 결정 구조를 가지게 되며, 게르마늄의 함량은 15 내지 30%로 한다.
도9를 참조하여 설명하면, 제2 실리콘 기판(124)을 준비하고 표면 산화를 통해 실리콘 산화막(122)을 형성한다. 그리고 산화막(122)을 가진 제2 실리콘 기판(124)과 실리콘 게르마늄 에피텍셜층(118)이 형성된 제1 실리콘 기판(112)의전면을 대향시킨 상태로 두 기판을 부착한다. 부착을 용이하게 하기 위해 제 1 실리콘 기판(112)의 실리콘 게르마늄 에피텍셜층(118) 일부를 산화시켜 산화막끼리 접합이 이루어지도록 할 수 있다.
그리고, 도10과 같이 제2 실리콘 기판(124)을 기준으로 다공성 실리콘 게르마늄층(116) 위쪽의 물질들을 제거한다. 이때, 제1 실리콘 기판 등을 제거하기 위해 CMP나 에치 백의 방법을 사용할 수 있으며, 다공성 실리콘 게르마늄층(116)이 식각 저지막의 역할을 할 수 있다. 미세한 가공이 가능한 워터 제트(water jet) 절단을 이용하면, 다공성 실리콘 게르마늄층(116) 내에서 절단을 실시하여 제1 실리콘 기판측을 손상없이 회수하고 이를 다시 전단계인 도6 내지 도7의 단계에서 이용할 수 있다.
도10 및 도11을 참조하면, 제 2 실리콘 기판(124) 위쪽의 다공성 실리콘 게르마늄층(116)을 실리콘 게르마늄 에피텍셜층(118)과 선택비를 가지는 습식 식각 등의 식각 방법을 통해 제거할 수 있다. 과식각 단계를 두어 실리콘 게르마늄 에피텍셜층(118)의 상층부를 제거하는 것은 실리콘 게르마늄 에피텍셜층(118) 형성시 존해하던 일부 결정 결함을 제거하는 효과도 제공할 수 있으므로 바람직하다. 또한, 실리콘 게르마늄 에피텍셜층(118) 표면을 수소 분위기에서 어닐링하여 표면 거칠기를 개선할 수 있다.
도12를 참조하면, 결정 결함이 없는 실리콘 게르마늄 에피텍셜층(118) 위에 실리콘층(126)을 50 내지 500 옹스트롬 두께로 바람직하게는 200 옹스트롬 이하로 얇게 형성한다. 실리콘층(126)과 실리콘 게르마늄 에피텍셜층(118) 사이의 격자 크기로 인해 실리콘층(126)은 인장된 상태로 형성되고, 이 부분을 지나는 전류 캐리어의 이동도를 높일 수 있다.
본 발명에 따르면, 게르마늄을 포함하는 소이층 표면에 인장된 실리콘층이 위치하는 소이형 기판을 형성함으로써 이 층에서 전류 캐리어의 이동도를 높이고, 이 기판에 CMOS형 반도체 장치를 형성할 때 장치의 특성과 효율을 높일 수 있다.
Claims (9)
- 제 1 실리콘 기판에 에피택셜 성장 방법으로 완화된 실리콘 게르마늄층을 형성시키는 단계,상기 완화된 실리콘 게르마늄층 상부에 다공성 실리콘 게르마늄층을 형성시키는 단계,상기 다공성 실리콘 게르마늄층에 실리콘 게르마늄 에피택셜층을 형성하는 단계,표면에 산화층이 형성된 제2 실리콘 기판을 형성하는 단계,상기 산화층이 형성된 제2 실리콘 기판과 상기 실리콘 게르마늄 에피택셜층이 형성된 제 1 실리콘 기판을 전면이 마주보도록 접합시키는 단계,상기 제 1 실리콘 기판과 상기 제 2 실리콘 기판이 접합된 상태에서 상기 제2 실리콘 기판을 기준으로 상기 다공성 실리콘 게르마늄층 이상의 물질층들을 제거하고 상기 실리콘 게르마늄 에피텍셜층을 드러내는 단계,상기 실리콘 게르마늄 에피텍셜층 위에 인장된 실리콘 에피텍셜층을 형성하는 단계를 구비하여 이루어지는 소이형 기판 형성 방법.
- 제 1 항에 있어서,상기 완화된 실리콘 게르마늄층 상부에 상기 다공성 실리콘 게르마늄층을 형성시키는 단계에서 완화된 실리콘 게르마늄층에 대한 아노다이징 방법을 사용하는것을 특징으로 하는 소이형 기판 형성 방법.
- 제 1 항에 있어서,상기 실리콘 게르마늄 에피텍셜층에 함유되는 게르마늄 함량은 15% 이상 30% 이하로 형성함을 특징으로 하는 소이형 기판 형성 방법.
- 제 1 항에 있어서,상기 완화된 실리콘 게르마늄층, 상기 실리콘 게르마늄 에피텍셜층 및 상기 인장된 실리콘층은 저압 CVD, 상압 열 CVD, 플라즈마 CVD, 분자빔 에피택시(molecular beam epitaxy), 스퍼터링(sputtering) 가운데 하나의 에피넥셜 성장 방법으로 형성되는 것을 특징으로 하는 소이형 기판 형성 방법.
- 제 1 항에 있어서,상기 완화된 실리콘 게르마늄층은 복수 층으로 불연속적으로 형성하는 것을 특징으로 하는 소이형 기판 형성 방법.
- 제 1 항에 있어서,상기 실리콘 게르마늄 에피텍셜층을 드러내는 단계는 상기 다공성 실리콘층에 대한 절단 작업과 상기 게르마늄 에피텍셜층 위에 잔류한 상기 다공성 실리콘층을 선택적으로 제거하는 작업으로 이루어지는 것을 특징으로 하는 소이형 기판 형성 방법.
- 제 6 항에 있어서,상기 절단 작업은 워터 제트(water jet)를 이용하여 실시하는 것을 특징으로 하는 소이형 기판 형성 방법.
- 제 1 항에 있어서,상기 실리콘 게르마늄 에피텍셜층을 드러내는 단계에서 과식각 과정을 두어 상기 실리콘 게르마늄 에피텍셜층 상부에 대한 식각이 이루어지도록 하는 것을 특징으로 하는 소이형 기판 형성 방법.
- 제 1 항에 있어서,상기 실리콘 게르마늄 에피텍셜층을 드러내는 단계에 이어 상기 실리콘 게르마늄 에피텍셜층 표면을 수소 분위기에서 어닐링 처리하는 단계가 더 구비되는 것을 특징으로 하는 소이형 기판 형성 방법.
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