KR100781874B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 랜딩플러그 콘택 형성시 SAC 페일을 방지하기 위해, 반도체 기판 상부에 리세스 게이트를 형성하는 단계와, 리세스 게이트 측벽에 제 1 스페이서를 형성하는 단계와, 랜딩플러그 콘택 예정영역의 반도체 기판을 식각하여 둥근 모양의 트렌치를 형성하는 단계와, 제 1 스페이서 상부 및 트렌치 측벽에 제 2 스페이서를 형성하는 단계와, 전체 표면 상부에 층간절연막을 형성하고, 층간절연막을 선택적으로 식각하여 랜딩플러그 콘택홀을 형성하는 단계와, 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그를 형성하는 단계를 포함하여 리세스 영역과 리세스 게이트 간에 오정렬이 발생되는 경우에도 SAC 페일을 방지하여 소자 특성을 향상시킬 수 있고, 수율 증대 및 공정 마진을 확보할 수 있는 기술이다.
리세스 게이트, 화학적식각

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 랜딩 플러그 콘택(LPC; Landing Plug Contact) 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 게이트와 같은 전도라인 간의 간격이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10)에 활성영역을 정의하는 소자분리막(미도시)을 구비한다.
그 다음, 리세스 영역을 정의하는 마스크(미도시)를 이용한 사진 식각공정으로 상기 반도체 기판(10)을 소정깊이 식각하여 리세스 영역(미도시)을 형성한다.
그 다음, 상기 리세스 영역 내측에 게이트 절연막(미도시)을 형성하고, 게이트 절연막 상에 게이트 폴리실리콘층(12a), 게이트 텅스텐층(12b) 및 게이트 하드마스크층(12c)이 적층된 구조의 리세스 게이트(12)를 형성한다.
그 다음, 상기 리세스 게이트(12) 측벽에 게이트 스페이서(14)를 형성한다.
그 다음, 전면에 층간절연막(16)을 형성하고, 자기정렬콘택(SAC) 식각 공정으로 상기 층간절연막(16)을 식각하여 상기 활성영역을 노출시키는 랜딩플러그 콘택홀(미도시)을 형성한다.
그 다음, 상기 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그(18)를 형성한다.
그런데, 도 1b에 도시된 바와 같이, 상기 리세스 게이트(12)와 리세스 영역이 오정렬되는 경우나, 후속 세정공정시 리세스 영역 상부의 선폭(CD)이 확장되는 경우 또는 상기 리세스 게이트(12)의 선폭(CD)이 작게 형성되는 경우 리세스 영역이 리세스 게이트(12)에 의해 완전히 커버되지 못하고, 일부 노출된다.
이 경우, 자기정렬콘택(SAC) 식각 공정시 리세스 영역과 랜딩플러그(18) 간에 중첩 마진이 부족하여 리세스 게이트(12)와 랜딩플러그(18) 간에 SAC 페일(A)이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 랜딩플러그 콘택 형성시 SAC 페일을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,
반도체 기판 상부에 리세스 게이트를 형성하는 단계와,
상기 리세스 게이트 측벽에 제 1 스페이서를 형성하는 단계와,
랜딩플러그 콘택 예정영역의 상기 반도체 기판을 식각하여 둥근 모양의 트렌치를 형성하는 단계와,
상기 제 1 스페이서 상부 및 상기 트렌치 측벽에 제 2 스페이서를 형성하는 단계와,
전체 표면 상부에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 랜딩플러그 콘택홀을 형성하는 단계와,
상기 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그를 형성하는 단계
를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자의 제조방법에 있어서,
상기 제 1 스페이서는 50~100Å의 두께로 형성하는 것과,
상기 트렌치를 형성하는 단계에서의 식각공정은 화학적 식각(Chemical etch) 방법으로 수행하는 것과,
상기 트렌치를 형성하는 단계에서의 식각공정은 500~3000W의 파워, 500~2000mT의 압력 하에서 NF3, O2 및 He의 혼합 가스 분위기에서 수행하는 것과,
상기 트렌치는 50~200Å의 깊이로 형성하는 것과,
상기 제 2 스페이서는 130~300Å의 두께로 형성하는 것과,
상기 층간절연막은 BPSG(Boro-Phospho-Silicate-Glass)막을 3000~8000Å의 두께로 형성하는 것과,
상기 층간절연막을 형성하는 단계 이후에 상기 층간절연막에 대한 습식어닐(anneal) 공정을 수행하는 단계를 더 포함하는 것과,
상기 층간절연막 식각공정은 500~2000W의 파워, 10~150mT의 압력 하에서 CF4, CHF3, O2, N2, C4F6 및 Ar의 혼합 가스 분위기로 수행하는 것과,
상기 랜딩플러그 콘택홀을 형성하는 단계 이후에 습식세정 공정을 수행하는 단계를 더 포함하는 것과,
상기 습식세정 공정은 황산(H2SO4)과 과산화수소수(H2O2)가 혼합된 BOE 용액을 이용하여 수행하는 것과,
상기 도전막은 폴리실리콘층을 1000~3000Å의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도로서, (a)는 리세스 게이트와 리세스 영역이 정렬된 경우를 도시한 것이며, (b) 는 리세스 게이트와 리세스 영역이 오정렬된 경우를 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100)에 활성영역을 정의하는 소자분리막(미도시)을 형성한다.
그 다음, 리세스 영역을 정의하는 마스크를 이용한 사진 식각공정으로 상기 반도체 기판(100)을 소정깊이 식각하여 리세스 영역(미도시)을 형성한다.
그 다음, 상기 리세스 영역 내측에 게이트 절연막(미도시)을 형성하고, 상기 게이트 절연막 상에 게이트 폴리실리콘층(미도시), 게이트 텅스텐층(미도시) 및 게이트 하드마스크층(미도시)을 형성한다.
이때, 상기 게이트 폴리실리콘층은 500~2000Å의 두께로 형성하고, 상기 게이트 텅스텐층은 500~1500Å의 두께로 형성하며, 상기 게이트 하드마스크층은 질화막을 1000~3000Å의 두께로 형성하는 것이 바람직하다.
여기서, 도면에는 도시되지 않았으나, 상기 게이트 폴리실리콘층과 상기 게이트 텅스텐층 사이에 베리어 금속층으로 Ti/WN/TiN층을 100~500Å의 두께로 형성할 수 있다.
그 다음, 상기 게이트 하드마스크층 상부에 제 1 하드마스크층(미도시), 제 1 감광막(미도시)을 형성한다.
이때, 상기 제 1 하드마스크층은 비정질 탄소(armophous-Carbon)층으로 형성하는 것이 바람직하다.
그 다음, 게이트 마스크로 상기 제 1 감광막을 노광 및 현상하여 제 1 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 제 1 감광막 패턴을 마스크로 상기 제 1 하드마스크층, 상기 게이트 하드마스크층, 상기 게이트 텅스텐층 및 상기 게이트 폴리실리콘층을 식각하여 제 1 하드마스크층 패턴(미도시), 게이트 하드마스크층 패턴(102c), 게이트 텅스텐층 패턴(102b) 및 게이트 폴리실리콘층 패턴(102a)을 형성한다.
이때, 상기 게이트 하드마스크층 식각공정은 100~1500W의 파워, 1~20mT의 압력 하에서 CF4, CHF3, O2, Ar 및 SF6의 혼합 가스 분위기에서 수행하고, 상기 게이트 텅스텐층 식각공정은 10~1500W의 파워, 2~20mT의 압력 하에서 NF3, Cl2, O2, N2 및 He의 혼합 가스 분위기에서 수행하는 것이 바람직하다.
그 다음, 상기 제 1 감광막 패턴 및 상기 제 1 하드마스크층 패턴을 제거하여 상기 게이트 하드마스크층 패턴(102c), 게이트 텅스텐층 패턴(102b), 게이트 폴리실리콘층 패턴(102a)으로 이루어진 리세스 게이트(102)를 형성한다.
그 다음, 전체 표면 상부에 제 1 질화막(미도시)을 형성하고, 식각 및 세정을 포함하는 제 1 스페이서 공정을 진행하여 상기 리세스 게이트(102) 측벽에 제 1 스페이서(104)를 형성한다.
이때, 상기 제 1 스페이서(104)는 50~100Å의 두께로 형성하는 것이 바람직하다.
그 다음, 화학적 식각(Chemical etch) 공정으로 랜딩플러그 예정영역의 상기 반도체 기판(100)을 식각하여 둥근 모양의 트렌치(106)를 형성한다.
여기서, 화학적 식각은 피식각층과 플라즈마 상태에서 화학적으로 반응이 잘 일어나는 가스를 선택하여 플라즈마를 발생시키고, 그 플라즈마 내의 활성화된 중 성의 라디칼(radical)을 이용하여 식각하는 방법이다.
이때, 상기 화학적 식각공정은 500~3000W의 파워, 500~2000mT의 압력 하에서 NF3, O2 및 He의 혼합 가스를 분위기에서 수행하는 것이 바람직하다.
그리고, 상기 트렌치(106)는 50~200Å의 깊이로 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 제 1 스페이서(104) 상부 및 상기 트렌치(106) 측벽에 제 2 스페이서(108)를 형성한다.
이때, 상기 제 2 스페이서(108)는 후속 습식세정 공정시 습식액에 의해 상기 리세스 영역 상부의 선폭(CD)이 확장되는 것을 방지하기 위한 베리어막의 역할을 수행하며, 130~300Å의 두께로 형성하는 것이 바람직하다.
그 다음, 전체 표면 상부에 층간절연막(110)을 형성한다.
이때, 상기 층간절연막(110)은 BPSG(Boro-Phospho-Silicate-Glass)막을 3000~8000Å의 두께로 형성하는 것이 바람직하다.
그 다음, 상기 층간절연막(110)의 막질을 치밀화하기 위한 습식어닐(anneal) 공정을 수행한다.
그 다음, 상기 게이트 하드마스크층 패턴(102c)이 노출될 때까지 평탄화 공정을 수행하여 상기 층간절연막(110)을 평탄화시킨다.
여기서, 상기 평탄화 공정은 화학적기계적연마(CMP;Chemical Mechanical Polishing) 방법으로 수행하는 것이 바람직하다.
그 다음, 상기 층간절연막(110) 상부에 제 2 하드마스크층(미도시), 제 2 감광막(미도시)을 형성한다.
이때, 상기 제 2 하드마스크층은 비정질 탄소(armophous-Carbon)층으로 형성하는 것이 바람직하다.
그 다음, 랜딩플러그 콘택마스크(미도시)로 상기 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 제 2 감광막 패턴을 마스크로 상기 제 2 하드마스크층 및 상기 층간절연막(110)을 식각하여 제 2 하드마스크층 패턴(미도시) 및 랜딩플러그 콘택홀(미도시)을 형성한다.
이때, 상기 층간절연막(110) 식각공정은 500~2000W의 파워, 10~150mT의 압력 하에서 CF4, CHF3, O2, N2, C4F6 및 Ar의 혼합 가스 분위기로 수행하는 것이 바람직하다.
그 다음, 상기 제 2 감광막 패턴 및 상기 제 2 하드마스크층 패턴을 제거한 후, 습식세정 공정을 실시한다.
이때, 상기 습식세정 공정은 상기 층간절연막(110) 식각시 발생한 폴리머(polymer) 제거 및 랜딩플러그 콘택홀의 크기를 증가시키기 위해 실시하는 것으로, 황산(H2SO4)과 과산화수소수(H2O2)가 혼합된 BOE 용액을 습식액으로 이용하여 수행하는 것이 바람직하다.
그 다음, 상기 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그(112)를 형성한다.
이때, 상기 도전막은 폴리실리콘층을 1000~3000Å의 두께로 형성하는 것이 바람직하다.
그 다음, 평탄화 공정을 수행하여 상기 도전막 상부를 평탄화시킴과 동시에 이웃하는 랜딩플러그(112)와 분리시킨다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 화학적 식각공정으로 랜딩플러그 콘택 예정영역에 얕은 트렌치를 형성하고, 트렌치 측벽에 스페이서를 형성함으로써 리세스 게이트와 리세스 영역이 오정렬되는 경우에도 후속 습식세정 공정시 습식액에 의한 리세스영역 상부의 선폭(CD)이 확장되는 것을 방지한다. 따라서, SAC 페일을 방지하고, 랜딩플러그 콘택의 크기를 증가시킬 수 있어 수율 증대 및 소자 특성이 향상된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 리세스 게이트 측벽에 제 1 스페이서를 형성하고, 랜딩플러그 콘택 예정영역에 둥근모양의 얕은 트렌치를 형성한 후, 제 1 스페이서 상부 및 트렌치 측벽에 제 2 스페이서를 형성함으로써 리세스 영역과 리세스 게이트 간에 오정렬이 발생되는 경우에도 SAC 페일을 방지하여 소자 특성을 향상시킬 수 있고, 수율 증대 및 공정 마진을 확보할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 반도체 기판에 리세스 게이트를 형성하는 단계;
    상기 리세스 게이트 측벽에 제 1 스페이서를 형성하는 단계;
    랜딩플러그 콘택 예정영역의 상기 반도체 기판을 식각하여 둥근 모양의 트렌치를 형성하는 단계;
    상기 제 1 스페이서 상부 및 상기 트렌치 측벽에 제 2 스페이서를 형성하는 단계;
    전체 표면 상부에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 랜딩플러그 콘택홀을 형성하는 단계; 및
    상기 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 스페이서는 50~100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계에서의 식각공정은 화학적 식각(Chemical etch) 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계에서의 식각공정은 500~3000W의 파워, 500~2000mT의 압력 하에서 NF3, O2 및 He의 혼합 가스 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 트렌치는 50~200Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 스페이서는 130~300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 층간절연막은 BPSG(Boro-Phospho-Silicate-Glass)막을 3000~8000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 층간절연막을 형성하는 단계 이후에 상기 층간절연막에 대한 습식어닐(anneal) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 층간절연막 식각공정은 500~2000W의 파워, 10~150mT의 압력 하에서 CF4, CHF3, O2, N2, C4F6 및 Ar의 혼합 가스 분위기로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서, 상기 랜딩플러그 콘택홀을 형성하는 단계 이후에 습식세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 습식세정 공정은 황산(H2SO4)과 과산화수소수(H2O2)가 혼합된 BOE 용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서, 상기 도전막은 폴리실리콘층을 1000~3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935197B1 (ko) * 2008-01-28 2010-01-06 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100919576B1 (ko) * 2007-10-17 2009-10-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100979362B1 (ko) * 2008-04-24 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101185988B1 (ko) * 2009-12-30 2012-09-25 에스케이하이닉스 주식회사 반도체 메모리소자의 랜딩플러그컨택 형성방법
CN102194741B (zh) * 2011-04-25 2015-12-02 上海华虹宏力半导体制造有限公司 自对准多晶硅化物工艺方法及半导体器件
CN106549014B (zh) * 2015-09-21 2020-04-14 中国科学院微电子研究所 一种半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050045715A (ko) 2003-11-12 2005-05-17 삼성전자주식회사 리세스 채널 모오스 트렌지스터를 갖는 반도체 장치의제조 방법
KR20060074994A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체소자의 제조 방법
KR100625216B1 (ko) * 2003-11-01 2006-09-20 황용길 Ｐ２ｐ 기반의 멀티미디어 데이타 전송시스템
KR20060127515A (ko) * 2005-06-07 2006-12-13 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025221A (en) * 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US6159850A (en) * 1998-06-16 2000-12-12 United Microelectronics Corp. Method for reducing resistance of contact window
KR100339683B1 (ko) * 2000-02-03 2002-06-05 윤종용 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
KR100366621B1 (ko) * 2000-06-28 2003-01-09 삼성전자 주식회사 반도체 소자의 도전성 콘택체를 형성하는 방법
KR100406580B1 (ko) * 2001-04-30 2003-11-20 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성방법
US6479377B1 (en) * 2001-06-05 2002-11-12 Micron Technology, Inc. Method for making semiconductor devices having contact plugs and local interconnects
US6723655B2 (en) * 2001-06-29 2004-04-20 Hynix Semiconductor Inc. Methods for fabricating a semiconductor device
KR100442105B1 (ko) * 2001-12-03 2004-07-27 삼성전자주식회사 소이형 기판 형성 방법
KR100536604B1 (ko) * 2003-08-14 2005-12-14 삼성전자주식회사 고밀도 플라즈마 증착법을 이용한 갭필 방법
CN1307710C (zh) 2004-03-26 2007-03-28 力晶半导体股份有限公司 闪存存储单元的制造方法
US7229893B2 (en) 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
JP2006024815A (ja) * 2004-07-09 2006-01-26 Renesas Technology Corp 半導体装置の製造方法
US7268048B2 (en) * 2004-08-06 2007-09-11 Chartered Semiconductor Manufacturing Ltd. Methods for elimination of arsenic based defects in semiconductor devices with isolation regions
KR100574497B1 (ko) 2004-12-24 2006-04-27 주식회사 하이닉스반도체 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법
JP2006245578A (ja) * 2005-02-28 2006-09-14 Hynix Semiconductor Inc 半導体装置の製造方法
KR100680415B1 (ko) * 2005-05-31 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100743651B1 (ko) * 2006-05-24 2007-07-27 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625216B1 (ko) * 2003-11-01 2006-09-20 황용길 Ｐ２ｐ 기반의 멀티미디어 데이타 전송시스템
KR20050045715A (ko) 2003-11-12 2005-05-17 삼성전자주식회사 리세스 채널 모오스 트렌지스터를 갖는 반도체 장치의제조 방법
KR20060074994A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체소자의 제조 방법
KR20060127515A (ko) * 2005-06-07 2006-12-13 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935197B1 (ko) * 2008-01-28 2010-01-06 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법

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