KR100376986B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체소자의 셀영역과 주변회로영역에 콘택홀을 형성하는 반도체소자의 제조방법에 있어서, 상측 및 측벽에 질화막이 형성된 게이트전극을 반도체기판 상부에 형성하고 그 상부를 평탄화시키는 층간절연막을 형성한 다음, 상기 층간절연막 상부의 셀영역에 제1도전체를 형성하고 상기 제1도전체, 게이트전극 및 반도체기판과 층간절연막 및 질화막의 식각선택비 차이를 이용하여 상기 주변회로영역의 게이트전극과 반도체기판을 노출시키는 제1,2콘택홀을 형성한 다음, 상기 제1,2콘택홀을 매립하는 제2도전체를 전체표면상부에 형성하고 상기 셀영역의 제1도전체가 제거될때까지 화학기계연마하여 평탄화시킨 다음, 상기 제1,2콘택홀을 형성하는 콘택마스크를 이용하여 셀영역의 반도체기판을 노출시키는 제3콘택홀을 형성하되, 상기 제1도전체, 반도체기판, 층간절연막 및 질화막의 식각선택비 차이를 이용하여 형성하는 공정으로 소자의 특성 열화를 방지하여 공정을 용이하게 실시할 수 있도록 하여 반도체소자의 생산성, 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 주변회로영역의 전극 콘택공정시 반도체기판이 손상되는 현상을 억제할 수 있는 기술에 관한 것이다.
반도체소자의 비트라인 콘택홀은 크게 셀영역과 주변회로영역에 형성되는 콘택 두가지로 나눌 수 있다.
이중 주변회로영역은 다시 반도체기판의 활성영역에 형성되는 콘택과 워드라인 상부에 형성되는 콘택이 존재한다.
64 메가 디램과 같이 디자인룰이 비교적 여유가 있는 소자에서는 패드 폴리 색 ( pad poly SAC ) 으로 비트라인 콘택홀을 형성하기 때문에 비트라인 콘택 마스크 하나로도 반도체기판 상부의 콘택과 워드라인 상부의 콘택이 셀영역과 주변회로영역에서 모두 형성되었으나 질화막 캐핑 색 ( nitride capping SAC ) 에서는 셀부와 주변회로영역 지역에 콘택을 형성하기 위해 서로 다른 레티클을 사용하여야 한다.
즉, 워드라인을 절연하기 위해 질화막으로 워드라인을 캐핑하는 구조에서 주변회로영역 워드라인 위에 콘택을 형성할 때는 산화막과 질화막을 동시에 식각하여야 하고, 이때 셀영역에서도 워드라인 절연막인 질화막이 식각됨으로써 워드라인과의 단락을 방지할 수 없다
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도로서, 도 1a 는 하나의 콘택마스크를 이용한 콘택식각공정이고 도 1b 및 도 1c 는 하나의 콘택마스크와 하나의 셀마스크를 이용한 콘택식각공정을 도시한다.
먼저, 반도체기판(11) 상부에 상측 및 측벽에 질화막(15)이 형성된 게이트전극(13)을 셀영역(100)과 주변회로영역(200)에 형성한다.
그리고, 전체표면상부를 평탄화시키는 층간절연막(17)을 형성하고 그 상부에콘택마스크를 이용한 노광 및 현상공정을 이용하여 콘택용 감광막패턴(19)을 형성한다.
그리고, 상기 감광막패턴(19)을 마스크로하여 상기 셀영역(100)의 반도체기판을 노출시키는 제1콘택홀(21)과 주변회로영역(200)의 반도체기판(11) 및 게이트전극(13)을 노출시키는 제2,3콘택홀(23,25)을 형성한다.
이때, 상기 감광막패턴(19)을 마스크로 하는 콘택식각공정은 층간절연막(17)인 산화막과 질화막(15)을 식각할 수 있는 식각공정으로 상기 층간절연막(17)과 셀영역(100)의 게이트전극(13)에 형성된 질화막을 식각하여 게이트전극(13)의 절연특성을 열화시켜 단락을 유발할 수 있는 문제점이 있다. (도 1a)
한편, 상기 층간절연막(17)인 산화막과 게이트전극(13) 주변의 질화막(15)의 식각선택비 차이를 이용한 콘택식각공정으로 상기 층간절연막(17)을 식각하여 셀영역(100)과 주변회로영역(200)에 제1,2,3콘택홀(21,23,25)을 형성할 수 있다. (도 1b)
그 다음, 상기 감광막패턴(19)을 제거하고 셀영역을 도포하는 셀마스크를 이용한 노광 및 현상공정을 이용하여 셀영역(100) 상부에 다른 감광막패턴(27)을 형성한다.
그리고, 상기 다른 감광막패턴(27)을 마스크로하여 상기 주변회로영역(200)의 질화막(15)을 식각하여 상기 주변회로영역(200)의 게이트전극(13)을 노출시키는 콘택홀(25')을 형성한다. 이때, 상기 주변회로영역(200)의 반도체기판(11)을 노출시키는 콘택홀(23)이 더욱 식각되어 반도체기판(11)을 기판 표면보다 깊게 형성되는 콘택홀(23')을 형성하게 된다. 그리고, 상기 주변회로영역(200)에 형성된 층간절연막(17)의 높이가 셀영역(100)보다 낮게 되어 단차를 갖게 된다. (도 1c)
상기한 바와같이 종래기술에 따른 반도체소자의 제조방법은, 셀영역의 절연특성을 열화시키거나 주변회로영역의 기판을 손상시키고 주변회로영역의 층간절연막을 식각하여 셀영역의 층간절연막과 단차를 지게 형성하여 반도체소자의 특성을 열화시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 셀영역의 층간절연막 상부에 도전체를 형성하고 상기 도전체와 콘택마스크를 이용한 식각공정으로 셀영역과 주변회로영역에 기판 손상없이 콘택홀을 형성하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 게이트전극
15 : 질화막 17 : 층간절연막, 산화막
19 : 감광막패턴 21 : 제1콘택홀
23 : 제2콘택홀 25 : 제3콘택홀
27 : 다른 감광막패턴 29 : 제1도전체, 다결정실리콘막
100 : 셀영역 200 : 주변회로영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체소자의 셀영역과 주변회로영역에 콘택홀을 형성하는 반도체소자의 제조방법에 있어서,
상측 및 측벽에 질화막이 형성된 게이트전극을 반도체기판 상부에 형성하고 그 상부를 평탄화시키는 층간절연막을 형성하는 공정과,
상기 층간절연막 상부의 셀영역에 제1도전체를 형성하는 공정과,
상기 제1도전체, 게이트전극 및 반도체기판과 층간절연막 및 질화막의 식각선택비 차이를 이용하여 상기 주변회로영역의 게이트전극과 반도체기판을 노출시키는 제1,2콘택홀을 형성하는 공정과,
상기 제1,2콘택홀을 매립하는 제2도전체를 전체표면상부에 형성하는 공정과,
상기 셀영역의 제1도전체가 제거될때까지 화학기계연마하여 평탄화시키는 공정과,
상기 제1,2콘택홀을 형성하는 콘택마스크를 이용하여 셀영역의 반도체기판을 노출시키는 제3콘택홀을 형성하되, 상기 제1도전체, 반도체기판, 층간절연막 및 질화막의 식각선택비 차이를 이용하여 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 상측 및 측벽에 질화막(15)이 형성된 게이트전극(13)을 셀영역(100)과 주변회로영역(200)에 형성한다.
그리고, 전체표면상부를 평탄화시키는 층간절연막(17)을 형성한다.
그리고, 전체표면상부에 제1도전체(18)인 다결정실리콘막을 일정두께 형성한다.
그리고, 상기 제1도전체(18)를 셀 마스크를 이용한 식각공정으로 주변회로영역(200)만을 노출시킨다.
그 다음, 전체표면상부에 콘택마스크를 이용한 노광 및 현상공정을 이용하여 셀영역(100)과 주변회로영역(200)에 콘택용 감광막패턴(19)을 형성한다.
그리고, 상기 감광막패턴(19)을 마스크로하여 상기 층간절연막(17)인 산화막과 질화막(15)을 식각하되, 산화막 및 질화막과 도전체(18,13,11)와의 식각선택비 차이를 이용하여 실시함으로써 상기 주변회로영역(200)의 반도체기판(11)과 게이트전극(23)을 각각 노출시키는 제1,2콘택홀(21,23)을 형성한다. 이때, 상기 셀영역(100)은 상기 제1도전체(18)를 노출시킨다.
여기서, 상기 콘택식각공정은 상기 층간절연막(17)인 산화막 식각공정시 CHF3, CF4, C2F6 및 NF3등의 가스를 사용하여 플라즈마 식각한다. 그리고, 식각공정시 플라즈마 안정을 꾀하고 반도체기판의 손상을 최소화시키고 질화막(15)의 식각공정을 용이하게 하기 위하여 Ar, Ne, Xe 또는 He 등을 혼합하여 실시한다. (도 2a)
그 다음, 상기 감광막패턴(19)을 제거하고, 상기 제1,2콘택홀(21,23)을 매립하는 제2도전체(29)인 다결정실리콘막을 전체표면상부에 형성한다. (도 2b)
그리고, 상기 셀영역(100)의 층간절연막(17)이 노출될때까지 화학기계연마 ( chemical mechenical polishing, 이하에서 CMP 라 함 ) 공정을 실시한다. 이때, 상기 CMP 공정은 에치백 ( etch back ) 공정으로 대신할 수도 있다. (도 2c)
그리고, 전체표면상부에 다른 감광막패턴(27)을 상기 콘택마스크를 이용한 노광 및 현상공정을 이용하여 형성한다.
그리고, 상기 다른 감광막패턴(27)을 마스크로하여 콘택식각공정을 실시하되, 도전체(29,11)와 산화막(17)의 식각선택비 차이를 이용하여 실시함으로써 상기 셀영역(100)의 층간절연막(17)을 식각하여 상기 셀영역(100)의 반도체기판(11)을노출시키는 제3콘택홀(25)을 자기정렬적으로 형성한다. 이때, 상기 주변회로영역(200)은 제1도전체(29)인 콘택플러그가 구비되어 식각되지않는다.
여기서, 상기 층간절연막(17)인 산화막 식각공정은 질화막에 대하여 고선택비를 가질 수 있도록 다량의 폴리머를 유발하는 과탄소 함유 가스를 사용하여 실시한다. 이때, 상기 다량의 폴리머를 유발하는 가스는 C3F8, C4F8, C5F8, C4F6등의 가스를 사용할 수 있다.
그리고, 상기 산화막 식각공정시 질화막(15)에 대한 식각선택비를 증가시키고 식각정지 ( etch stop ) 현상을 개선할 수 있으며 재현성을 향상시킬 수 있도록 CHF3, C2HF5, CH2F2, CH3F, CH2, CH4, C2H4및 H2등과 같이 수소를 포함하는 가스를 이용하여 실시할 수 있다.
그리고, 상기 산화막 식각공정시 플라즈마의 안정을 꾀하고 반도체기판의 손상을 최소화시키고 질화막(15)의 식각공정을 용이하게 하기 위하여 Ar, Ne, Xe 또는 He 등을 혼합하여 실시할 수 있다. (도 2d)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 하나의 콘택마스크를 이용하여 반도체기판의 셀영역과 주변회로영역에 기판이나 도전배선의 손상없이 양호한 콘택을 형성할 수 있어 반도체소자의 생산성 및 특성을 향상시킬 수 있는 효과를 제공한다.

Claims (10)

  1. 반도체소자의 셀영역과 주변회로영역에 콘택홀을 형성하는 반도체소자의 제조방법에 있어서,
    상측 및 측벽에 질화막이 형성된 게이트전극을 반도체기판 상부에 형성하고 그 상부를 평탄화시키는 층간절연막을 형성하는 공정과,
    셀 마스크를 이용한 리소그래피 공정으로 상기 층간절연막 상부의 셀영역에만 제1도전체를 형성하는 공정과,
    콘택 마스크를 이용한 리소그래피 공정으로 상기 주변회로영역의 게이트전극과 반도체기판을 노출시키는 제1,2콘택홀을 형성하는 공정과,
    상기 제1,2콘택홀을 매립하는 제2도전체를 전체표면상부에 형성하는 공정과,
    상기 셀영역의 제1도전체가 제거될때까지 상기 제2도전체를 화학기계연마하여 평탄화시키는 공정과,
    상기 제1,2콘택홀을 형성하는 콘택마스크를 이용하여 셀영역의 반도체기판을 노출시키는 제3콘택홀을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 산화 절연물질로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 주변회로영역의 콘택식각공정은 층간절연막인 산화막 식각공정시 CHF3, CF4, C2F6 및 NF3등의 가스를 사용하여 플라즈마 식각하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 콘택식각공정은 식각공정시 플라즈마 안정을 꾀하고 반도체기판의 손상을 최소화시키고 상기 질화막의 식각공정을 용이하게 하기 위하여 Ar, Ne, Xe 또는 He 등의 가스를 혼합하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 셀영역의 콘택식각공정은, 상기 층간절연막 식각공정이 질화막에 대하여 고선택비를 가질 수 있도록 다량의 폴리머를 유발하는 과탄소 함유 가스를 사용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 과탄소 함유가스는 C3F8, C4F8, C5F8, C4F6등의 가스인 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  7. 제 1 항에 있어서,
    상기 셀영역의 콘택식각공정은, 상기 산화막 식각공정시 질화막에 대한 식각선택비를 증가시키고 식각정지 ( etch stop ) 현상을 개선할 수 있으며 재현성을 향상시킬 수 있는 수소를 함유하는 가스를 사용하여 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  8. 제 7 항에 있어서,
    상기 수소를 함유하는 가스는 CHF3, C2HF5, CH2F2, CH3F, CH2, CH4, C2H4및 H2등을 혼합하여 사용하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  9. 제 7 항에 있어서,
    상기 셀영역의 콘택식각공정은, 상기 층간절연막 식각공정시 플라즈마를 안정시키고 반도체기판의 손상을 최소화시키며 질화막의 식각공정을 용이하게 하는 Ar, Ne, Xe 또는 He 등의 가스를 혼합하여 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  10. 제 1 항에 있어서,
    상기 셀영역의 콘택식각공정은, 자기정렬적으로 실시하는 것을 특징으로하는반도체소자의 자기정렬적인 콘택방법.
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