KR20020018874A - 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법에 관한 것으로, 이 방법은 반도체기판 상부의 층간 절연막내 콘택홀을 통해 상기 기판의 접합 영역에 수직으로 연결되도록 n- 도프트 폴리실리콘으로 제 1콘택 플러그를 형성하고, 층간 절연막 위에 제 1콘택 플러그와 연결되는 비트라인과 그 측벽에 스페이서를 형성하고, 스페이서 사이와 비트라인 상부에 n+ 도프트 폴리실리콘을 증착하고, 스토리지노드 전극을 제외한 비트라인 사이의 폴리실리콘을 제거하기 위한 PPP 마스크를 이용한 사진 공정으로 n+ 도프트 폴리실리콘막 상부에 포토레지스트 패턴을 형성한 후에, 포토레지스트 패턴에 의해 드러난 n+ 도프트 폴리실리콘막만을 식각해서 이후 형성될 스토리지노드 전극용 제 2콘택 플러그를 형성하고 포토레지스트 패턴을 제거한다. 그러므로, 본 발명은 제 2콘택 플러그의 식각 속도는 빨라지는 반면에 제 1콘택 플러그의 식각 속도는 매우 느려져 비트라인 사이의 폴리실리콘을 모두 제거하고자 과도식각을 진행하더라도 하부의 제 1콘택 플러그가 과도식각되는 것을 막는다.
Description
본 발명은 반도체 메모리장치의 스토리지노드 전극 제조 방법에 관한 것으로서, 특히 비트라인의 측벽에 스페이서를 형성하고 도프트 폴리실리콘을 증착하고 스토로지노드 전극이 형성될 부분을 포토레지스트 패턴으로 마스킹한 후에 비트라인 사이의 폴리실리콘을 제거하여 스토리지노드 전극의 콘택을 형성하는 PPP(Pre-Poly Plug) 공정을 개선하기 위한 기술이다.
최근의 반도체 장치는 디바이스가 고집적화됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인과 커패시터 콘택, 비트라인과 커패시터 콘택의 마진이 점점 작아져 커패시터 콘택을 더욱 작게 형성해야만 한다.
한편, 반도체 집적회로가 고집적화됨에 따라 다수의 배선층 또는 콘택홀 사이의 미스얼라인 마진(mis-align margin)이 점점 줄어들고 있다. 더욱이, 반도체 메모리셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 콘택홀을 자기정렬(self-align) 방식으로 형성함으로써 메모리셀의 면적을 축소시키는 방법이 연구개발되었다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미소화되는 반도체장치의 실현에 적합한 방법으로 사용된다.
하지만, 반도체 소자가 점차 축소되면서 상술한 자기정렬 콘택 방법을 이용하여 미세한 콘택의 선폭을 얻는데 한계가 있으므로 새로운 방안이 요구되고 있다.
이를 위한 대안인 PPP(Pre-Poly Plug) 방법은, 비트라인의 측벽에 스페이서를 형성한 후에 도프트 폴리실리콘을 증착하고 스토로지노드 전극이 형성될 부분을 포토레지스트 패턴으로 마스킹한 후에 비트라인 사이의 폴리실리콘을 제거하여 스토리지노드 전극의 콘택을 형성하는 것이다. 이러한 PPP 방법은 스토리지노드 전극의 콘택을 양호하게 확보할 수 있어 종래 자기정렬 콘택방법보다 고집적 반도체 메모리소자의 콘택에 적합하다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 메모리장치의 스토리지노드 전극용 콘택을 제조하는 방법을 설명하기 위한 공정 순서도로서, PPP 방식으로 스토리지노드 전극의 콘택을 형성하는 것이다.
우선, 도 1a에 도시된 바와 같이, 반도체기판(10)에 일련의 소자 공정을 실시하여 트랜지스터(미도시함)를 형성한 후에 기판의 상부면에 층간 절연막(12)내 콘택홀을 통해 기판의 접합 영역에 수직으로 연결되는 도프트 폴리실리콘으로 이루어진 제 1콘택 플러그(14)를 형성한다.
그리고, 도 1b에 도시된 바와 같이 층간 절연막(12) 상부에 도전체로서 도프트 폴리실리콘 또는 텅스텐막(18)과 하드 마스크로서 질화막(20)을 적층한 후에 이를 패터닝하여 제 1콘택 플러그(14)와 연결되는 비트라인을 형성한다. 이때, 비트라인이 형성되지 않는 부위의 층간 절연막(12) 상부에 식각 방지막(16)을 형성한다.
계속해서, 도 1c에 도시된 바와 같이 비트라인이 형성된 결과물에 절연막으로서 질화막을 증착하고 이를 건식 식각 공정으로 식각해서 비트라인 측벽에 스페이서(22)를 형성한다. 이러한 식각 공정에 의해 비트라인 사이의 식각 방지막(16)도 제거된다.
그리고나서, 도 1d에 도시된 바와 같이 스페이서(22) 사이와 비트라인 상부를 모두 덮도록 도전체로서 도프트 폴리실리콘(24)을 증착한다.
그 다음, 도 1e에 도시된 바와 같이 제 1콘택 플러그(14)와 수직으로 연결되는 스토리지노드 전극 영역을 제외한 비트라인 사이의 폴리실리콘을 제거하기 위한 PPP 마스크를 이용한 사진 공정을 진행하여 폴리실리콘막(24) 상부에 포토레지스트 패턴(26)을 형성한다.
그리고, 도 1f에 도시된 바와 같이 포토레지스트 패턴(26)에 의해 드러난 비트라인 사이의 폴리실리콘막(24)을 제거하고 포토레지스트 패턴(26)을 제거한다. 이로 인해, 결과물에 남아 있는 폴리실리콘막(미도시됨)이 스토리지노드 전극용 제 2콘택 플러그(미도시됨)이 된다.
이러한 종래 기술에 의한 PPP 공정은 비트라인과 스토리지노드 전극용 콘택과의 쇼트를 방지하기 위해 비트라인 사이의 폴리실리콘을 완전히 제거해야 한다. 이를 위해서 비트라인 사이의 폴리실리콘을 모두 제거하는 과도 식각을 진행하고 있다.
그러나, 이 과도 식각에 의해 비트라인 사이의 폴리실리콘은 모두 제거하더라도 지나친 식각량에 의해 제 1콘택 플러그에서 식각 손실이 발생하게 된다. 이러한 콘택 플러그의 손상은 결국 반도체 메모리장치의 전기적 특성을 저하시키는 원인으로 작용한다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 비트라인 콘택용 제 1콘택 플러그의 도핑농도는 낮게 스토리지노드 전극용 제 2콘택 플러그의 도핑 농도는 높게 조정하고 열처리로 도펀트를 활성화함으로써 PPP 식각시 비트라인 사이의 도프트 폴리실리콘을 과도 식각해서 제 2콘택 플러그를 형성할 때 상기 도핑 농도차에 의해 제 1콘택 플러그의 식각 손실을 크게 줄일 수 있는 반도체 메모리장치의 스토리지노드 전극 제조 방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 메모리장치의 스토리지노드 전극용 콘택을 제조하는 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2f는 본 발명에 따른 반도체 메모리장치의 스토리지노드 전극용 콘택을 제조하는 방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100: 반도체 기판
102: 층간 절연막
104 : 제 1콘택 플러그(n- 도프트 폴리실리콘)
106 : 도프트 폴리실리콘 또는 텅스텐막
108 : 하드 마스크막
112 : 스페이서
114 : 제 2콘택 플러그(n+ 도프트 폴리실리콘)
116 : 포토레지스트 패턴
상기 목적을 달성하기 위하여 본 발명은 반도체 메모리장치의 스토리노드 전극용 콘택 제조방법에 있어서, 반도체기판 상부의 층간 절연막내 콘택홀을 통해 상기 기판의 접합 영역에 수직으로 연결되도록 n- 도프트 폴리실리콘으로 제 1콘택 플러그를 형성하는 단계와, 층간 절연막 위에 제 1콘택 플러그와 연결되는 비트라인을 형성하는 단계와, 비트라인 측벽에 절연물질의 스페이서를 형성하는 단계와, 스페이서 사이와 비트라인 상부에 n+ 도프트 폴리실리콘을 증착하는 단계와, 스토리지노드 전극을 제외한 비트라인 사이의 폴리실리콘을 제거하기 위한 PPP 마스크를 이용한 사진 공정으로 n+ 도프트 폴리실리콘막 상부에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 의해 드러난 n+ 도프트 폴리실리콘막만을 식각해서 이후 형성될 스토리지노드 전극용 제 2콘택 플러그를 형성하고 포토레지스트 패턴을 제거하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 메모리장치의 스토리지노드 전극 제조 방법을 설명하기 위한 공정 순서도로서, 본 발명에서 제안한 PPP 방식으로 스토리지노드 전극의 콘택을 형성하는 것이다.
우선, 도 2a에 도시된 바와 같이, 반도체기판(100)에 일련의 소자 공정을 실시하여 트랜지스터(미도시함)를 형성한 후에 기판의 상부면에 층간 절연막(102)내 콘택홀을 통해 기판의 접합 영역에 수직으로 연결되는 n- 도프트 폴리실리콘으로 이루어진 제 1콘택 플러그(104)를 형성한다. 이때, 제 1콘택 플러그의 폴리실리콘은 셀 트랜지스터에 연결되는 도전체로서 도핑농도를 무작정 낮출 수는 없기 때문에 n- 도프트 폴리실리콘의 도핑 농도를 1E18∼1E21로 하는 것이 바람직하다.
그리고, 도 2b에 도시된 바와 같이 층간 절연막(102) 상부에 도전체로서 도프트 폴리실리콘 또는 텅스텐막(106)과 하드 마스크로서 질화막(108)을 적층한 후에 이를 패터닝하여 제 1콘택 플러그(104)와 연결되는 비트라인을 형성한다. 이때, 비트라인이 형성되지 않는 부위의 층간 절연막(102) 상부에 식각 방지막(110)을 형성한다.
계속해서, 도 2c에 도시된 바와 같이 비트라인이 형성된 결과물에 절연막으로서 질화막을 증착하고 이를 건식 식각 공정으로 식각해서 비트라인 측벽에 스페이서(112)를 형성한다. 이러한 식각 공정에 의해 비트라인 사이의 식각 방지막(110)도 제거된다.
그리고나서, 도 2d에 도시된 바와 같이 스페이서(112) 사이와 비트라인 상부를 모두 덮도록 도전체로서 n+ 도프트 폴리실리콘(114)을 증착한다. 이때, n+ 도프트 폴리실리콘의 도핑 농도는 도펀트의 석출이 일어나지 않는 한 최대한 고농도로 한다. 바람직하게는 도핑 농도를 1E19 이상으로 조정하여 제 1콘택 플러그의 n- 도프트 폴리실리콘/ n+ 도프트 폴리실리콘의 농도비를 5∼20 이상으로 맞춘다.
그리고 열처리를 실시하여 제 1콘택 플러그(104)의 n- 도프트 폴리실리콘과 n+ 도프트 폴리실리콘(114)의 도펀트를 활성화시킨다.
이어서 도 2e에 도시된 바와 같이 제 1콘택 플러그(14)와 수직으로 연결되는 스토리지노드 전극 영역을 제외한 비트라인 사이의 n+ 도프트 폴리실리콘(114)을 제거하기 위한 PPP 마스크를 이용한 사진 공정을 진행하여 폴리실리콘막(114) 상부에 포토레지스트 패턴(116)을 형성한다.
계속해서 도 2f에 도시된 바와 같이 포토레지스트 패턴(116)에 의해 드러난 비트라인 사이의 n+ 도프트 폴리실리콘막(114)만을 식각하고 포토레지스트 패턴(116)을 제거한다. 이때 식각은 n+ 도프트 폴리실리콘막(114)을 과도 식각 공정으로 진행하고, 식각 공정시 염소를 포함한 가스를 사용한다. 아니면 식각 공정시 고밀도 플라즈마 식각 장비를 사용하고 이때 바이어스 전원을 100W이하로 하고그 압력을 10mTorr이상으로 한다.
이 n+ 도프트 폴리실리콘막(114)은 열처리에 의해 도펀트가 활성화되어 있기 때문에 할로겐 가스를 이용하는 폴리실리콘 식각시 고농도에 의해 식각 속도가 빨라진다. 반면에, 제 1콘택 플러그(104)의 n- 도프트 폴리실리콘은 저농도이므로 n+ 도프트 폴리실리콘막(114)보다는 식각 속도가 느려진다. 대개 n+ 도프트 폴리실리콘은 열처리에 의해 도펀트가 활성화되면 할로겐 가스를 이용하는 폴리실리콘 식각 중에 식각 속도가 도핑농도의 증가에 따라서 10배이상 증가하는 것으로 알려져 있다.
이러한 식각 공정에 의해 비트라인 사이의 폴리실리콘이 제거 되고 남아 있는 n+ 도프트 폴리실리콘막이 이후 형성될 스토리지노드 전극과 연결될 제 2콘택 플러그(미도시함)가 된다.
그러므로, 본 발명은 비트라인 사이의 폴리실리콘을 모두 제거하고자 과도식각을 진행하더라도 하부 구조물이 식각에 의해 손상되는 것, 즉 제 1콘택 플러그가 과도식각되는 것을 막을 수 있다.
상기한 바와 같이 본 발명은, 비트라인 콘택용 제 1콘택 플러그의 도핑농도는 낮게 스토리지노드 전극용 제 2콘택 플러그의 도핑 농도는 높게 조정함으로써 상기 도핑 농도차에 의해 비트라인 사이의 폴리실리콘 식각 속도는 빨라지고 제 1콘택 플러그의 식각 속도는 매우 느려진다.
이에 따라, 스토리지노드용 콘택(제 2콘택 플러그)을 위해 비트라인 사이의 도프트 폴리실리콘을 제거시 과도 식각을 진행하더라도 하부에 위치한 제 1콘택 플러그의 식각 손상을 크게 줄일 수 있다.
Claims (7)
- 반도체 메모리장치의 스토리노드 전극용 콘택 제조방법에 있어서,반도체기판 상부의 층간 절연막내 콘택홀을 통해 상기 기판의 접합 영역에 수직으로 연결되도록 n- 도프트 폴리실리콘으로 제 1콘택 플러그를 형성하는 단계;상기 층간 절연막 위에 제 1콘택 플러그와 연결되는 비트라인을 형성하는 단계;상기 비트라인 측벽에 절연물질의 스페이서를 형성하는 단계;상기 스페이서 사이와 비트라인 상부에 n+ 도프트 폴리실리콘을 증착하는 단계;상기 스토리지노드 전극을 제외한 비트라인 사이의 폴리실리콘을 제거하기 위한 PPP 마스크를 이용한 사진 공정으로 상기 n+ 도프트 폴리실리콘막 상부에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴에 의해 드러난 n+ 도프트 폴리실리콘막만을 식각해서 이후 형성될 스토리지노드 전극용 제 2콘택 플러그를 형성하고 상기 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법.
- 제 1항에 있어서, 상기 n+ 도프트 폴리실리콘을 증착한 후에 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법.
- 제 1항에 있어서, 상기 n- 도프트 폴리실리콘/ n+ 도프트 폴리실리콘의 농도비를 5∼20 이상으로 하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법.
- 제 1항에 있어서, 상기 n- 도프트 폴리실리콘의 도핑 농도는 1E18∼1E21로 하고 n+ 도프트 폴리실리콘의 도핑 농도는 1E19 이상으로 하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법.
- 제 1항에 있어서, 상기 n+ 도프트 폴리실리콘막을 식각할 때 과도 식각 공정으로 진행하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법.
- 제 5항에 있어서, 상기 식각 공정시 염소를 포함한 가스를 사용하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법.
- 제 5항에 있어서, 상기 식각 공정시 고밀도 플라즈마 식각 장비를 사용하고 이때 바이어스 전원을 100W이하로 하고 그 압력을 10mTorr이상으로 하는 것을 특징으로 하는 반도체 메모리장치의 스토리지노드 전극용 콘택 제조 방법.
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| Country | Link |
|---|---|
| KR (1) | KR20020018874A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902552B2 (en) * | 2006-08-25 | 2011-03-08 | Hynix Semiconductor Inc. | Semiconductor device having a recess channel structure and method for manufacturing the same |
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2000
- 2000-09-04 KR KR1020000052172A patent/KR20020018874A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902552B2 (en) * | 2006-08-25 | 2011-03-08 | Hynix Semiconductor Inc. | Semiconductor device having a recess channel structure and method for manufacturing the same |
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