KR100400298B1 - 반도체소자의 자기정렬적인 콘택방법 - Google Patents

반도체소자의 자기정렬적인 콘택방법 Download PDF

Info

Publication number
KR100400298B1
KR100400298B1 KR10-1999-0021771A KR19990021771A KR100400298B1 KR 100400298 B1 KR100400298 B1 KR 100400298B1 KR 19990021771 A KR19990021771 A KR 19990021771A KR 100400298 B1 KR100400298 B1 KR 100400298B1
Authority
KR
South Korea
Prior art keywords
gas
titanium oxide
self
etching process
insulating film
Prior art date
Application number
KR10-1999-0021771A
Other languages
English (en)
Other versions
KR20010002131A (ko
Inventor
권오성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1999-0021771A priority Critical patent/KR100400298B1/ko
Publication of KR20010002131A publication Critical patent/KR20010002131A/ko
Application granted granted Critical
Publication of KR100400298B1 publication Critical patent/KR100400298B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/482Bit lines
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/488Word lines

Abstract

본 발명은 반도체소자의 자기정렬적인 콘택방법에 관한 것으로, 반도체기판 상부에 도전배선을 형성하고 상기 제1도전배선을 포함한 전체표면상부에 식각장벽층인 티타늄산화막을 일정두께 형성한 다음, 전체표면상부를 평탄화시키는 층간절연막을 형성하고 상기 층간절연막과 식각장벽층을 자기정렬적으로 식각하여 콘택홀을 형성하되, 상기 층간절연막 식각공정은 C-H-F 계 가스 또는 C-F 계 가스를 이용하여 식각하고, 상기 식각장벽층은 C-H-F 계 가스와 Cl 계 가스를 혼합하여 식각하는 공정으로 반도체소자의 자기정렬적 콘택식각공정의 공정마진을 향상시켜 공정을 용이하게 실시있도록 함으로써 반도체소자의 수율, 신뢰성 및 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 자기정렬적인 콘택방법{A method of manufacturing self align contact of semiconductor device}
본 발명은 반도체소자의 자기정렬적인 콘택방법에 관한 것으로, 특히 자기정렬적인 콘택 공정시 소자의 특성 열화를 억제할 수 있도록 식각장벽층으로 티타늄산화막을 형성하는 기술에 관한 것이다.
일반적으로, 메모리 소자에서 중요한 특성인 리프레쉬 타임 ( refresh time ) 은 주로 저장전극 노드와 트랜지스터의 드레인을 연결하는 저장전극 콘택공정시 상기 드레인이 손상되어 발생되는 누설전류에 의하여 결정된다.
현재 사용되고 있는 노광기술로는 16 M DRAM 까지 콘택홀을 형성할 때 콘택홀 측벽의 도전층과 절연불량이 발생하지 않고 소자를 형성할 수 있으나, 소자가 고집적화됨에 따라 단위셀의 크기가 축소되고, 그에 따라서 콘택홀과 도전층의 간격이 좁아지게 된다.
상기와 같이 좁아진 콘택홀을 형성하기 위하여 콘택의 크기를 축소시켜야 하고, 이를 위하여 노광방식을 바꾸거나, 마스크를 바꾸어서 어느 정도는 해결할 수 있었다. 또한, 자기정렬적인 콘택 ( self-aligned contact, 이하에서 SAC 라 함 ) 으로 이를 해결하기도 하였다.
한편, SAC 공정중 가장 각광받는 것으로 산화막 식각공정시 식각장벽으로 질화막을 사용하는 자기정렬적인 콘택 ( nitride barrier SAC, 이하에서 NBSAC 이라 함 ) 공정을 사용한다.
도시되지 않았으나 설명하면 다음과 같다.
먼저, 반도체기판 상부에 게이트전극을 형성하고 전체표면상부에 실리콘산화질화막을 형성한다.
그리고, 전체표면상부를 평탄화시키는 층간절연막을 형성하고 그 상부에 감광막을 도포한다.
그리고, 콘택마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성한다.
그리고, 상기 감광막패턴을 마스크로하여 상기 층간절연막을 자기정렬적으로 식각함으로써 상기 반도체기판을 노출시키는 자기정렬적인 콘택홀을 형성한다.
이때, 상기 자기정렬적인 식각공정은 C2HF5, CHF3, CH2F2등의 식각가스를 사용하여 실시하지만 공정마진이 크지 않아 미세한 식각 조건 변화에 따라 콘택이 오픈되지 않는 식각정지 ( etch stop ) 현상이나 과도식각에 의한 게이트전극과의 쇼티지 ( shortage ) 현상이 유발된다.
그리고, 상기 자기정렬적인 콘택식각공정은, 상기 실리콘질화막의 큰 응력 ( stress ) 로 인하여 웨이퍼의 뒤틀림 현상이 유발될 수 있고 그로 인한 도전체의 리프팅 ( lifting ) 등의 현상이 유발될 수 있다.
그리고, 그에 따른 후속 리소그래피 ( lithography ) 공정을 어렵게 하는 문제점이 있다.
상기한 바와같이 종래기술에 따른 반도체소자의 자기정렬적인 콘택방법은, 식각장벽층으로 사용되는 실리콘 질화막의 큰 응력으로 인하여 웨이퍼의 뒤틀림 현상이나 후속공정에서 식각장벽층의 응력으로 인한 도전배선의 리프링 현상이 유발될 수 있어 반도체소자의 수율 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실리콘산화질화막 대신에 티타늄산화막을 식각장벽층으로 형성하여 공정마진을 확보할 수 있도록 하고 응력에 의한 웨이퍼 뒤틀림 현상을 최소화하여 반도체소자의 수율 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 반도체소자의 자기정렬적인 콘택방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 본 발명의 실시예에 따른 반도체소자의 자기정렬적인 콘택방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 게이트전극
15 : 실리콘질화막, 식각장벽층 17 : 층간절연막
19 : 감광막패턴 21 : 콘택홀
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 자기정렬적인 콘택방법은,반도체기판 상부에 도전배선을 형성하는 공정과,상기 도전배선을 포함한 전체표면 상부에 티타늄산화막을 일정두께 형성하는 공정과,상기 티타늄산화막 상부에 평탄화층인 층간절연막을 형성하는 공정과,콘택마스크를 이용하여 상기 층간절연막과 티타늄산화막을 자기정렬적으로 식각함으로써 콘택홀을 형성하되, 상기 층간절연막 식각공정은 C-H-F 계 가스 또는 C-F 계 가스를 이용하여 상기 티타늄산화막이 노출될때까지 실시하고, 상기 티타늄산화막 식각공정은 C-H-F 계 가스와 Cl 계 가스를 혼합하여 실시하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명은 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 본 발명의 실시예에 따른 반도체소자의 자기정렬적인 콘택방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 게이트전극(13)을 형성한다. 이때, 상기 게이트전극(13)은 전체표면상부에 게이트전극용 도전체 및 마스크절연막을 형성하고 이를 게이트전극마스크를 이용한 사진식각공정으로 패터닝하여 형성한 다음, 그 측벽에 절연막 스페이서를 형성한 것이다.
그 다음, 상기 게이트전극(13)을 포함한 전체표면상부에 식각장벽층인 티타늄산화막(15)을 일정두께 형성한다.
이때, 상기 티타늄산화막(15)은 500 ∼ 1500 Å 정도의 두께로 형성한 것이다. (도 1a)
그 다음, 상기 식각장벽층인 티타늄산화막(15) 상부를 평탄화시키는 층간절연막(17)을 형성한다.
이때, 상기 층간절연막(17)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 산화절연물질로 형성한다.
그 다음, 상기 층간절연막(17) 상부에 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택마스크를 이용한 노광 및 현상공정으로 감광막패턴(19)을 형성한다.
그리고, 상기 감광막패턴(19)을 마스크로하여 상기 반도체기판(11)을 노출시키는 콘택홀(21)을 형성하되, 상기 층간절연막(17)과 식각장벽층인 티타늄산화막(15) 간의 식각선택비 차이를 이용한 자기정렬적인 콘택식각공정으로 형성한다.
이때, 상기 자기정렬적인 콘택식각공정은 식각장벽층이 노출되는 순간까지 식각하는 제1식각공정과 식각장벽층 사이의 층간절연막(17)을 식각하는 제2식각공정으로 이루어진다.
그리고, 상기 제2식각공정은 등방성식각특성을 증가시키기 위하여 NF3가스를 사용하여 낮은 바이어스 전력으로 실시한다.
그리고, 상기 티타늄산화막(15)의 식각공정은 C2F6, C4F8, CHF3, CH2F2, C2HF5등의 C-H-F 계 가스와 Cl2, HCl , BCl3등의 Cl 계 가스를 혼합하여 실시하되, 주식각공정은 Cl 계 가스가 함유된 비율을 전체 혼합가스의 60 ∼ 100 퍼센트의 부피비로 하여 실시하고 과도식각공정은 C-H-F 계 가스가 함유된 비율을 전체 혼합가스의 60 ∼ 100 퍼센트의 부피비로 하여 실시한다. (도 1b, 도 1c)
참고로, 표 1 은 사용가스에 따른 티타늄산화막의 식각율을 도시한 것이다.
가 스 CF4 CHF3 NF3 SF6 Cl2 HCl BCl3 HBr
TiO2식각율 (Å/min) 1084 790 980 1287 1082 583 608 459
상기 표 1 과 같이 상기 티타늄산화막은 식각가스에 따라 400 ∼ 1300 Å 의 식각율을 가지는데 비하여, 상기 실시예에 기재된 일반적인 식각가스는 8000 ∼ 10000 Å 정도의 산화막 식각율을 가져 층간절연막인 산화막을 용이하게 제거할 수 있는 공정마진을 확보할 수 있는 장점이 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 자기정렬적인 콘택방법은, 일반적인 산화막 식각가스를 이용하여 식각장벽층 상부의 층간절연막인 산화막을 식각함으로써 자기정렬적인 콘택홀을 용이하게 실시할 수 있도록 하여 콘택식각공정의 공정마진을 확보할 있는 효과가 있다.

Claims (8)

  1. 반도체기판 상부에 도전배선을 형성하는 공정과,
    상기 도전배선을 포함한 전체표면 상부에 티타늄산화막을 일정두께 형성하는 공정과,
    상기 티타늄산화막 상부에 평탄화층인 층간절연막을 형성하는 공정과,
    콘택마스크를 이용하여 상기 층간절연막과 티타늄산화막을 자기정렬적으로 식각함으로써 콘택홀을 형성하되, 상기 층간절연막 식각공정은 C-H-F 계 가스 또는 C-F 계 가스를 이용하여 상기 티타늄산화막이 노출될때까지 실시하고, 상기 티타늄산화막 식각공정은 C-H-F 계 가스와 Cl 계 가스를 혼합하여 실시하는 공정을 포함하는 반도체소자의 자기정렬적인 콘택방법.
  2. 제 1 항에 있어서,
    상기 도전배선은 게이트전극인 워드라인 또는 비트라인인 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  3. 제 1 항에 있어서,
    상기 층간절연막은 BPSG 와 같이 유동성이 우수한 산화 절연막인 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  4. 제 1 항에 있어서,
    상기 티타늄산화막을 500 ∼ 1500 Å의 두께로 형성하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 층간절연막 식각공정은 상기 티타늄산화막 사이의 층간절연막을 식각하기 위하여 NF3가스를 이용하여 등방성으로 실시하는 식각공정을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  7. 제 1 항에 있어서,
    상기 티타늄산화막 식각공정은 C-H-F 계 가스와 Cl 계 가스의 혼합가스를 이용하여 실시하되, Cl 계 가스를 전체 부피의 60 ∼ 100 퍼센트 부피비로 하여 주식각공정을 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
  8. 제 1 항에 있어서,
    상기 티타늄산화막 식각공정은 C-H-F 계 가스와 Cl 계 가스의 혼합가스를 이용하여 실시하되, 주식각공정을 실시하고, C-H-F 계 가스를 전체 부피의 60 ∼ 100 퍼센트 부피비로 하여 과도식각공정을 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
KR10-1999-0021771A 1999-06-11 1999-06-11 반도체소자의 자기정렬적인 콘택방법 KR100400298B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0021771A KR100400298B1 (ko) 1999-06-11 1999-06-11 반도체소자의 자기정렬적인 콘택방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0021771A KR100400298B1 (ko) 1999-06-11 1999-06-11 반도체소자의 자기정렬적인 콘택방법

Publications (2)

Publication Number Publication Date
KR20010002131A KR20010002131A (ko) 2001-01-05
KR100400298B1 true KR100400298B1 (ko) 2003-10-04

Family

ID=19591689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0021771A KR100400298B1 (ko) 1999-06-11 1999-06-11 반도체소자의 자기정렬적인 콘택방법

Country Status (1)

Country Link
KR (1) KR100400298B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014436A (ja) * 1983-07-04 1985-01-25 Mitsubishi Electric Corp 半導体基体の表面上の絶縁膜への微小孔の形成方法
US4685194A (en) * 1985-10-21 1987-08-11 The United States Of America As Represented By The Secretary Of The Air Force Direct moat self-aligned field oxide technique
JPH03155641A (ja) * 1989-11-14 1991-07-03 Seiko Epson Corp Mos型半導体装置の製造方法
KR940016879A (ko) * 1992-12-30 1994-07-25 김주용 반도체 소자의 자기정렬콘택 형성방법
KR950034527A (ko) * 1994-05-25 1995-12-28 김광호 반도체 소자 콘택 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014436A (ja) * 1983-07-04 1985-01-25 Mitsubishi Electric Corp 半導体基体の表面上の絶縁膜への微小孔の形成方法
US4685194A (en) * 1985-10-21 1987-08-11 The United States Of America As Represented By The Secretary Of The Air Force Direct moat self-aligned field oxide technique
JPH03155641A (ja) * 1989-11-14 1991-07-03 Seiko Epson Corp Mos型半導体装置の製造方法
KR940016879A (ko) * 1992-12-30 1994-07-25 김주용 반도체 소자의 자기정렬콘택 형성방법
KR950034527A (ko) * 1994-05-25 1995-12-28 김광호 반도체 소자 콘택 형성방법

Also Published As

Publication number Publication date
KR20010002131A (ko) 2001-01-05

Similar Documents

Publication Publication Date Title
US6432816B2 (en) Method for fabricating semiconductor device
KR100512904B1 (ko) 반도체소자의 제조방법
KR100400298B1 (ko) 반도체소자의 자기정렬적인 콘택방법
KR100376986B1 (ko) 반도체소자의 제조방법
KR100275340B1 (ko) 반도체소자의콘택홀형성방법
KR100474541B1 (ko) 반도체소자의비트라인형성방법
KR100440079B1 (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR100440076B1 (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR100400321B1 (ko) 반도체소자의 형성방법
KR100991379B1 (ko) 반도체소자 제조 방법
KR100303318B1 (ko) 반도체 소자의 자기정렬 콘택홀 형성방법
KR100431708B1 (ko) 반도체장치제조방법
KR100195837B1 (ko) 반도체 소자의 미세콘택 형성방법
KR100444312B1 (ko) 반도체소자의미세콘택형성방법
KR100609531B1 (ko) 반도체소자의 캐패시터 형성방법
KR100469914B1 (ko) 반도체소자의 형성방법
KR20000044673A (ko) 반도체 메모리소자의 제조방법
KR20030045216A (ko) 반도체 소자의 트렌치 형성 방법
KR20040007991A (ko) 반도체소자의 비트라인 형성방법
KR100275341B1 (ko) 반도체소자의콘택방법
KR100449999B1 (ko) 식각속도의 제어가 용이한 반도체소자 제조방법
KR20210045838A (ko) 금속 함유막 식각액 조성물 및 이를 이용한 집적회로 소자의 제조 방법
KR20040008620A (ko) 하드마스크를 이용한 반도체소자의 제조 방법
KR20050014172A (ko) 반도체소자의 제조방법
KR20010004378A (ko) 반도체메모리소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee