JPH03155641A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH03155641A JPH03155641A JP29552089A JP29552089A JPH03155641A JP H03155641 A JPH03155641 A JP H03155641A JP 29552089 A JP29552089 A JP 29552089A JP 29552089 A JP29552089 A JP 29552089A JP H03155641 A JPH03155641 A JP H03155641A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特にゲート電極とソース、ドレイン等の不純
物層表面に自己整合的な金属ケイ化物が形成された（サ
リサイド構造）ＭＯ８型半導体装置の製造方法に関する
。
物層表面に自己整合的な金属ケイ化物が形成された（サ
リサイド構造）ＭＯ８型半導体装置の製造方法に関する
。
サブミクロン程度にＭＯＳ）ランジスタの微細化が進み
、チャンネル抵抗が低減されてくると、ソース、ドレイ
ン等を形成する不純物層の抵抗、または配線材とのコン
タクト抵抗の様な寄生抵抗が問題となり、駆動能力やコ
ンタクトマイグレーション等信頼性改善の面から、コン
タクト抵抗、拡散層のシート抵抗を下げられるサリサイ
ド構造の半導体装置が提案されている。
、チャンネル抵抗が低減されてくると、ソース、ドレイ
ン等を形成する不純物層の抵抗、または配線材とのコン
タクト抵抗の様な寄生抵抗が問題となり、駆動能力やコ
ンタクトマイグレーション等信頼性改善の面から、コン
タクト抵抗、拡散層のシート抵抗を下げられるサリサイ
ド構造の半導体装置が提案されている。
従来の製造方法は、第２図の如く、例えばＰ型シリコン
基板１１に選択酸化によってフィールド酸化膜１２、熱
酸化による１５０〜２００Ａ程度のゲート酸化膜１３を
形成させ、更にイオン注入等によりしきい値電圧等を調
整した後、ＳｉＨ４を熱分解した多結晶シリコンを約４
０００人気相成長しフォトエツチングによりゲート電極
１４を形成する。ゲート電極１４、フィールド酸化膜１
２をマスクにし、ソース、ドレイン等のＮ型低濃度不純
物層１５．１６にリンを約１〜５Ｘ１０１３ｃｍ−’イ
オン注入する（第２図（ａ））。次にＳｉＨ４と０２あ
るいはＮ２０をプラズマ気相反応させシリコン酸化膜１
７を約５０００Ａ堆積してから、ＣＦ４やＣＨＦ３等の
ガスを用いたドライエツチャーで異方性エッチバックし
、ゲート電極１４の側壁にシリコン酸化Ｍ４１７のスペ
ーサー１８を形成する。このスペーサー１８は、ＭＯＳ
トランジスタをＬＤＤ （Ｌｉｇｈｔ １ｙ−Ｄｏｐｅ
ｄ−Ｄｒａｉｎ）やＤＤＤ （Ｄｏｕｂｌｅ−Ｄｉｆｆ
ｕｓｅｄ−Ｄｒａｉｎ）構造とする為と、ゲート電極と
ソース、ドレイン等のシリコン表面に形成されるシリサ
イドを分離する為に形成するものである。次に、ソース
、ドレイン等のＮ型高濃度不純物層１９．２０にヒ素を
約２〜８Ｘ１０１′ｃｍ−２イオン注入し活性化後ミゲ
ート電極１４をマスクにゲート酸化膜１３をＨＦ水溶液
でエツチング除去し所望領域のシリコンを露出した後、
チタン２１を３００〜１００ＯＡ程度スパッタする（第
２図（ｂ））。次にハロゲンランプで約７００℃の窒素
アニールを行なうと、ソース、ドレイン等の高濃度不純
物層１９．２０やゲート電極１４のシリコンに接してい
るチタンはモノシリサイド化され、酸化膜上は窒化チタ
ンなる。次に過酸化水素水とアンモニア水の混合液に浸
漬すると窒化チタンのみ除去され、しかる後これを約８
００℃のハロゲンランプで窒素アニールすると、残った
モノシリサイドはチタンダイシリサイド２２となり、３
Ω／口程度の低シート抵抗層が得られる（第２図（Ｃ）
）。次に、前述した方法の気相成長によるシリコン酸化
膜を層間絶縁膜２３とした後、コンタクトホールを開孔
してから金属配線２４を施して（第２図（ｄ）） 、更
にパシベーション膜を気相成長させ、最後に外部への電
極取り出しの為にポンディングパッドを開孔している。
基板１１に選択酸化によってフィールド酸化膜１２、熱
酸化による１５０〜２００Ａ程度のゲート酸化膜１３を
形成させ、更にイオン注入等によりしきい値電圧等を調
整した後、ＳｉＨ４を熱分解した多結晶シリコンを約４
０００人気相成長しフォトエツチングによりゲート電極
１４を形成する。ゲート電極１４、フィールド酸化膜１
２をマスクにし、ソース、ドレイン等のＮ型低濃度不純
物層１５．１６にリンを約１〜５Ｘ１０１３ｃｍ−’イ
オン注入する（第２図（ａ））。次にＳｉＨ４と０２あ
るいはＮ２０をプラズマ気相反応させシリコン酸化膜１
７を約５０００Ａ堆積してから、ＣＦ４やＣＨＦ３等の
ガスを用いたドライエツチャーで異方性エッチバックし
、ゲート電極１４の側壁にシリコン酸化Ｍ４１７のスペ
ーサー１８を形成する。このスペーサー１８は、ＭＯＳ
トランジスタをＬＤＤ （Ｌｉｇｈｔ １ｙ−Ｄｏｐｅ
ｄ−Ｄｒａｉｎ）やＤＤＤ （Ｄｏｕｂｌｅ−Ｄｉｆｆ
ｕｓｅｄ−Ｄｒａｉｎ）構造とする為と、ゲート電極と
ソース、ドレイン等のシリコン表面に形成されるシリサ
イドを分離する為に形成するものである。次に、ソース
、ドレイン等のＮ型高濃度不純物層１９．２０にヒ素を
約２〜８Ｘ１０１′ｃｍ−２イオン注入し活性化後ミゲ
ート電極１４をマスクにゲート酸化膜１３をＨＦ水溶液
でエツチング除去し所望領域のシリコンを露出した後、
チタン２１を３００〜１００ＯＡ程度スパッタする（第
２図（ｂ））。次にハロゲンランプで約７００℃の窒素
アニールを行なうと、ソース、ドレイン等の高濃度不純
物層１９．２０やゲート電極１４のシリコンに接してい
るチタンはモノシリサイド化され、酸化膜上は窒化チタ
ンなる。次に過酸化水素水とアンモニア水の混合液に浸
漬すると窒化チタンのみ除去され、しかる後これを約８
００℃のハロゲンランプで窒素アニールすると、残った
モノシリサイドはチタンダイシリサイド２２となり、３
Ω／口程度の低シート抵抗層が得られる（第２図（Ｃ）
）。次に、前述した方法の気相成長によるシリコン酸化
膜を層間絶縁膜２３とした後、コンタクトホールを開孔
してから金属配線２４を施して（第２図（ｄ）） 、更
にパシベーション膜を気相成長させ、最後に外部への電
極取り出しの為にポンディングパッドを開孔している。
しかしながら、従来の技術では、スペーサー１８として
用いるシリコン酸化膜１７は、ＳｉＨ４を用いて気相成
長させている為、カスピングがある上、ゲート電極側壁
にスリットや脆弱部が形成され易く、スペーサー１８形
状が悪く、ばらつきも大きい。この結果、ＬＤＤやＤＤ
Ｄ構造の寸法がばらつきドレイン電界の緩和が所望通り
にならず、トランジスタの耐ホツトキャリア特性も問題
となっているが、特にゲート電極１４とドレイン領域１
９．２０等から成長してくるチタンシリサイド２２の分
離が行なわれないものが多く、またシリコン表面を露出
させる為のＨＦエツチング工程のエツチング時間にマー
ジンが少なく、スペーサー１８がなくなってしまうこと
もあり、分離上の障害となっている。更に、異方性のエ
ッチバックは、平坦部の最も大きい膜厚にあわせてエツ
チングするので、カバレージが悪く膜厚の薄くなる微細
スペースの底面がオーバーエッチされ、シリコン層が食
われるダメージ等によりゲート膜破壊、基板リークの発
生がも多くサリサイド構造を持つＬＳＩの様な微細半導
体装置の実用化と量産安定供給を行なう上での弊害とな
っていた。
用いるシリコン酸化膜１７は、ＳｉＨ４を用いて気相成
長させている為、カスピングがある上、ゲート電極側壁
にスリットや脆弱部が形成され易く、スペーサー１８形
状が悪く、ばらつきも大きい。この結果、ＬＤＤやＤＤ
Ｄ構造の寸法がばらつきドレイン電界の緩和が所望通り
にならず、トランジスタの耐ホツトキャリア特性も問題
となっているが、特にゲート電極１４とドレイン領域１
９．２０等から成長してくるチタンシリサイド２２の分
離が行なわれないものが多く、またシリコン表面を露出
させる為のＨＦエツチング工程のエツチング時間にマー
ジンが少なく、スペーサー１８がなくなってしまうこと
もあり、分離上の障害となっている。更に、異方性のエ
ッチバックは、平坦部の最も大きい膜厚にあわせてエツ
チングするので、カバレージが悪く膜厚の薄くなる微細
スペースの底面がオーバーエッチされ、シリコン層が食
われるダメージ等によりゲート膜破壊、基板リークの発
生がも多くサリサイド構造を持つＬＳＩの様な微細半導
体装置の実用化と量産安定供給を行なう上での弊害とな
っていた。
しかるに本発明はかかる問題点を解決するもので、側壁
スペーサーを有機シランを反応させたシリコン酸化膜を
用いることにより、サリサイド構造を有するＭＯＳ型半
導体装置の実用化と安定供給を目的とするものである。
スペーサーを有機シランを反応させたシリコン酸化膜を
用いることにより、サリサイド構造を有するＭＯＳ型半
導体装置の実用化と安定供給を目的とするものである。
本発明のＭＯＳ型半導体装置の製造方法は、少なくとも
、ゲート酸化膜及びゲート電極を形成する工程、有機シ
ランと酸化性ガスを反応させたシリコン酸化膜を積層す
る工程、異方性エッチバックによりゲート電極の側壁に
シリコン酸化膜でなるスペーサーを形成する工程、ソー
ス、ドレイン等の高濃度不純物層を形成する工程、所定
領域のシリコン表面を開孔する工程を経てから、ゲート
電極及びソース、ドレイン等の高濃度不純物層表面に金
属あるいはそのシリサイドをセルファライン的に形成し
た事を特徴とする。
、ゲート酸化膜及びゲート電極を形成する工程、有機シ
ランと酸化性ガスを反応させたシリコン酸化膜を積層す
る工程、異方性エッチバックによりゲート電極の側壁に
シリコン酸化膜でなるスペーサーを形成する工程、ソー
ス、ドレイン等の高濃度不純物層を形成する工程、所定
領域のシリコン表面を開孔する工程を経てから、ゲート
電極及びソース、ドレイン等の高濃度不純物層表面に金
属あるいはそのシリサイドをセルファライン的に形成し
た事を特徴とする。
第１図は、本発明の半導体装置の製造方法の一実施例に
ついて説明する為の概略断面図であり、ＳｌゲートＭＯ
Ｓ−ＬＳ Ｉに適用した場合を示す。
ついて説明する為の概略断面図であり、ＳｌゲートＭＯ
Ｓ−ＬＳ Ｉに適用した場合を示す。
例えば、Ｐ型シリコン基板１１上に選択酸化でフィール
ド酸化１）［１２を形成後、素子領域に熱酸化による１
８０人程度のゲート酸化膜１３を形成させ、イオン注入
によってしきい値電圧等を調整した後、ＳｉＨ４を熱分
解した多結晶シリコンを約４００ＯＡ気相成長し、フォ
トエツチングによりゲート電極１４をバターニングした
。該ゲート電極１４、フィールド酸化ＩＩ！［１２をマ
スクにし、ソース、ドレインのＮ型低濃度不純物層１５
．１６にリンを約２Ｘ１０１３ｃｍ−２イオン注入する
（第２図−ａ）ｏ次に、約３８０℃でＴＥＯＳ（Ｓ ｉ
（ＯＣ２Ｈｓ ） ４ ）とオゾンを５％程度含む酸
素中、８０〜１２Ｑｔｏｒｒの圧力下で気相反応させた
シリコン酸化ＪＩＩ２７を約５０００人堆積させた（第
１図（ａ））。このシリコン酸化膜２７は、カスピング
がなくカバージも良く、例えばゲート電極１４の上面の
膜厚に対して側面及びスペース底面の膜厚は１００％に
近い。又、シリコン酸化膜の成長には、ＴＥＯＳと０２
のプラズマ反応を用いても良いが、減圧あるいは常圧の
熱反応力に比較してカバレージが少し劣る。次にＣＨＦ
３とＣＦ４等の混合ガスを用いたドライエツチャーで異
方性エッチバックし、ゲート電極１４の側壁にシリコン
酸化膜２５のスペーサー１８を形成した。次に、ソース
、ドレイン等のＮ型高濃度不純物層１９．２０にヒ素を
約５Ｘ１０”ｃｍ ” ２イオン注入し９５０℃のＮ２
中で活性化後、該Ｎ型高濃度不純物層１９．２０上のゲ
ート電極１４形成後に残っているゲート酸化膜１３を０
゜５〜３％ＨＦ水溶液でエツチング除去した。この時ス
ペーサー１８の最大幅は０．２〜０．３μｍ程度残され
、スリットや脆弱部は見られなかった。
ド酸化１）［１２を形成後、素子領域に熱酸化による１
８０人程度のゲート酸化膜１３を形成させ、イオン注入
によってしきい値電圧等を調整した後、ＳｉＨ４を熱分
解した多結晶シリコンを約４００ＯＡ気相成長し、フォ
トエツチングによりゲート電極１４をバターニングした
。該ゲート電極１４、フィールド酸化ＩＩ！［１２をマ
スクにし、ソース、ドレインのＮ型低濃度不純物層１５
．１６にリンを約２Ｘ１０１３ｃｍ−２イオン注入する
（第２図−ａ）ｏ次に、約３８０℃でＴＥＯＳ（Ｓ ｉ
（ＯＣ２Ｈｓ ） ４ ）とオゾンを５％程度含む酸
素中、８０〜１２Ｑｔｏｒｒの圧力下で気相反応させた
シリコン酸化ＪＩＩ２７を約５０００人堆積させた（第
１図（ａ））。このシリコン酸化膜２７は、カスピング
がなくカバージも良く、例えばゲート電極１４の上面の
膜厚に対して側面及びスペース底面の膜厚は１００％に
近い。又、シリコン酸化膜の成長には、ＴＥＯＳと０２
のプラズマ反応を用いても良いが、減圧あるいは常圧の
熱反応力に比較してカバレージが少し劣る。次にＣＨＦ
３とＣＦ４等の混合ガスを用いたドライエツチャーで異
方性エッチバックし、ゲート電極１４の側壁にシリコン
酸化膜２５のスペーサー１８を形成した。次に、ソース
、ドレイン等のＮ型高濃度不純物層１９．２０にヒ素を
約５Ｘ１０”ｃｍ ” ２イオン注入し９５０℃のＮ２
中で活性化後、該Ｎ型高濃度不純物層１９．２０上のゲ
ート電極１４形成後に残っているゲート酸化膜１３を０
゜５〜３％ＨＦ水溶液でエツチング除去した。この時ス
ペーサー１８の最大幅は０．２〜０．３μｍ程度残され
、スリットや脆弱部は見られなかった。
この上にチタン２１を約５００人の厚みでスパッタした
（第１図（ｂ））。次に、ハロゲンランプにより約７０
０℃、３０秒のＮ２アニールを行なって、Ｎ型高濃度不
純物層１９．２０やゲート電極１４のシリコン表面に接
しているチタン２１．はモノシリサイド化させ、フィー
ルド酸化膜１２やシリコン酸化膜でなるスペーサー１８
上は窒化チタンとさせる。これを過酸化水素水とアンモ
ニア水の２：１混合液に浸漬しエツチングすると窒化チ
タンのみ除去され、再び８００℃のハロゲンランプで窒
素アニールすると、残ったモノシリサイドはチ女ンダイ
シリサイド２２となり、３Ω／口程度の低シート抵抗が
得られた（第２図（Ｃ））。
（第１図（ｂ））。次に、ハロゲンランプにより約７０
０℃、３０秒のＮ２アニールを行なって、Ｎ型高濃度不
純物層１９．２０やゲート電極１４のシリコン表面に接
しているチタン２１．はモノシリサイド化させ、フィー
ルド酸化膜１２やシリコン酸化膜でなるスペーサー１８
上は窒化チタンとさせる。これを過酸化水素水とアンモ
ニア水の２：１混合液に浸漬しエツチングすると窒化チ
タンのみ除去され、再び８００℃のハロゲンランプで窒
素アニールすると、残ったモノシリサイドはチ女ンダイ
シリサイド２２となり、３Ω／口程度の低シート抵抗が
得られた（第２図（Ｃ））。
続いて、スペーサーのシリコン酸化膜と同様な気相成長
による層間絶縁膜２３を形成後、コンタクトホールを形
成してから金属配線２４を施しく第２図（ｄ）） 、更
にパシベーション膜としてプラズマ窒化膜を気相成長さ
せ、最後に外部への電極取り出しの為にポンディングパ
ッドを開孔した。
による層間絶縁膜２３を形成後、コンタクトホールを形
成してから金属配線２４を施しく第２図（ｄ）） 、更
にパシベーション膜としてプラズマ窒化膜を気相成長さ
せ、最後に外部への電極取り出しの為にポンディングパ
ッドを開孔した。
この様にして製造された半導体装置は、スペーサー１８
形状や寸法のばらつきもなくなり、この結果、トランジ
スタのＬＤＤ構造によるトランジスタの耐ホツトキャリ
ア特性も向上し、特にゲート電極１４とドレイン領域等
１９．２０から成長してくるチタンシリサイド２２の分
離が安定して行なわれる様になり、歩留りも飛躍的に向
上させることが出来た。又、異方性エッチバックにおい
ても、シリコン酸化膜２５膜厚が均一な為に微細スペー
スの底面がオーバーエッチされ、シリコン層が食われる
等の問題もなくなった。
形状や寸法のばらつきもなくなり、この結果、トランジ
スタのＬＤＤ構造によるトランジスタの耐ホツトキャリ
ア特性も向上し、特にゲート電極１４とドレイン領域等
１９．２０から成長してくるチタンシリサイド２２の分
離が安定して行なわれる様になり、歩留りも飛躍的に向
上させることが出来た。又、異方性エッチバックにおい
ても、シリコン酸化膜２５膜厚が均一な為に微細スペー
スの底面がオーバーエッチされ、シリコン層が食われる
等の問題もなくなった。
尚、実施例に示されるＮｃｈＭＯＳ構造に限らず、ＣＭ
ＯＳＳＢ ｉ−０ＭＯＳ（Ｂ ｔ ｐ ｏ １ ａ ｒ
−ＣＭＯ８）構造、あるいは多層配線構造の半導体装置
にも適用出来る。又、シリコン酸化膜の成長にはＴＥＯ
Ｓの他にＳ ｉ （ＯＣＨ３）４等を用いても良く、
更にシリサイドつまり金属ケイ化物には、チタンに限ら
ずタングステン、タンタル、コバルト、モリブデン、プ
ラチナ等の高融点金属も応用可能である。
ＯＳＳＢ ｉ−０ＭＯＳ（Ｂ ｔ ｐ ｏ １ ａ ｒ
−ＣＭＯ８）構造、あるいは多層配線構造の半導体装置
にも適用出来る。又、シリコン酸化膜の成長にはＴＥＯ
Ｓの他にＳ ｉ （ＯＣＨ３）４等を用いても良く、
更にシリサイドつまり金属ケイ化物には、チタンに限ら
ずタングステン、タンタル、コバルト、モリブデン、プ
ラチナ等の高融点金属も応用可能である。
以上の様に本発明は、サリサイド構造を持つＬＳＩの様
な微細半導体装置の実用化と量産安定供給を行なう上で
の弊害となっていたゲート電極と不純物層表面のシリサ
イド層分離の不安定化をなくすと共に、電気特性及び信
頼性向上を可能としたものである。又、ゲート電極側壁
のスペーサーの形成が改善され、低絶縁膜や配線の平坦
性向上の効果もある。
な微細半導体装置の実用化と量産安定供給を行なう上で
の弊害となっていたゲート電極と不純物層表面のシリサ
イド層分離の不安定化をなくすと共に、電気特性及び信
頼性向上を可能としたものである。又、ゲート電極側壁
のスペーサーの形成が改善され、低絶縁膜や配線の平坦
性向上の効果もある。
第１図（ａ）〜（ｄ）は、本発明の実施例による半導体
装置製造工程を示す概略断面図である。 第２図（ａ）〜（ｄ）は、従来の半導体装置製造工程を
示す概略断面図である。 ２３・・・・層間絶縁膜 ２４・・・・金属配線
装置製造工程を示す概略断面図である。 第２図（ａ）〜（ｄ）は、従来の半導体装置製造工程を
示す概略断面図である。 ２３・・・・層間絶縁膜 ２４・・・・金属配線
Claims (1)
- 少なくとも、ゲート酸化膜及びゲート電極を形成する工
程、有機シランと酸化性ガスを反応させたシリコン酸化
膜を積層する工程、異方性エッチバックによりゲート電
極の側壁にシリコン酸化膜でなるスペーサーを形成する
工程、ソース、ドレイン等の高濃度不純物層を形成する
工程、所定領域のシリコン表面を開孔する工程を経てか
ら、ゲート電極及びソース、ドレイン等の高濃度不純物
層表面に金属あるいはそのシリサイドをセルフアライン
的に形成した事を特徴とするＭＯＳ型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29552089A JPH03155641A (ja) | 1989-11-14 | 1989-11-14 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29552089A JPH03155641A (ja) | 1989-11-14 | 1989-11-14 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155641A true JPH03155641A (ja) | 1991-07-03 |
Family
ID=17821687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29552089A Pending JPH03155641A (ja) | 1989-11-14 | 1989-11-14 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03155641A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600505A1 (en) * | 1992-12-04 | 1994-06-08 | Canon Kabushiki Kaisha | Method of manufacturing a semiconductor device comprising a titanium silicide layer |
| EP0875942A2 (de) * | 1997-04-29 | 1998-11-04 | Siemens Aktiengesellschaft | MOS-Transistor und Verfahren zu dessen Herstellung |
| US6157063A (en) * | 1997-07-25 | 2000-12-05 | Nec Corporation | MOS field effect transistor with an improved lightly doped diffusion layer structure and method of forming the same |
| KR100400298B1 (ko) * | 1999-06-11 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체소자의 자기정렬적인 콘택방법 |
-
1989
- 1989-11-14 JP JP29552089A patent/JPH03155641A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600505A1 (en) * | 1992-12-04 | 1994-06-08 | Canon Kabushiki Kaisha | Method of manufacturing a semiconductor device comprising a titanium silicide layer |
| EP0875942A2 (de) * | 1997-04-29 | 1998-11-04 | Siemens Aktiengesellschaft | MOS-Transistor und Verfahren zu dessen Herstellung |
| EP0875942A3 (de) * | 1997-04-29 | 1999-07-28 | Siemens Aktiengesellschaft | MOS-Transistor und Verfahren zu dessen Herstellung |
| US6157063A (en) * | 1997-07-25 | 2000-12-05 | Nec Corporation | MOS field effect transistor with an improved lightly doped diffusion layer structure and method of forming the same |
| KR100400298B1 (ko) * | 1999-06-11 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체소자의 자기정렬적인 콘택방법 |
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