JPS6138858B2 - - Google Patents
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- JPS6138858B2 JPS6138858B2 JP15744478A JP15744478A JPS6138858B2 JP S6138858 B2 JPS6138858 B2 JP S6138858B2 JP 15744478 A JP15744478 A JP 15744478A JP 15744478 A JP15744478 A JP 15744478A JP S6138858 B2 JPS6138858 B2 JP S6138858B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置及びその製法に関し、特
に、半導体基板に形成された拡散層と電極配線の
自己整合的接続法を提供することであり、主とし
てｎチヤネルMOSIC（以下単にnMOSICと称す
る）及びその新規な製法を対象とするものであ
る。
に、半導体基板に形成された拡散層と電極配線の
自己整合的接続法を提供することであり、主とし
てｎチヤネルMOSIC（以下単にnMOSICと称す
る）及びその新規な製法を対象とするものであ
る。
nMOSICは一般に下記の方法で製造される。ま
ずｐ型半導体（Si）基板上に、Si3N4をマスクに
して部分的に厚い酸化膜（SiO2）1.0μｍを熱酸
化法により形成し、Si3N4膜を除去したのちに、
Si3N4膜で被覆されていた部分に薄いSiO2膜
（0.03〜0.10μｍ）を形成し、ゲート酸化膜とす
る。引続き、CVD法または、スパツタ法によ
り、ポリSi膜または高融点金属の薄膜（1.0〜1.5
μｍ）を形成したのち、この膜をゲート電極部お
よび配線として必要な部分を残して他の部分を除
去し、ゲート電極部および厚い酸化膜をマスクに
して熱拡散法またはイオン打込み法によりｎ型不
純物として作用するＰ（リン）またはAs（ヒ
素）を導入し、基板表面にソース領域、ドレイン
領域およびn+配線領域を形成し、次にCVD法に
より基板上面全体にPSG（SiO2−P2O5の混合ガ
ラス）膜を形成し、このPSG膜に接続孔を開孔
し、基板上面にAlを主成分とする金属薄膜を被
着し、この金属薄膜を選択的に除去することによ
り、基板n+領域に接続する電極配線を形成す
る。
ずｐ型半導体（Si）基板上に、Si3N4をマスクに
して部分的に厚い酸化膜（SiO2）1.0μｍを熱酸
化法により形成し、Si3N4膜を除去したのちに、
Si3N4膜で被覆されていた部分に薄いSiO2膜
（0.03〜0.10μｍ）を形成し、ゲート酸化膜とす
る。引続き、CVD法または、スパツタ法によ
り、ポリSi膜または高融点金属の薄膜（1.0〜1.5
μｍ）を形成したのち、この膜をゲート電極部お
よび配線として必要な部分を残して他の部分を除
去し、ゲート電極部および厚い酸化膜をマスクに
して熱拡散法またはイオン打込み法によりｎ型不
純物として作用するＰ（リン）またはAs（ヒ
素）を導入し、基板表面にソース領域、ドレイン
領域およびn+配線領域を形成し、次にCVD法に
より基板上面全体にPSG（SiO2−P2O5の混合ガ
ラス）膜を形成し、このPSG膜に接続孔を開孔
し、基板上面にAlを主成分とする金属薄膜を被
着し、この金属薄膜を選択的に除去することによ
り、基板n+領域に接続する電極配線を形成す
る。
しかし、かかる方法によりnMOSICを製造した
場合次のような問題点がある。
場合次のような問題点がある。
第１図ａ〜ｂは、基板に形成されたN+層と電
極配線を接続する場合通常行なわれている構造を
示す図で、ａはレイアウト平面図、ｂは断面図で
ある。図からわかるように接続孔６はある余裕を
もつてn+層２に囲まれている。そのためn+層２
で形成する配線５領域は接続孔部分で大なる面積
を占有し、隣接するn+配線層との配線間隔も当
該接続孔部分で決定されるので、ICの集積密度
を著しく低下せしめることとなる。
極配線を接続する場合通常行なわれている構造を
示す図で、ａはレイアウト平面図、ｂは断面図で
ある。図からわかるように接続孔６はある余裕を
もつてn+層２に囲まれている。そのためn+層２
で形成する配線５領域は接続孔部分で大なる面積
を占有し、隣接するn+配線層との配線間隔も当
該接続孔部分で決定されるので、ICの集積密度
を著しく低下せしめることとなる。
このような集積密度の低下を避けるために第２
図ａ〜ｂに示すような構造、すなわち、接続孔６
の大きさをn+層２とほぼ同等またはやや大きめ
にとつた場合には次のような問題点が発生する。
開孔部をホトエツチングで形成する場合、エツチ
ングはPSG膜４のみをエツチングすれば良いが電
極配線５とn+層２の接続を確実にするため、通
常は数十％のオーバーエツチが必要である。オー
バエツチをおこなつた結果第２図ｂに示すように
不純物導入のマスクとなつた熱酸化膜３もエツチ
され、Si表面の露出面積が大となる。特に
NMOSICの高速・高集積度化を目的としてn+層
をイオン打込み法により浅く形成した場合には、
このオーバエツチによりＰ型基板が露出する危険
性が著しく大となる。Ｐ型基板が開孔部に露出し
たまま電極配線を形成すると、電極配線は所望の
n+配線層のみならずＰ型基板とも接続され、IC
としての動作がそこなわれる。
図ａ〜ｂに示すような構造、すなわち、接続孔６
の大きさをn+層２とほぼ同等またはやや大きめ
にとつた場合には次のような問題点が発生する。
開孔部をホトエツチングで形成する場合、エツチ
ングはPSG膜４のみをエツチングすれば良いが電
極配線５とn+層２の接続を確実にするため、通
常は数十％のオーバーエツチが必要である。オー
バエツチをおこなつた結果第２図ｂに示すように
不純物導入のマスクとなつた熱酸化膜３もエツチ
され、Si表面の露出面積が大となる。特に
NMOSICの高速・高集積度化を目的としてn+層
をイオン打込み法により浅く形成した場合には、
このオーバエツチによりＰ型基板が露出する危険
性が著しく大となる。Ｐ型基板が開孔部に露出し
たまま電極配線を形成すると、電極配線は所望の
n+配線層のみならずＰ型基板とも接続され、IC
としての動作がそこなわれる。
さらに第２図ｂからわかるように、電極配線５
は開孔部側面において熱酸化膜側面と直接、接す
ることになる。もし、電極配線にナトリウム
（Na）等のSiO2中に導入された場合、イオン性の
汚染物質となり得るものが含まれている場合に
は、このイオン性汚染物質はSiO2中を横方向に
広がり、SiO2中で正の電荷をもつ結果基板表面
をＰ層からＮ層に反転させ、特性不良にいたらし
めることがある。
は開孔部側面において熱酸化膜側面と直接、接す
ることになる。もし、電極配線にナトリウム
（Na）等のSiO2中に導入された場合、イオン性の
汚染物質となり得るものが含まれている場合に
は、このイオン性汚染物質はSiO2中を横方向に
広がり、SiO2中で正の電荷をもつ結果基板表面
をＰ層からＮ層に反転させ、特性不良にいたらし
めることがある。
このような初期特性および信頼度上の不良現象
は第２図ａ〜ｂのような接続部の構造をとらずと
も第１図ａ〜ｂに示すような通常の接続部の構造
をとつた場合においても、第３図ａ〜ｂに示すよ
うに接続孔６のための位置合せがn+層２に対し
てずれた場合にも全く同様にして発生する。した
がつて通常の場合、第１図に示すような接続孔と
n+層端部までの距離は位置合せに対して十分に
余裕があるよう、例えば３μｍ以上離して設計す
る必要がある。
は第２図ａ〜ｂのような接続部の構造をとらずと
も第１図ａ〜ｂに示すような通常の接続部の構造
をとつた場合においても、第３図ａ〜ｂに示すよ
うに接続孔６のための位置合せがn+層２に対し
てずれた場合にも全く同様にして発生する。した
がつて通常の場合、第１図に示すような接続孔と
n+層端部までの距離は位置合せに対して十分に
余裕があるよう、例えば３μｍ以上離して設計す
る必要がある。
本発明の目的は、接続孔形成のための位置合せ
がある程度ずれても、また、開孔のためある程度
のオーバエツチをおこなつても、初期特性および
信頼度上の問題が発生しないn+層と電極配続の
接続部を形成する方法を提供することにある。
がある程度ずれても、また、開孔のためある程度
のオーバエツチをおこなつても、初期特性および
信頼度上の問題が発生しないn+層と電極配続の
接続部を形成する方法を提供することにある。
本発明の他の目的は、上記接続法をNMOSIC
に適用し、高集積度、高歩留で信頼度の高い
NMOSICの製造方法を提供することにある。上
記目的を達成するための本発明の要旨は、 (1) 表面に厚い酸化膜と薄い酸化膜を有し、前記
薄い酸化膜上にゲート電極を有する第１導電型
の半導体領域を有する半導体母体を用意する工
程 (2) 前記厚い酸化膜とゲート電極の間の前記半導
体領域に第２導電型の不純物を導入してソース
又はドレイン領域を形成する工程 (3) 前記厚い酸化膜上、ソース又はドレイン領域
上、ゲート電極上に絶縁膜を形成する工程 (4) 前記ソース又はドレイン領域上の前記絶縁膜
を選択的に除去する工程 (5) 前記絶縁膜が選択的に除去された部分から前
記ソース又はドレイン領域に第２導電型の不純
物をイオン打ち込みすると共に前記絶縁膜の選
択的な除去において露出した前記厚い酸化膜表
面にも前記第２導電型の不純物をイオン打ち込
みする工程 (6) 前記第２導電型不純物のイオン打ち込み工程
後前記半導体母体を熱処理する工程 を有することを特徴とする半導体装置の製法にあ
る。
に適用し、高集積度、高歩留で信頼度の高い
NMOSICの製造方法を提供することにある。上
記目的を達成するための本発明の要旨は、 (1) 表面に厚い酸化膜と薄い酸化膜を有し、前記
薄い酸化膜上にゲート電極を有する第１導電型
の半導体領域を有する半導体母体を用意する工
程 (2) 前記厚い酸化膜とゲート電極の間の前記半導
体領域に第２導電型の不純物を導入してソース
又はドレイン領域を形成する工程 (3) 前記厚い酸化膜上、ソース又はドレイン領域
上、ゲート電極上に絶縁膜を形成する工程 (4) 前記ソース又はドレイン領域上の前記絶縁膜
を選択的に除去する工程 (5) 前記絶縁膜が選択的に除去された部分から前
記ソース又はドレイン領域に第２導電型の不純
物をイオン打ち込みすると共に前記絶縁膜の選
択的な除去において露出した前記厚い酸化膜表
面にも前記第２導電型の不純物をイオン打ち込
みする工程 (6) 前記第２導電型不純物のイオン打ち込み工程
後前記半導体母体を熱処理する工程 を有することを特徴とする半導体装置の製法にあ
る。
以下、本発明の好適な実施例を用いて本発明を
具体的に詳述する。
具体的に詳述する。
第４図ａ〜ｅは本発明に係るn+層と電極配線
層を自己整合的に接続をとつたnMOSICとその製
造方法を示したものである。
層を自己整合的に接続をとつたnMOSICとその製
造方法を示したものである。
(a) Ｐ型の（100）結晶面をもつSiウエハ１を部
分酸化により0.5〜1.5μｍの厚い酸化膜３を形
成し、部分酸化に用いたSi3N4膜を除去したの
ち、0.03〜0.10μｍの薄い熱酸化膜をゲート酸
化膜として形成し、引続きCVD（化学気相成
長）法によりポリシリコン膜７を0.2〜0.5μｍ
の厚さに形成する。その後ポリシリコン膜をホ
トエツチング法により加工し、ゲート電極７お
よびその他配線体として必要な部分を残す。
分酸化により0.5〜1.5μｍの厚い酸化膜３を形
成し、部分酸化に用いたSi3N4膜を除去したの
ち、0.03〜0.10μｍの薄い熱酸化膜をゲート酸
化膜として形成し、引続きCVD（化学気相成
長）法によりポリシリコン膜７を0.2〜0.5μｍ
の厚さに形成する。その後ポリシリコン膜をホ
トエツチング法により加工し、ゲート電極７お
よびその他配線体として必要な部分を残す。
なお、上述の説明では厚い熱酸化膜を形成す
る方法として部分酸化技術を用いたが、他の方
法、例えばSiウエハ全面に厚い熱酸化膜を形成
したのちに所望の部分をホトエツチングにより
除去する方法を用いても良い。
る方法として部分酸化技術を用いたが、他の方
法、例えばSiウエハ全面に厚い熱酸化膜を形成
したのちに所望の部分をホトエツチングにより
除去する方法を用いても良い。
(b) ソース１１ａ、ドレイン１１ｂおよび拡散層
配線１１ｃとなる部分の薄い酸化膜を除去した
のち、熱拡散法またはイオン打込み法によりヒ
素（As）またはリン（Ｐ）をSi基板に高濃度
に導入し、n+層を形成する。イオン打込み法
によりn+層を導入する場合には薄い熱酸化膜
（100Å〜400Å）を通して例えばAs+を100KeV
で1016cm-2の打込みを行なう。打込まれたAsは
その後の900℃を越える熱処理で活性化されn+
層を形成する。
配線１１ｃとなる部分の薄い酸化膜を除去した
のち、熱拡散法またはイオン打込み法によりヒ
素（As）またはリン（Ｐ）をSi基板に高濃度
に導入し、n+層を形成する。イオン打込み法
によりn+層を導入する場合には薄い熱酸化膜
（100Å〜400Å）を通して例えばAs+を100KeV
で1016cm-2の打込みを行なう。打込まれたAsは
その後の900℃を越える熱処理で活性化されn+
層を形成する。
(c) あらためて、CVD法により、基板１全表面
に厚いPSG膜４を形成する。このPSG膜４の厚
さは0.4〜1.0μｍとする。
に厚いPSG膜４を形成する。このPSG膜４の厚
さは0.4〜1.0μｍとする。
(d) PSG膜４を選択的にホトエツチングし、ソー
ス領域１２ａ、ドレイン領域１２ｂ、拡散層配
線領域１２ｃに電極配線との接続孔６ａ，６ｂ
および６ｃを開孔する。開孔する孔の大きさは
少なくともn+領域を含むものとし、位置合せ
のずれ、またはオーバエツチにより基板１の表
面が露出しても可である。その後リンイオン
（P+）をイオン打込法により、表面全体に打込
む。打込み条件は例えば100KeVで1016cm-2の
高濃度打込みを行なう。このように高濃度イオ
ン打込みを行なうと真空ポンプオイル等の薄膜
が形成されるが、これは例えばH2SO4＋H2O2
の混合液または酸素プラズマにより除去でき
る。その後イオン打込みした不純物の活性化熱
処理を900℃〜1000℃の温度範囲で10〜30分
間、N2またはアルゴンガス等の不活性ガス雰
囲気で行なう。
ス領域１２ａ、ドレイン領域１２ｂ、拡散層配
線領域１２ｃに電極配線との接続孔６ａ，６ｂ
および６ｃを開孔する。開孔する孔の大きさは
少なくともn+領域を含むものとし、位置合せ
のずれ、またはオーバエツチにより基板１の表
面が露出しても可である。その後リンイオン
（P+）をイオン打込法により、表面全体に打込
む。打込み条件は例えば100KeVで1016cm-2の
高濃度打込みを行なう。このように高濃度イオ
ン打込みを行なうと真空ポンプオイル等の薄膜
が形成されるが、これは例えばH2SO4＋H2O2
の混合液または酸素プラズマにより除去でき
る。その後イオン打込みした不純物の活性化熱
処理を900℃〜1000℃の温度範囲で10〜30分
間、N2またはアルゴンガス等の不活性ガス雰
囲気で行なう。
(e) Alを主成分とする金属薄膜、例えば１％Si入
りAlを蒸着法またはスパツタ法で約１μｍの
厚さに形成しホトエツチング法により不要な部
分のAlをエツチングし、電極配線を形成して
ｎチヤネルMOSICを完成する。
りAlを蒸着法またはスパツタ法で約１μｍの
厚さに形成しホトエツチング法により不要な部
分のAlをエツチングし、電極配線を形成して
ｎチヤネルMOSICを完成する。
以上実施例で説明した本発明によれば、下記の
理由から上記目的が達成される。
理由から上記目的が達成される。
すなわち、第２図ｂに示すように、n+層と電
極配線の接続孔がn+層とほぼ等しいか、大きい
場合、また第３図ｂに示すように接続孔がn+層
からずれた場合には、電極配線はｎ型領域に接続
するとともにＰ型半導体基板とも接続し耐圧不良
となるが、第４図ａ〜ｅに示す本発明によれば、
接続孔の位置がずれ、Ｐ型基板がずれても、接続
孔開孔後のリンの高濃度イオン打込みとそれに引
続く熱処理により、この部分もｎ型高濃度領域と
なり、電極配線がＰ型半導体基板に接続すること
がなく、特性不良となることはない。
極配線の接続孔がn+層とほぼ等しいか、大きい
場合、また第３図ｂに示すように接続孔がn+層
からずれた場合には、電極配線はｎ型領域に接続
するとともにＰ型半導体基板とも接続し耐圧不良
となるが、第４図ａ〜ｅに示す本発明によれば、
接続孔の位置がずれ、Ｐ型基板がずれても、接続
孔開孔後のリンの高濃度イオン打込みとそれに引
続く熱処理により、この部分もｎ型高濃度領域と
なり、電極配線がＰ型半導体基板に接続すること
がなく、特性不良となることはない。
また、第２図、第３図に示すような従来技術で
は電極配線が直接SiO2膜と接し、もし電極配線
中に、Na、Ｋが含まれていたならば、SiO2内部
に浸入して、正の電荷をもつイオン性汚染物とし
て作用し、基板表面をｎ型に反転させることがあ
つたが、第４図に示すような本発明によれば、接
続孔開孔後のリンの高濃度イオン打込みとそれに
引続く熱処理により、開孔部に露出したSiO2の
表面はPSG（リンガラス）化される。そのため電
極配線とSiO2膜は直接接触せず、PSG膜がバリア
となり、例え電極配線にNa、Ｋ等の元素が含ま
れていてもSiO2内部に浸入することはなく、半
導体表面の反転を防止し、MOS型半導体装置の
信頼性を向上させることができる。
は電極配線が直接SiO2膜と接し、もし電極配線
中に、Na、Ｋが含まれていたならば、SiO2内部
に浸入して、正の電荷をもつイオン性汚染物とし
て作用し、基板表面をｎ型に反転させることがあ
つたが、第４図に示すような本発明によれば、接
続孔開孔後のリンの高濃度イオン打込みとそれに
引続く熱処理により、開孔部に露出したSiO2の
表面はPSG（リンガラス）化される。そのため電
極配線とSiO2膜は直接接触せず、PSG膜がバリア
となり、例え電極配線にNa、Ｋ等の元素が含ま
れていてもSiO2内部に浸入することはなく、半
導体表面の反転を防止し、MOS型半導体装置の
信頼性を向上させることができる。
上記実施例においては、シリコンゲート型
MOSICについて説明したが、本発明は上記実施
例に限定されるものではない。例えばMo、また
はSi−Mo−Siの３層にした場合でもよい。また
npn型バイポーラトランジスタ／ICのエミツタお
よびコレクタ電極取出にも適用可能である。
MOSICについて説明したが、本発明は上記実施
例に限定されるものではない。例えばMo、また
はSi−Mo−Siの３層にした場合でもよい。また
npn型バイポーラトランジスタ／ICのエミツタお
よびコレクタ電極取出にも適用可能である。
第１図ａ〜ｂ乃至第３図ａ〜ｂは従来方法によ
るn+層と電極配線を接続する場合に生ずる問題
点を示す図であり、ａはレイアウト平面図、ｂは
断面図、第４図ａ〜ｅは本発明の一実施例を工程
順に示す断面図である。 １……半導体基板（Ｐ型）、２，２ａ……n+
層、３……熱酸化膜、４……PSG膜、５……電極
配線、６，６ａ，６ｂ，６ｃ……接続孔、７……
ポリシリコン膜、８……イオン打込みにより形成
されたPSG膜、９……イオン打込みにより形成さ
れたn+層、１１ａ，１１ｂ，１１ｃ……ソー
ス、ドレインおよびn+層配線を形成される個
所、１２ａ，１２ｂ，１２ｃ……ソース、ドレイ
ンおよびn+層配線領域。
るn+層と電極配線を接続する場合に生ずる問題
点を示す図であり、ａはレイアウト平面図、ｂは
断面図、第４図ａ〜ｅは本発明の一実施例を工程
順に示す断面図である。 １……半導体基板（Ｐ型）、２，２ａ……n+
層、３……熱酸化膜、４……PSG膜、５……電極
配線、６，６ａ，６ｂ，６ｃ……接続孔、７……
ポリシリコン膜、８……イオン打込みにより形成
されたPSG膜、９……イオン打込みにより形成さ
れたn+層、１１ａ，１１ｂ，１１ｃ……ソー
ス、ドレインおよびn+層配線を形成される個
所、１２ａ，１２ｂ，１２ｃ……ソース、ドレイ
ンおよびn+層配線領域。
Claims (1)
- 【特許請求の範囲】 １ (1) 表面に厚い酸化膜と薄い酸化膜を有し、
前記薄い酸化膜上にゲート電極を有する第１導
電型の半導体領域を有する半導体母体を用意す
る工程 (2) 前記厚い酸化膜とゲート電極の間の前記半導
体領域に第２導電型の不純物を導入してソース
又はドレイン領域を形成する工程 (3) 前記厚い酸化膜上、ソース又はドレイン領域
上、ゲート電極上に絶縁膜を形成する工程 (4) 前記ソース又はドレイン領域上の前記絶縁膜
を選択的に除去する工程 (5) 前記絶縁膜が選択的に除去された部分から前
記ソース又はドレイン領域に第２導電型の不純
物をイオン打ち込みすると共に前記絶縁膜の選
択的な除去において露出した前記厚い酸化膜表
面にも前記第２導電型の不純物をイオン打ち込
みする工程 (6) 前記第２導電型不純物のイオン打ち込み工程
後前記半導体母体を熱処理する工程 を有することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15744478A JPS5585041A (en) | 1978-12-22 | 1978-12-22 | Semiconductor device and its preparation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15744478A JPS5585041A (en) | 1978-12-22 | 1978-12-22 | Semiconductor device and its preparation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5585041A JPS5585041A (en) | 1980-06-26 |
| JPS6138858B2 true JPS6138858B2 (ja) | 1986-09-01 |
Family
ID=15649781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15744478A Granted JPS5585041A (en) | 1978-12-22 | 1978-12-22 | Semiconductor device and its preparation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5585041A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58110037A (ja) * | 1981-12-24 | 1983-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5139869A (en) * | 1988-09-01 | 1992-08-18 | Wolfgang Euen | Thin dielectric layer on a substrate |
| US5268311A (en) * | 1988-09-01 | 1993-12-07 | International Business Machines Corporation | Method for forming a thin dielectric layer on a substrate |
| DE3852543T2 (de) * | 1988-09-01 | 1995-07-06 | Ibm | Dünne dielektrische Schicht auf einem Substrat und Verfahren zu deren Herstellung. |
| JP2690468B2 (ja) * | 1995-03-24 | 1997-12-10 | 株式会社日立製作所 | 半導体装置 |
-
1978
- 1978-12-22 JP JP15744478A patent/JPS5585041A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5585041A (en) | 1980-06-26 |
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