JPS6247122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6247122A JPS6247122A JP18700185A JP18700185A JPS6247122A JP S6247122 A JPS6247122 A JP S6247122A JP 18700185 A JP18700185 A JP 18700185A JP 18700185 A JP18700185 A JP 18700185A JP S6247122 A JPS6247122 A JP S6247122A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はセルファラインコンタクトプロセスにによる半
導体装置の製造方法に関し、特に接合の浅い半導体装置
のｌｉｇ造に適用されるものである。
導体装置の製造方法に関し、特に接合の浅い半導体装置
のｌｉｇ造に適用されるものである。
ＩＣ）の半導体装置では半導体基板にトランジスタ等の
素子を構成する不純物領域が形成されると共に、これら
素子を所定の回路に接続する配線が半導体基板表面上に
絶縁膜を介して形成され、該配線は前記絶縁膜に開孔さ
れたコンタクトホールを介して前記不純物領域にオーミ
ックコンタクトされる。このコンタクト部分には接触抵
抗を低減するために前記不純物領域と同導電型の不純物
がドープされるが、その工程にはセルファラインプロセ
スか従来採用されている。
素子を構成する不純物領域が形成されると共に、これら
素子を所定の回路に接続する配線が半導体基板表面上に
絶縁膜を介して形成され、該配線は前記絶縁膜に開孔さ
れたコンタクトホールを介して前記不純物領域にオーミ
ックコンタクトされる。このコンタクト部分には接触抵
抗を低減するために前記不純物領域と同導電型の不純物
がドープされるが、その工程にはセルファラインプロセ
スか従来採用されている。
第２図はＭＯ８型半導体装置に適用されている従来のセ
ルファラインコンタクトプロセスノ例ヲ示しており、図
中１はＰ型シリコン基板、２はソース領域またはドレイ
ン領域となるＮ十型不純物１′１１′１域（Ｓ／Ｄ拡散
層という）、３はシリコン酸化膜である。
ルファラインコンタクトプロセスノ例ヲ示しており、図
中１はＰ型シリコン基板、２はソース領域またはドレイ
ン領域となるＮ十型不純物１′１１′１域（Ｓ／Ｄ拡散
層という）、３はシリコン酸化膜である。
この方ｌノ：では、まず第２図（Ａ）に示すように、Ｒ
Ｉ Ｅ （反応性イオンエッチンク）によりＮ ＋ ４
＜２３ 、／ Ｄ拡散層２の端部とｐ ）（ｙ基板領域
にががるようにシリコン酸化膜３にコンタクトホール４
を開孔する。続いてＲＩＥによるダメージ層を除去した
後、ＣＶＤ法ニヨり燐添加５ｉ０２膜（ＰＳＧ膜）５を
堆積して熱処理を行なう。これによりＰＳＧＳｂＯ２散
源と１７、シリコン酸化膜３をマスクとして燐を熱拡散
することにより、コンタクトホール下のＮ十型不純物領
域６を形成する（第２図（Ｂ）図示）。次いで、ウェッ
トエツチングにより前記ＰＳＧ膜５を除去した後（第２
図（Ｃ）図示）、配線金属の蒸着およびパターンニング
を行なって前記不純物領域６にオーミックコンタクトシ
たアルミニウム配線７を形成する（第２図（Ｄ）図示）
。
Ｉ Ｅ （反応性イオンエッチンク）によりＮ ＋ ４
＜２３ 、／ Ｄ拡散層２の端部とｐ ）（ｙ基板領域
にががるようにシリコン酸化膜３にコンタクトホール４
を開孔する。続いてＲＩＥによるダメージ層を除去した
後、ＣＶＤ法ニヨり燐添加５ｉ０２膜（ＰＳＧ膜）５を
堆積して熱処理を行なう。これによりＰＳＧＳｂＯ２散
源と１７、シリコン酸化膜３をマスクとして燐を熱拡散
することにより、コンタクトホール下のＮ十型不純物領
域６を形成する（第２図（Ｂ）図示）。次いで、ウェッ
トエツチングにより前記ＰＳＧ膜５を除去した後（第２
図（Ｃ）図示）、配線金属の蒸着およびパターンニング
を行なって前記不純物領域６にオーミックコンタクトシ
たアルミニウム配線７を形成する（第２図（Ｄ）図示）
。
に記セルファラインコンタクトプロセスでは、オーミッ
クコンタクトを取るための不純物拡散をコンタクトホー
ルを通１．て行なうため、ＳＤＧパターンエツジとのコ
ンタク］・余１？ｉを考慮する必要かなくなり、チップ
サイズの縮小を５１れる刊点かある。例えは２ Ｉｔデ
バイスの代表とされる２５６に−ＤＲＡＭにおいて、セ
ルファラインコンタクｌ−ｌ去を採用しない場合には、
現存のアライナの合ｔ！粘度および加工精度の限界を考
慮して０６μの余裕かとられているから、上記セルファ
ライン法を採用すればこの余裕か不要になる分たけチッ
プサイズを縮小できることになる。
クコンタクトを取るための不純物拡散をコンタクトホー
ルを通１．て行なうため、ＳＤＧパターンエツジとのコ
ンタク］・余１？ｉを考慮する必要かなくなり、チップ
サイズの縮小を５１れる刊点かある。例えは２ Ｉｔデ
バイスの代表とされる２５６に−ＤＲＡＭにおいて、セ
ルファラインコンタクｌ−ｌ去を採用しない場合には、
現存のアライナの合ｔ！粘度および加工精度の限界を考
慮して０６μの余裕かとられているから、上記セルファ
ライン法を採用すればこの余裕か不要になる分たけチッ
プサイズを縮小できることになる。
なお、１−記従来のセルファラインコンタクトプロセス
において、シリコン酸化膜３の代りに低融点のＢＰＳＧ
膜を用いれば、第２図（Ｂ）の燐拡散時にコンタクト開
孔部かリフローし、後の配線電極形成時に良好なステッ
プカバレッジを得ることかできる。
において、シリコン酸化膜３の代りに低融点のＢＰＳＧ
膜を用いれば、第２図（Ｂ）の燐拡散時にコンタクト開
孔部かリフローし、後の配線電極形成時に良好なステッ
プカバレッジを得ることかできる。
１−記従来のセルファラインコンタクトθ、の適用にあ
ったっては次のような限界がある。即ち、第３図は第２
図（Ｄ）の拡大図であるが、図示のように砒素によるＳ
／Ｄ拡散層２の縦方向拡散長をＸｊｖ＋ とし、燐によ
るコンタクト拡散層６の縦方向拡散長をＸｊｖ２、横）
Ｊ−向拡散長をＸｊＬ２とすると、＋Ｆ常な接合特性を
得るには少なくとも０３μのＸＪＬ２を必要とし、また
シリコン中の拡散では一般にＸｊＬ２／Ｘｊｙ２か約０
．７になることから、必然的にＸｊｖ２も０．５μ稈度
は必要になる。この要件を満さない場合には一定電圧印
加状態でのリーク電流や耐圧の劣化を生じることが分っ
ている。従って、例えばＸｊ ｖ １＝０．３ｔｔ ｃ
７）２５０に−Ｄ ＲＡ Ｍに適用されているプロセス
では、ｘｊ Ｖ ２ ＝０．５〜ｏ、ｅ μ、Ｘｊ Ｌ
２ ＝０．３５〜］）、４μの値か得られるように、
拡散源であるＰＳＧＳｂＯ２濃度を２．５ ｘ １０２
１ ／ｃｍ３とし、９００°Ｃの窒素雰囲気中で３０分
の熱処理が採用され−Ｃいる。
ったっては次のような限界がある。即ち、第３図は第２
図（Ｄ）の拡大図であるが、図示のように砒素によるＳ
／Ｄ拡散層２の縦方向拡散長をＸｊｖ＋ とし、燐によ
るコンタクト拡散層６の縦方向拡散長をＸｊｖ２、横）
Ｊ−向拡散長をＸｊＬ２とすると、＋Ｆ常な接合特性を
得るには少なくとも０３μのＸＪＬ２を必要とし、また
シリコン中の拡散では一般にＸｊＬ２／Ｘｊｙ２か約０
．７になることから、必然的にＸｊｖ２も０．５μ稈度
は必要になる。この要件を満さない場合には一定電圧印
加状態でのリーク電流や耐圧の劣化を生じることが分っ
ている。従って、例えばＸｊ ｖ １＝０．３ｔｔ ｃ
７）２５０に−Ｄ ＲＡ Ｍに適用されているプロセス
では、ｘｊ Ｖ ２ ＝０．５〜ｏ、ｅ μ、Ｘｊ Ｌ
２ ＝０．３５〜］）、４μの値か得られるように、
拡散源であるＰＳＧＳｂＯ２濃度を２．５ ｘ １０２
１ ／ｃｍ３とし、９００°Ｃの窒素雰囲気中で３０分
の熱処理が採用され−Ｃいる。
このように従来のプロセスでは ０．３μのＸｊＬ２か
必要とされるため、これを更に微細なデバイス、特に１
．５μルール以下のデバイスに適用すると、コンタクト
拡散層６に隣接する拡散層やゲート領域との相互作用に
よるパンチスルー電流が生じたり、Ｘｊｖ２が大きくな
ることによってパンチスルー電流が増大するため、設計
１−の制限を受けるという問題があった。
必要とされるため、これを更に微細なデバイス、特に１
．５μルール以下のデバイスに適用すると、コンタクト
拡散層６に隣接する拡散層やゲート領域との相互作用に
よるパンチスルー電流が生じたり、Ｘｊｖ２が大きくな
ることによってパンチスルー電流が増大するため、設計
１−の制限を受けるという問題があった。
また、従来の方法ではＰＳＧＳｂＯ２散源として燐の固
相拡散を行なった後、このＰＳＧＳｂＯ２ェットエツチ
ングで除去するため、実質的なコンタクトホール開孔寸
法および開孔形状か変化し、バラツキを生じるため、微
細加１−には不適当である問題かあった。
相拡散を行なった後、このＰＳＧＳｂＯ２ェットエツチ
ングで除去するため、実質的なコンタクトホール開孔寸
法および開孔形状か変化し、バラツキを生じるため、微
細加１−には不適当である問題かあった。
更に、従来の方法ではＰＳＧＳｂＯ２散源とする燐の拡
散玉枠において、同時にコンタクト形状の改善（ＰＳＧ
リフロー）を行なっているから、適用対象がＮＭＯＳプ
ロセスに限られ、ＰＭＯＳプロセスやＣＭＯＳプロセス
には適用できない問題があった。
散玉枠において、同時にコンタクト形状の改善（ＰＳＧ
リフロー）を行なっているから、適用対象がＮＭＯＳプ
ロセスに限られ、ＰＭＯＳプロセスやＣＭＯＳプロセス
には適用できない問題があった。
本発明は」−記事情に鑑みてなされたもので、セルファ
ラインコンタクトプロセスにより半導体装１＾１を製造
するに際し、特に１．５μルール以下の微−６＝ 細テバイスに適用しても良好な特性か得られるとＪ（に
、コンタクトホールの形状精度を向１−することにより
電極配線の信頼性を向トでき、［１つ各種の゛１′専休
装置に対して汎用性のある製造方法を提（１１、するも
のである。
ラインコンタクトプロセスにより半導体装１＾１を製造
するに際し、特に１．５μルール以下の微−６＝ 細テバイスに適用しても良好な特性か得られるとＪ（に
、コンタクトホールの形状精度を向１−することにより
電極配線の信頼性を向トでき、［１つ各種の゛１′専休
装置に対して汎用性のある製造方法を提（１１、するも
のである。
本発明による十導体装置の製造方法は、第−導７１ｉ
１（ＩＩの十専体１．（板に第７導電型の不純物領域を
形成した後、前記基板表面を覆う絶縁膜を形成する１、
稈と、該絶縁膜に対して前記不純物領域の端部にかかる
ようにコンタクトホールを開孔する］、稈と、前記絶縁
膜をブロッキングマスクとして前記不純物領域と同導電
型の不純物をイオン注入する１′、稈と、第二の絶縁膜
を堆積して熱処理によるアニールを施し、前記イオン注
入された不純物を活性化してコンタクト拡散層を形成し
た後、反応性イオンエツチング（こより前工己コンタク
トホールの側壁にのみ前記第二の絶縁膜を残存させる上
程と、配線月料層のイ１積およびパターンニングを行な
うことにより、前記コンタクトホールを介して前記不純
物領域にコンタクトした電極配線層を形成する上程とを
具備したことを特徴とするものである。
１（ＩＩの十専体１．（板に第７導電型の不純物領域を
形成した後、前記基板表面を覆う絶縁膜を形成する１、
稈と、該絶縁膜に対して前記不純物領域の端部にかかる
ようにコンタクトホールを開孔する］、稈と、前記絶縁
膜をブロッキングマスクとして前記不純物領域と同導電
型の不純物をイオン注入する１′、稈と、第二の絶縁膜
を堆積して熱処理によるアニールを施し、前記イオン注
入された不純物を活性化してコンタクト拡散層を形成し
た後、反応性イオンエツチング（こより前工己コンタク
トホールの側壁にのみ前記第二の絶縁膜を残存させる上
程と、配線月料層のイ１積およびパターンニングを行な
うことにより、前記コンタクトホールを介して前記不純
物領域にコンタクトした電極配線層を形成する上程とを
具備したことを特徴とするものである。
−に配本発明によれば、コンタクトホールの側壁に残存
させた第二の絶縁膜により、ｉＥ常な接合特性を得るた
めに必要な前記ＸｊＬ２を実質的に紐持しつつ、コンタ
クト拡散層の拡散深さＸｊｖ２を浅くすることかできる
。
させた第二の絶縁膜により、ｉＥ常な接合特性を得るた
めに必要な前記ＸｊＬ２を実質的に紐持しつつ、コンタ
クト拡散層の拡散深さＸｊｖ２を浅くすることかできる
。
以下、第１図（Ａ）〜（Ｅ）を参照して本発明の一実施
例を説明する。
例を説明する。
（１） まず、ＡｓによるＮ中型Ｓ／Ｄ拡散層２を形
成したＰ型シリコン基板１の表面に膜厚Ｉ ＩＩの熱酸
化膜３を形成する。続いて、熱酸化膜３に対し選択的に
ＲＩＥ （反応性イオンエツチング）を施すことにより
、Ｓ／Ｄ拡散層２の端部とＰ型基板領域の一部をａむコ
ンタクトホール４を開孔する（第１図（Ａ）図示）。
成したＰ型シリコン基板１の表面に膜厚Ｉ ＩＩの熱酸
化膜３を形成する。続いて、熱酸化膜３に対し選択的に
ＲＩＥ （反応性イオンエツチング）を施すことにより
、Ｓ／Ｄ拡散層２の端部とＰ型基板領域の一部をａむコ
ンタクトホール４を開孔する（第１図（Ａ）図示）。
（２） 次に、ＲＩＥによる選択エツチングのマスク
に用いたレジストパターンを除去するために０２−アッ
シングを行ない、史にＲＩＥによるダメージ層を除ノく
するために〜２００人稈度８程ｒ ７１（板をエツチン
グする。続いて、前記熱酸化１１り３をブロッキングマ
スクとして砒素Ａｓ＋を、加速電圧４［１ｋｅＶ、
Ｆ−ズｊｆｉ２ Ｘ １０” ｃｔｎ−２の条件でイオ
ン注入し、コンタクトホール４下にＡｓイオンｌ］−入
局８を形成する（第１図（Ｂ）図示）。
に用いたレジストパターンを除去するために０２−アッ
シングを行ない、史にＲＩＥによるダメージ層を除ノく
するために〜２００人稈度８程ｒ ７１（板をエツチン
グする。続いて、前記熱酸化１１り３をブロッキングマ
スクとして砒素Ａｓ＋を、加速電圧４［１ｋｅＶ、
Ｆ−ズｊｆｉ２ Ｘ １０” ｃｔｎ−２の条件でイオ
ン注入し、コンタクトホール４下にＡｓイオンｌ］−入
局８を形成する（第１図（Ｂ）図示）。
（３）次に、常圧ＣＶＤ装置により膜厚３０００人のＣ
ＶＤ−３ｉ０２膜９を形成し、この状態でハロゲンラン
プアニール装置により１１００℃、 １０秒間の執処理
を行ない、５〜゛：にイオン注入したＡｓ＋を活性化し
てＮ＋型コンタクト拡散層１０を形成する（第１図（Ｃ
）図示）。
ＶＤ−３ｉ０２膜９を形成し、この状態でハロゲンラン
プアニール装置により１１００℃、 １０秒間の執処理
を行ない、５〜゛：にイオン注入したＡｓ＋を活性化し
てＮ＋型コンタクト拡散層１０を形成する（第１図（Ｃ
）図示）。
（４）次に、全体にＲＩＥを施して ＣＶＤ−８１０２
膜９をエッチバックすることにより、コンタクトホール
４の側壁にのみＣＶＤ−５１０２１１便９′を残でｔさ
ぜる（第１図（Ｄ）図示）。
膜９をエッチバックすることにより、コンタクトホール
４の側壁にのみＣＶＤ−５１０２１１便９′を残でｔさ
ぜる（第１図（Ｄ）図示）。
（５） 次に、十、記エッチバック時のＲＩＥによる
ダメージ層を除去するための処理を行なった後、Ａｊ？
／Ｓｉ合金層のスパッタ蒸着およびパターンニングを行
なってコンタクト配線層７を形成する（第１図（Ｅ）図
示）。
ダメージ層を除去するための処理を行なった後、Ａｊ？
／Ｓｉ合金層のスパッタ蒸着およびパターンニングを行
なってコンタクト配線層７を形成する（第１図（Ｅ）図
示）。
なお、本発明において所期の接合特性を得るためには、
第１図（Ｅ）に示した側壁５ｉ０２膜９′の横方向の長
さａと、コンタクトホールエツジから拡散層１０の横方
向の伸びＸｊＬ２との和か０．３μ以１ユとなるように
、前記イオン注入条件およびその後の熱処理条件、！ｌ
ｆ２びに ＣＶＤ−５ｉ０２膜９の膜厚を選択する必要
かある。−１−記実施例ではこれらの要素を既述の値と
することにより、ａ＝０．Ｌ８μ、Ｘｊ Ｌ ２ ＝０
．１３μ、Ｘｊｖ２−０．２μの値が得られている。
第１図（Ｅ）に示した側壁５ｉ０２膜９′の横方向の長
さａと、コンタクトホールエツジから拡散層１０の横方
向の伸びＸｊＬ２との和か０．３μ以１ユとなるように
、前記イオン注入条件およびその後の熱処理条件、！ｌ
ｆ２びに ＣＶＤ−５ｉ０２膜９の膜厚を選択する必要
かある。−１−記実施例ではこれらの要素を既述の値と
することにより、ａ＝０．Ｌ８μ、Ｘｊ Ｌ ２ ＝０
．１３μ、Ｘｊｖ２−０．２μの値が得られている。
１−記実施例の方法により、第４図に示した１０個の拡
散層および２０個のコンタクトホールをＨするコンタク
トパターンを実際に試作した。図中Ｅ−Ｅ’ に沿った
断面が第１図（Ｅ）に対応している。また、比較例とし
て第１図（Ｃ）で砒素のイオン注入層を活性化した後、
ＣＶＤ−５ｉ０２膜９をウェットエツチングで除去し、
側壁５ｉ０２膜９′を残存させなかった試料を作製した
。次いで、これらの接合特性をテストしたところ、第５
図の曲線に示すように実施例では良好な接合特性が得ら
れたのに対し、比較例では正割な接合特性を示さなかっ
た。即ち、例えばＶＲ−５■とした場合、実施例でのリ
ーク電流ＩＲは１Ｏ−１２Ａにすぎないのに対し、比較
例ではＩＲ＝１０−１０〜１Ｏ−３Ａと著しく大きな値
を小した。このことから、」−記実施例ではコンタクト
ホール側壁に５ｉ０２膜９′を残存させることは、コン
タクト拡散層１０か浅い場合にも良好ＩＳ接合特性を得
る１−で決定的に１０要であることか分る。
散層および２０個のコンタクトホールをＨするコンタク
トパターンを実際に試作した。図中Ｅ−Ｅ’ に沿った
断面が第１図（Ｅ）に対応している。また、比較例とし
て第１図（Ｃ）で砒素のイオン注入層を活性化した後、
ＣＶＤ−５ｉ０２膜９をウェットエツチングで除去し、
側壁５ｉ０２膜９′を残存させなかった試料を作製した
。次いで、これらの接合特性をテストしたところ、第５
図の曲線に示すように実施例では良好な接合特性が得ら
れたのに対し、比較例では正割な接合特性を示さなかっ
た。即ち、例えばＶＲ−５■とした場合、実施例でのリ
ーク電流ＩＲは１Ｏ−１２Ａにすぎないのに対し、比較
例ではＩＲ＝１０−１０〜１Ｏ−３Ａと著しく大きな値
を小した。このことから、」−記実施例ではコンタクト
ホール側壁に５ｉ０２膜９′を残存させることは、コン
タクト拡散層１０か浅い場合にも良好ＩＳ接合特性を得
る１−で決定的に１０要であることか分る。
なお、１．記実施例はＮ十型拡散領域に対してコンタク
ト配線を形成する場合であるが、イオン注入する不純物
を変えることによって、Ｐ十型拡散層に対してコンタク
ト配線を形成することも可能である。
ト配線を形成する場合であるが、イオン注入する不純物
を変えることによって、Ｐ十型拡散層に対してコンタク
ト配線を形成することも可能である。
１−記実施例から明らかなように、本発明によるセルフ
ァラインコンタクトプロセスは、従来のＰＳＧ膜による
コンタクト再拡散方式に比較して次の点で優イ１ている
。
ァラインコンタクトプロセスは、従来のＰＳＧ膜による
コンタクト再拡散方式に比較して次の点で優イ１ている
。
第一に、コンタク］・ホールを通してイオン１１−人で
形成される拡散層１０のプロファイルをよりｌ（＜１Ｅ
つ精密に制御して形成できる。従って、特に１．５１ｔ
ルール以ドのデバイスに適用するに際し、隣接する拡散
層やゲート領域との相１１作用を避けるため拡散深さを
浅くする場合に大きな効果を発を中することができる。
形成される拡散層１０のプロファイルをよりｌ（＜１Ｅ
つ精密に制御して形成できる。従って、特に１．５１ｔ
ルール以ドのデバイスに適用するに際し、隣接する拡散
層やゲート領域との相１１作用を避けるため拡散深さを
浅くする場合に大きな効果を発を中することができる。
第二に、従来のコンタクト再拡散方式の場合では、ＰＳ
Ｇ膜からの再拡散後にウェットエツチングにより拡散源
のＰＳＧ膜を除去するため、コンタクト開孔τＪ法およ
び開孔形状が変化したりバラツキを牛にたりするため、
微細加工のための技術としては適当でない。これに対し
、十記実施例の方法では第１図（Ｅ’）に示【７たよう
に理想的なラウンド形状のコンタクト開孔かｉすられ、
電極配線７のステップカバレッジも良好で、ｌＬつウエ
ットッチングを行なったときのような一＝Ｊ法のバラツ
キも生じない。
Ｇ膜からの再拡散後にウェットエツチングにより拡散源
のＰＳＧ膜を除去するため、コンタクト開孔τＪ法およ
び開孔形状が変化したりバラツキを牛にたりするため、
微細加工のための技術としては適当でない。これに対し
、十記実施例の方法では第１図（Ｅ’）に示【７たよう
に理想的なラウンド形状のコンタクト開孔かｉすられ、
電極配線７のステップカバレッジも良好で、ｌＬつウエ
ットッチングを行なったときのような一＝Ｊ法のバラツ
キも生じない。
第三に、従来のコンタクト再拡散方式はＮチャンネルＭ
Ｏ８にしか適用できなかったが、本発明はＰチャンネル
ＭＯ３やＣＭＯ３構造に対しても同様に適用することが
可能である。
Ｏ８にしか適用できなかったが、本発明はＰチャンネル
ＭＯ３やＣＭＯ３構造に対しても同様に適用することが
可能である。
第１図は本発明の一実施例になる゛ｌ′−導体装置の製
造１ユ程を順を追って示す断面図、第２図は従来の゛１
′専体装置の製造］−程を順を追って示す断面図であり
、第３図はその問題点を示す断面図、第４図は第１図の
実施例において試作したコンタクトパターンの平面図で
あり、第５図はその接合特性を比較例における特性と共
に示す線図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ子役Ｓ／Ｄ拡散
層、３・・・熱酸化膜、４・・・コンタクトホール、５
・・・Ｐ Ｓ Ｇ 膜、６，１０・・・コンタクト拡散
層、７・・・コンタクト電極配線層、８・・・砒素イオ
ン注入層、９・・・ＣｖＤ−８ｉＯ２膜、９′・・・側
壁に残存した５ｉ０２膜。 出願人代理人 弁理士 鈴汀武彦 第 ５ 図
造１ユ程を順を追って示す断面図、第２図は従来の゛１
′専体装置の製造］−程を順を追って示す断面図であり
、第３図はその問題点を示す断面図、第４図は第１図の
実施例において試作したコンタクトパターンの平面図で
あり、第５図はその接合特性を比較例における特性と共
に示す線図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ子役Ｓ／Ｄ拡散
層、３・・・熱酸化膜、４・・・コンタクトホール、５
・・・Ｐ Ｓ Ｇ 膜、６，１０・・・コンタクト拡散
層、７・・・コンタクト電極配線層、８・・・砒素イオ
ン注入層、９・・・ＣｖＤ−８ｉＯ２膜、９′・・・側
壁に残存した５ｉ０２膜。 出願人代理人 弁理士 鈴汀武彦 第 ５ 図
Claims (1)
- 第一導電型の半導体基板に第二導電型の不純物領域を形
成した後、前記基板表面を覆う絶縁膜を形成する工程と
、該絶縁膜に対して前記不純物領域の端部にかかるよう
にコンタクトホールを開孔する工程と、前記絶縁膜をブ
ロッキングマスクとして前記不純物領域と同導電型の不
純物をイオン注入する工程と、第二の絶縁膜を堆積して
熱処理によるアニールを施し、前記イオン注入された不
純物を活性化してコンタクト拡散層を形成した後、反応
性イオンエッチングにより前記コンタクトホールの側壁
にのみ前記第二の絶縁膜を残存させる工程と、配線材料
層の堆積およびパターンニングを行なうことにより、前
記コンタクトホールを介して前記不純物領域にコンタク
トした電極配線層を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18700185A JPS6247122A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18700185A JPS6247122A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247122A true JPS6247122A (ja) | 1987-02-28 |
Family
ID=16198468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18700185A Pending JPS6247122A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5082801A (en) * | 1989-03-10 | 1992-01-21 | Fujitsu Limited | Process for producing multilayer interconnection for semiconductor device with interlayer mechanical stress prevention and insulating layers |
| US5128278A (en) * | 1989-03-30 | 1992-07-07 | Oki Electric Industry Co., Ltd. | Method of forming a wiring pattern for a semiconductor device |
-
1985
- 1985-08-26 JP JP18700185A patent/JPS6247122A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5082801A (en) * | 1989-03-10 | 1992-01-21 | Fujitsu Limited | Process for producing multilayer interconnection for semiconductor device with interlayer mechanical stress prevention and insulating layers |
| US5128278A (en) * | 1989-03-30 | 1992-07-07 | Oki Electric Industry Co., Ltd. | Method of forming a wiring pattern for a semiconductor device |
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