JPS6226573B2 - - Google Patents
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- JPS6226573B2 JPS6226573B2 JP54133437A JP13343779A JPS6226573B2 JP S6226573 B2 JPS6226573 B2 JP S6226573B2 JP 54133437 A JP54133437 A JP 54133437A JP 13343779 A JP13343779 A JP 13343779A JP S6226573 B2 JPS6226573 B2 JP S6226573B2
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に半
導体基体にオーム性接触した高融点金属又は金属
硅化物の電極を有する半導体装置の製造方法に関
する。
導体基体にオーム性接触した高融点金属又は金属
硅化物の電極を有する半導体装置の製造方法に関
する。
従来より半導体装置の電極としてはAlや多結
晶シリコンが広く用いられている。Alは比抵抗
が小さく、シリコン基板とのコンタクトも良好で
あるため、最も多用されているが、融点が低く
（650℃）、半導体基体中に不純物を拡散する熱処
理工程に耐えられないので、MOSトランジスタ
等に広く用いられている自己整合型の拡散技術が
適用できず、高集積化の障害となつていた。一
方、多結晶シリコンは高温安定性が優れているた
め、自己整合型のMOSトランジスタの製造が容
易である。しかも多結晶シリコンは電極形成後拡
散処理によつて容易に多結晶シリコンと接する半
導体基体中に高濃度の不純物拡散層を形成できる
ため、半導体基体の拡散層に対して電極を良好な
オーム性接触で接続できる。しかしながら多結晶
シリコンは比抵抗が１×10-3と高く、例えば
MOSデイバイスの集積度の飛躍的な向上に伴な
いその高速動作化に支障をきたす欠点があつた。
晶シリコンが広く用いられている。Alは比抵抗
が小さく、シリコン基板とのコンタクトも良好で
あるため、最も多用されているが、融点が低く
（650℃）、半導体基体中に不純物を拡散する熱処
理工程に耐えられないので、MOSトランジスタ
等に広く用いられている自己整合型の拡散技術が
適用できず、高集積化の障害となつていた。一
方、多結晶シリコンは高温安定性が優れているた
め、自己整合型のMOSトランジスタの製造が容
易である。しかも多結晶シリコンは電極形成後拡
散処理によつて容易に多結晶シリコンと接する半
導体基体中に高濃度の不純物拡散層を形成できる
ため、半導体基体の拡散層に対して電極を良好な
オーム性接触で接続できる。しかしながら多結晶
シリコンは比抵抗が１×10-3と高く、例えば
MOSデイバイスの集積度の飛躍的な向上に伴な
いその高速動作化に支障をきたす欠点があつた。
このようなことから、高温安定性が良好で比抵
抗も小さいMoやＷなどの高融点金属がMoSi2、
WSi2などの金属硅化物を用いたメタルゲート技
術が提案されている。しかしながら、これら高融
点金属、金属硅化物はＰやＢなどの不純物に対し
ては拡散のマスクとなるために、半導体基体の高
濃度不純物拡散層との接触にあたつては不純物の
拡散処理後の工程でなければならない。しかも、
これらの高融点金属や金属硅化物は抵抗を下げる
ために1000℃以上の高温度で長時間アニールを行
なうことが必要である。その結果、アニール処理
前においては高融点金属硅化物や金属硅化物から
なる電極と半導体基体の拡散層とがオーム性接触
していたにもかかわらず、アニール処理によりそ
れらの間にバリヤーが生成され、オーム性接触を
阻害する欠点があつた。また、拡散層の形成後に
高温度のアニールを長時間行なうため、拡散層の
再拡散を生じ、接合深さの制御が困難となる欠点
があつた。
抗も小さいMoやＷなどの高融点金属がMoSi2、
WSi2などの金属硅化物を用いたメタルゲート技
術が提案されている。しかしながら、これら高融
点金属、金属硅化物はＰやＢなどの不純物に対し
ては拡散のマスクとなるために、半導体基体の高
濃度不純物拡散層との接触にあたつては不純物の
拡散処理後の工程でなければならない。しかも、
これらの高融点金属や金属硅化物は抵抗を下げる
ために1000℃以上の高温度で長時間アニールを行
なうことが必要である。その結果、アニール処理
前においては高融点金属硅化物や金属硅化物から
なる電極と半導体基体の拡散層とがオーム性接触
していたにもかかわらず、アニール処理によりそ
れらの間にバリヤーが生成され、オーム性接触を
阻害する欠点があつた。また、拡散層の形成後に
高温度のアニールを長時間行なうため、拡散層の
再拡散を生じ、接合深さの制御が困難となる欠点
があつた。
そこで、本発明者は上記欠点を克服すべく鋭意
研究を重ねた結果、イオン注入によると、不純物
を高融点金属や金属硅化物を透過してその下の基
体にドープできることに着目し、半導体基体上に
高融点金属又は金属硅化物の被膜を堆積し該基体
の露出部と接触させ、さらに低抵抗等の目的でア
ニーリングを施した後、不純物をイオン注入によ
りドープすることによつて、アニーリング処理で
生成した半導体基体と被膜間のバリヤー層を透過
して半導体基体中に不純物領域を形成できた。そ
の結果、高融点金属又は金属硅化物からなる電極
と不純物領域とを良好にオーム性接触できると共
に、アニーリング処理後に不純物のドープが可能
となることにより不純物領域を所定の深さに精度
よく制御でき、更に高速動作が可能な半導体装置
を製造し得る方法を見出した。
研究を重ねた結果、イオン注入によると、不純物
を高融点金属や金属硅化物を透過してその下の基
体にドープできることに着目し、半導体基体上に
高融点金属又は金属硅化物の被膜を堆積し該基体
の露出部と接触させ、さらに低抵抗等の目的でア
ニーリングを施した後、不純物をイオン注入によ
りドープすることによつて、アニーリング処理で
生成した半導体基体と被膜間のバリヤー層を透過
して半導体基体中に不純物領域を形成できた。そ
の結果、高融点金属又は金属硅化物からなる電極
と不純物領域とを良好にオーム性接触できると共
に、アニーリング処理後に不純物のドープが可能
となることにより不純物領域を所定の深さに精度
よく制御でき、更に高速動作が可能な半導体装置
を製造し得る方法を見出した。
即ち、本発明は少なくとも１つの半導体素子を
有し、半導体基体にオーム性接触した高融点金属
又は金属硅化物からなる電極を備えた半導体装置
の製造にあたり、前記半導体基体上の絶縁膜を選
択的に除去して開口部を設ける工程と、この半導
体基体の絶縁膜上に高融点金属又は金属硅化物の
被膜を堆積する工程と、この被膜を高温度でアニ
ールする工程と、前記被膜を透過して前記開口部
に位置する半導体基体部分に不純物をイオン注入
して不純物領域を形成する工程とを具備したこと
を特徴とするものである。
有し、半導体基体にオーム性接触した高融点金属
又は金属硅化物からなる電極を備えた半導体装置
の製造にあたり、前記半導体基体上の絶縁膜を選
択的に除去して開口部を設ける工程と、この半導
体基体の絶縁膜上に高融点金属又は金属硅化物の
被膜を堆積する工程と、この被膜を高温度でアニ
ールする工程と、前記被膜を透過して前記開口部
に位置する半導体基体部分に不純物をイオン注入
して不純物領域を形成する工程とを具備したこと
を特徴とするものである。
本発明で用いる高融点金属としては、例えば
Mo、Ｗ、Ta、Nb、Pt、Tiなどを、金属硅化物と
しては、例えばMo、Ｗ、Ta、Nb、Ptなどの金属
の硅化物を挙げることができる。これら高融点金
属、金属硅化物からなる被膜は電極として利用さ
れると共に、イオン注入時に不純物を透過させる
ことが必要である。しかるに、この被膜厚さを薄
くし過ぎると、抵抗の点で問題を生じ、厚くし過
ぎると、イオン注入時の透過に影響を及ぼすこと
から、通常1000〜3000Å程度の範囲にすることが
望ましい。なお、これら高融点金属又は金属硅化
物の被膜の堆積手段としては、真空蒸着法、スパ
ツタ法或いはCVD法が採用し得る。
Mo、Ｗ、Ta、Nb、Pt、Tiなどを、金属硅化物と
しては、例えばMo、Ｗ、Ta、Nb、Ptなどの金属
の硅化物を挙げることができる。これら高融点金
属、金属硅化物からなる被膜は電極として利用さ
れると共に、イオン注入時に不純物を透過させる
ことが必要である。しかるに、この被膜厚さを薄
くし過ぎると、抵抗の点で問題を生じ、厚くし過
ぎると、イオン注入時の透過に影響を及ぼすこと
から、通常1000〜3000Å程度の範囲にすることが
望ましい。なお、これら高融点金属又は金属硅化
物の被膜の堆積手段としては、真空蒸着法、スパ
ツタ法或いはCVD法が採用し得る。
本発明における半導体基体中にイオン注入する
不純物としては、燐、砒素、などのｎ型不純物、
ボロンなどのｐ型不純物を挙げることができる。
不純物としては、燐、砒素、などのｎ型不純物、
ボロンなどのｐ型不純物を挙げることができる。
次に、本発明を接合型電界効果トランジスタ
（FET）の製造に適用した例について第１図〜第
６図を参照して説明する。
（FET）の製造に適用した例について第１図〜第
６図を参照して説明する。
実施例
〔〕 まず、ｎ型シリコン基板１上にｐ型シリ
コンエピタキシヤル層２を成長させて半導体基
体３を作製し、この半導体基体３を1000℃のウ
エツト酸素雰囲気中で熱酸化処理を行ないエピ
タキシヤル層２上に厚さ約5000ÅのSiO2膜を
形成した後、素子形成領域となるSiO2膜部分
を写真蝕刻法により除去してエピタキシヤル層
２を露出させると共に、フイールド酸化膜４を
形成した。つづいて再度1000℃のドライ酸素雰
囲気中で熱酸化を行なつて露出したエピタキシ
ヤル層２に厚さ約1000Å熱酸化膜５を形成した
後、ソース、ドレイン形成予定部となる熱酸化
膜５部分を写真蝕刻法により除去して開口部
６，６を設けた（第１図図示）。
コンエピタキシヤル層２を成長させて半導体基
体３を作製し、この半導体基体３を1000℃のウ
エツト酸素雰囲気中で熱酸化処理を行ないエピ
タキシヤル層２上に厚さ約5000ÅのSiO2膜を
形成した後、素子形成領域となるSiO2膜部分
を写真蝕刻法により除去してエピタキシヤル層
２を露出させると共に、フイールド酸化膜４を
形成した。つづいて再度1000℃のドライ酸素雰
囲気中で熱酸化を行なつて露出したエピタキシ
ヤル層２に厚さ約1000Å熱酸化膜５を形成した
後、ソース、ドレイン形成予定部となる熱酸化
膜５部分を写真蝕刻法により除去して開口部
６，６を設けた（第１図図示）。
〔〕 次いで、半導体基体３全面にMoとSiの同
時蒸着を真空中で行ない厚さ1000ÅのMoSi2被
膜を堆積した後、MoSi2被膜をCF4ガスプラズ
マをエツチング手段とした写真蝕刻法によりパ
ターニングして一部がフイールド酸化膜４及び
熱酸化膜５上に延在したMoSi2からなるソース
電極７、ドレイン電極８を形成した（第２図図
示）。この後、ソース、ドレインの電極７，８
を1000℃のN2雰囲気中で30分間アニールし
た。この時、各電極７，８の比抵抗は１×10-3
Ωcmから１×10-4Ωcmまで下がつた。また、
MoSi2の電極７，８とｐ型エピタキシヤル層２
の界面にはバリヤー層（図示せず）が生成され
た。
時蒸着を真空中で行ない厚さ1000ÅのMoSi2被
膜を堆積した後、MoSi2被膜をCF4ガスプラズ
マをエツチング手段とした写真蝕刻法によりパ
ターニングして一部がフイールド酸化膜４及び
熱酸化膜５上に延在したMoSi2からなるソース
電極７、ドレイン電極８を形成した（第２図図
示）。この後、ソース、ドレインの電極７，８
を1000℃のN2雰囲気中で30分間アニールし
た。この時、各電極７，８の比抵抗は１×10-3
Ωcmから１×10-4Ωcmまで下がつた。また、
MoSi2の電極７，８とｐ型エピタキシヤル層２
の界面にはバリヤー層（図示せず）が生成され
た。
〔〕 次いで、開口部６，６上の各電極７，８
部分以外をフオトレジスト膜９で被覆した後、
フオトレジスト膜９をマスクとしてボロンイオ
ンを加速電圧150keV、ドーズ量１×1015イオ
ン／cm2の条件で注入した。この時、ボロンイオ
ンは開口部６，６上のMoSi2からなる電極７，
８を透過し、さらに各電極７，８とエピタキシ
ヤル層２間に生成されたバリヤー層を突き破つ
て注入された。その後、1000℃のN2雰囲気中
で約10分間熱処理を行なつてイオン注入層を活
性化して深さ0.2μｍのp+型不純物領域として
のソース１０、ドレイン１１を形成した（第３
図図示）。なお、活性化のための熱処理時に
は、MoSi2の電極７，８とソース、ドレイン１
０，１１間にほとんどバリヤー層は形成され
ず、電極７，８とソース１０、ドレイン１１と
が良好なオーム性接触した。
部分以外をフオトレジスト膜９で被覆した後、
フオトレジスト膜９をマスクとしてボロンイオ
ンを加速電圧150keV、ドーズ量１×1015イオ
ン／cm2の条件で注入した。この時、ボロンイオ
ンは開口部６，６上のMoSi2からなる電極７，
８を透過し、さらに各電極７，８とエピタキシ
ヤル層２間に生成されたバリヤー層を突き破つ
て注入された。その後、1000℃のN2雰囲気中
で約10分間熱処理を行なつてイオン注入層を活
性化して深さ0.2μｍのp+型不純物領域として
のソース１０、ドレイン１１を形成した（第３
図図示）。なお、活性化のための熱処理時に
は、MoSi2の電極７，８とソース、ドレイン１
０，１１間にほとんどバリヤー層は形成され
ず、電極７，８とソース１０、ドレイン１１と
が良好なオーム性接触した。
〔〕 次いで、全面に約5000ÅのCVD−SiO2膜
１２を蒸着した後、CVD−SiO2膜１２及び熱
酸化膜５の一部をNH4Fによつて開孔し、ゲー
ト領域予定部となるｐ型シリコンエピタキシヤ
ル層２部分を露出させた（第４図図示）。つづ
いてAl膜を蒸着し、パターニングしてゲート
Al電極１３を形成した後、該ゲートAl電極１
３を通してリンをエピタキシヤル層２にインプ
ラしてn+型不純物領域としてのゲート領域１
４を形成した（第５図図示）。その後、フイー
ルド酸化膜４上に延在したソース電極７上の
CVD−SiO2膜１２にコンタクトホールを開孔
し、Al取出し電極１５を形成してFETを製造
した（第６図図示）。
１２を蒸着した後、CVD−SiO2膜１２及び熱
酸化膜５の一部をNH4Fによつて開孔し、ゲー
ト領域予定部となるｐ型シリコンエピタキシヤ
ル層２部分を露出させた（第４図図示）。つづ
いてAl膜を蒸着し、パターニングしてゲート
Al電極１３を形成した後、該ゲートAl電極１
３を通してリンをエピタキシヤル層２にインプ
ラしてn+型不純物領域としてのゲート領域１
４を形成した（第５図図示）。その後、フイー
ルド酸化膜４上に延在したソース電極７上の
CVD−SiO2膜１２にコンタクトホールを開孔
し、Al取出し電極１５を形成してFETを製造
した（第６図図示）。
しかして、本発明によれば半導体基体３のｐ
型シリコンエピタキシヤル層２上にMoSi2から
なるソース、ドレインの電極７，８を形成した
後、該電極７，８を透過してボロンを該エピタ
キシヤル層２にイオン注入することにより、該
電極７，８とエピタキシヤル層２との間に生成
されたバリヤー層が破壊されるため、その後の
熱処理により形成されたソース、ドレイン１
０，１１と前記電極７，８とを良好にオーム性
接触でき、ひいては高速動作が可能なFETを
得ることができる。
型シリコンエピタキシヤル層２上にMoSi2から
なるソース、ドレインの電極７，８を形成した
後、該電極７，８を透過してボロンを該エピタ
キシヤル層２にイオン注入することにより、該
電極７，８とエピタキシヤル層２との間に生成
されたバリヤー層が破壊されるため、その後の
熱処理により形成されたソース、ドレイン１
０，１１と前記電極７，８とを良好にオーム性
接触でき、ひいては高速動作が可能なFETを
得ることができる。
なお、本発明は上記実施例の如きFETの製造
のみならずバイポーラ型トランジスタ、MOSト
ランジスタ或いはこれらのLSIの製造にも同様に
適用できるものである。
のみならずバイポーラ型トランジスタ、MOSト
ランジスタ或いはこれらのLSIの製造にも同様に
適用できるものである。
以上詳述した如く、本発明によれば高融点金属
又は金属硅化物からなる電極を半導体基体の不純
物領域と接触させて形成するに際し、イオン注入
技術を採用することによつて、上記電極と不純物
領域とを良好にオーム性接触できると共に、電極
のアニーリング処理後に不純物のドープが可能と
なることにより不純物領域を所定の深さに精度よ
く制御でき、高信頼性で高速動作に適した半導体
装置を製造し得る方法を提供できるものである。
又は金属硅化物からなる電極を半導体基体の不純
物領域と接触させて形成するに際し、イオン注入
技術を採用することによつて、上記電極と不純物
領域とを良好にオーム性接触できると共に、電極
のアニーリング処理後に不純物のドープが可能と
なることにより不純物領域を所定の深さに精度よ
く制御でき、高信頼性で高速動作に適した半導体
装置を製造し得る方法を提供できるものである。
第１図〜第６図は本発明の実施例における接合
型電界効果トランジスタの製造工程を示す断面図
である。 １…ｎ型シリコン基板、２…ｐ型シリコンエピ
タキシヤル層、３…半導体基体、５…熱酸化膜、
６…開口部、７…MoSi2からなるソース電極、８
…MoSi2からなるドレイン電極、１０…ソース、
１１…ドレイン、１２…CVD−SiO2膜、１３…
ゲートAl電極、１４…ゲート領域。
型電界効果トランジスタの製造工程を示す断面図
である。 １…ｎ型シリコン基板、２…ｐ型シリコンエピ
タキシヤル層、３…半導体基体、５…熱酸化膜、
６…開口部、７…MoSi2からなるソース電極、８
…MoSi2からなるドレイン電極、１０…ソース、
１１…ドレイン、１２…CVD−SiO2膜、１３…
ゲートAl電極、１４…ゲート領域。
Claims (1)
- １ 少なくとも１つの半導体素子を有し、半導体
基体にオーム性接触した高融点金属又は金属硅化
物からなる電極を備えた半導体装置の製造にあた
り、前記半導体基体上の絶縁膜を選択的に除去し
て開口部を設ける工程と、この半導体基体の絶縁
膜上に高融点金属又は金属硅化物の被膜を堆積す
る工程と、この被膜を高温度でアニールする工程
と、前記被膜を透過して前記開口部に位置する半
導体基体部分に不純物をイオン注入して不純物領
域を形成する工程とを具備したことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13343779A JPS5658229A (en) | 1979-10-16 | 1979-10-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13343779A JPS5658229A (en) | 1979-10-16 | 1979-10-16 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658229A JPS5658229A (en) | 1981-05-21 |
| JPS6226573B2 true JPS6226573B2 (ja) | 1987-06-09 |
Family
ID=15104744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13343779A Granted JPS5658229A (en) | 1979-10-16 | 1979-10-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5658229A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832415A (ja) * | 1981-08-20 | 1983-02-25 | Sanyo Electric Co Ltd | コンタクト抵抗低減方法 |
| JPS5861669A (ja) * | 1981-10-09 | 1983-04-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58188157A (ja) * | 1982-04-28 | 1983-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0658899B2 (ja) * | 1982-07-29 | 1994-08-03 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS5954267A (ja) * | 1982-09-21 | 1984-03-29 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH0748493B2 (ja) * | 1987-06-22 | 1995-05-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2002360340A (ja) * | 2001-06-08 | 2002-12-17 | Azuma Industrial Co Ltd | 目地用清掃ブラシ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258463A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Production of semiconductor device |
-
1979
- 1979-10-16 JP JP13343779A patent/JPS5658229A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258463A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5658229A (en) | 1981-05-21 |
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