JPS61168266A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS61168266A JPS61168266A JP873485A JP873485A JPS61168266A JP S61168266 A JPS61168266 A JP S61168266A JP 873485 A JP873485 A JP 873485A JP 873485 A JP873485 A JP 873485A JP S61168266 A JPS61168266 A JP S61168266A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＩＳ型半導体装置の製造方法に関し、詳し
くはゲート電極やソース、ドレイン領域の形成工程を改
良したＭＩＳ型半導体装置の製造方法に係わる。
くはゲート電極やソース、ドレイン領域の形成工程を改
良したＭＩＳ型半導体装置の製造方法に係わる。
従来、ＭＩＳ型半導体装置、例えばｎチャンネルＭＯＳ
トランジスタは以下に説明する第３図（ａ）〜（Ｃ）の
方法により製造されている。
トランジスタは以下に説明する第３図（ａ）〜（Ｃ）の
方法により製造されている。
まず、（１００）の面方位を有するｐ型シリコン基板１
表面にｐ−型のフィールド反転防止層２及び該反転層２
上にフィールド酸化膜３を形成する（第３図（ａ）図示
）。
表面にｐ−型のフィールド反転防止層２及び該反転層２
上にフィールド酸化膜３を形成する（第３図（ａ）図示
）。
次いで、熱酸化処理を施してフィールド酸化膜３で分離
された島状の基板１領域（素子領域）表面に１００〜５
００人のゲート酸化膜４を形成する。つづいて、全面に
多結晶シリコン膜を堆積し、該多結晶シリコン膜にＰＯ
Ｃｎｓの雰囲気中でリン拡散等を施して低抵抗のｎ型多
結晶シリコン膜とした後、該多結晶シリコン膜をフォト
エツチング技術によりパターニングしてゲート電極５を
形成する。ひきつづき、前記フィールド酸化膜３及びゲ
ート電極５をマスクとしてｎ型不純物、例えば砒素を基
板１にイオン注入し、活性化してｎ１型のソース、ドレ
イン領域６．７を形成する（同図（ｂ）図示）。この後
、全面にＣＶＤ−８ｉ０２膜８を堆積し、フォトエツチ
ング技術によりソース、ドレイン領域６．７の一部に対
応するＣＶＤ−８ｔ０２膜８にコンタクトホール９を開
孔した後、全面にＡｆｆｉ膜の蒸着、パターニングによ
り前記ソース、ドレイン領域６．７とコンタクトホール
９を通して接続されたＡΩ配線１０．１１を形成してｎ
チャンネルＭＯＳトランジスタを製造する（同図（ｃ）
図示）。
された島状の基板１領域（素子領域）表面に１００〜５
００人のゲート酸化膜４を形成する。つづいて、全面に
多結晶シリコン膜を堆積し、該多結晶シリコン膜にＰＯ
Ｃｎｓの雰囲気中でリン拡散等を施して低抵抗のｎ型多
結晶シリコン膜とした後、該多結晶シリコン膜をフォト
エツチング技術によりパターニングしてゲート電極５を
形成する。ひきつづき、前記フィールド酸化膜３及びゲ
ート電極５をマスクとしてｎ型不純物、例えば砒素を基
板１にイオン注入し、活性化してｎ１型のソース、ドレ
イン領域６．７を形成する（同図（ｂ）図示）。この後
、全面にＣＶＤ−８ｉ０２膜８を堆積し、フォトエツチ
ング技術によりソース、ドレイン領域６．７の一部に対
応するＣＶＤ−８ｔ０２膜８にコンタクトホール９を開
孔した後、全面にＡｆｆｉ膜の蒸着、パターニングによ
り前記ソース、ドレイン領域６．７とコンタクトホール
９を通して接続されたＡΩ配線１０．１１を形成してｎ
チャンネルＭＯＳトランジスタを製造する（同図（ｃ）
図示）。
ところで、上述したＭＯＳトランジスタの製造において
、ゲート電極５の電極材料としてはゲート電極５をマス
クとして自己整合的にソース、ドレイン領域６．７を形
成できると共に、高温の熱処理に耐え得る多結晶シリコ
ンが使用されている。
、ゲート電極５の電極材料としてはゲート電極５をマス
クとして自己整合的にソース、ドレイン領域６．７を形
成できると共に、高温の熱処理に耐え得る多結晶シリコ
ンが使用されている。
しかしながら、多結晶シリコンは高濃度の不純物をドー
プしても比抵抗が１０°３Ω・ｃｒｎ程度しか下がらず
、微細な素子では高速化が阻害される。また、素子の集
積度が上がるに伴ってソース、ドレイン領域の接合深さ
が浅くなり、この浅い接合によりソース、ドレイン領域
の抵抗が高くなる。その結果、トランジスタの寄生抵抗
が増大し、トランジスタ特性に悪影響を与えるという問
題がある。
プしても比抵抗が１０°３Ω・ｃｒｎ程度しか下がらず
、微細な素子では高速化が阻害される。また、素子の集
積度が上がるに伴ってソース、ドレイン領域の接合深さ
が浅くなり、この浅い接合によりソース、ドレイン領域
の抵抗が高くなる。その結果、トランジスタの寄生抵抗
が増大し、トランジスタ特性に悪影響を与えるという問
題がある。
このようなことから、多結晶シリコンの代わりに金属珪
化物を使用するか、又は多結晶シリコン上に形成された
金属珪化物が使用されている。また、ソース、ドレイン
領域上に金属珪化物を形成することも行われている。金
属珪化物としては、Ｔ ｉ 、Ｍｏ、Ｗ、Ｔａ、Ｐｔ等
が使用されおり、特にＴ１の珪化物は低抵抗であるため
有用である。
化物を使用するか、又は多結晶シリコン上に形成された
金属珪化物が使用されている。また、ソース、ドレイン
領域上に金属珪化物を形成することも行われている。金
属珪化物としては、Ｔ ｉ 、Ｍｏ、Ｗ、Ｔａ、Ｐｔ等
が使用されおり、特にＴ１の珪化物は低抵抗であるため
有用である。
ゲート電極、ソース、トレイン領域上への金属珪化物の
形成方法としては、特開昭５７−９９７７５号公報に開
示されているように多結晶シリコンからなるゲート電極
、ソース、ドレイン領域を露出させ、その他の部分を５
１０２等の絶縁膜で覆い、半導体基板全面に金属を堆積
した後、所定の温度で熱処理を行ない、ゲート電極及び
ソース、トレイン領域上のみで金属珪化物形成反応を起
こさせ、しかる後未反応の金属を選択的にエツング除去
することにより、ゲート電極及びソース、ドレイン領域
上に金属珪化物を形成する。しかしながら、かかる方法
を金属としてＴｉを使用した場合、次のような問題が生
じる。
形成方法としては、特開昭５７−９９７７５号公報に開
示されているように多結晶シリコンからなるゲート電極
、ソース、ドレイン領域を露出させ、その他の部分を５
１０２等の絶縁膜で覆い、半導体基板全面に金属を堆積
した後、所定の温度で熱処理を行ない、ゲート電極及び
ソース、トレイン領域上のみで金属珪化物形成反応を起
こさせ、しかる後未反応の金属を選択的にエツング除去
することにより、ゲート電極及びソース、ドレイン領域
上に金属珪化物を形成する。しかしながら、かかる方法
を金属としてＴｉを使用した場合、次のような問題が生
じる。
通常、金属珪化物を形成する方法としては、生産性を考
慮して不活性ガス中での熱処理が採用される。７ｉはガ
ス精製装置のゲッタ材として使用されていることからも
わかるよう反応性が高い物質であるため、酸素と反応し
て容易に酸化物を形成する。従って、第４図に示すよう
な通常の拡散炉を用いてＴ１膜を堆積した半導体基板の
熱処理を行なうと、拡散炉中にリークされた酸素によっ
てＴ１膜が酸化物となり、Ｔｉ珪化物を制御性よ（形成
することが困難であった。その結果、形成されたＴｉ珪
化物層の面抵抗も数Ω／口がら数にΩ／口とばらつき、
ＬＳＩを高歩留りで製造できないという問題があった。
慮して不活性ガス中での熱処理が採用される。７ｉはガ
ス精製装置のゲッタ材として使用されていることからも
わかるよう反応性が高い物質であるため、酸素と反応し
て容易に酸化物を形成する。従って、第４図に示すよう
な通常の拡散炉を用いてＴ１膜を堆積した半導体基板の
熱処理を行なうと、拡散炉中にリークされた酸素によっ
てＴ１膜が酸化物となり、Ｔｉ珪化物を制御性よ（形成
することが困難であった。その結果、形成されたＴｉ珪
化物層の面抵抗も数Ω／口がら数にΩ／口とばらつき、
ＬＳＩを高歩留りで製造できないという問題があった。
本発明は、熱処理雰囲気中に酸素が存在していても簡単
な工程によりゲート電極上等に金属珪化物層を制御性よ
く形成し得るＭＩＳ型半導体装置の方法を提供しようと
するものである。
な工程によりゲート電極上等に金属珪化物層を制御性よ
く形成し得るＭＩＳ型半導体装置の方法を提供しようと
するものである。
本発明は、第１導電型の半導体層の表面に互いに電気的
に分離して設けられた第２導電型のソース、ドレイン領
域と、これら領域間のチャンネル領域を少なくとも含む
前記半導体層表面にゲート絶縁膜を介して設けられた多
結晶シリコンからなるゲート電極と、該電極を含む全面
に堆積された層間絶縁膜とを有する構造のＭＩＳ型半導
体装置の製造において、前記ソース、ドレイン領域及び
ゲート電極並びに前記層間絶縁膜上に形成された多結晶
シリコンからなる配線のうちから選ばれる少なくとも１
つの表面に高融点金属膜を堆積する工程と、該金属膜上
に珪素酸化物膜又は珪素窒化物膜を堆積する工程と、前
記半導体層を熱処理する工程とを具備したことを特徴と
するものである。
に分離して設けられた第２導電型のソース、ドレイン領
域と、これら領域間のチャンネル領域を少なくとも含む
前記半導体層表面にゲート絶縁膜を介して設けられた多
結晶シリコンからなるゲート電極と、該電極を含む全面
に堆積された層間絶縁膜とを有する構造のＭＩＳ型半導
体装置の製造において、前記ソース、ドレイン領域及び
ゲート電極並びに前記層間絶縁膜上に形成された多結晶
シリコンからなる配線のうちから選ばれる少なくとも１
つの表面に高融点金属膜を堆積する工程と、該金属膜上
に珪素酸化物膜又は珪素窒化物膜を堆積する工程と、前
記半導体層を熱処理する工程とを具備したことを特徴と
するものである。
かかる本発明によれば、高融点金属の堆積後、保護膜と
して作用する珪素酸化物又は珪素窒化物を堆積し、熱処
理を施すことによって、高融点金属膜が酸化されること
なく、高融点金属珪化物形成反応を行なうことができる
ため、膜厚が一定し、抵抗値のばらつきのない高融点金
属珪化物を制御性よく形成できると共に、高融点金属珪
化物の形成後においての珪素酸化物等の除去も容易にで
きる。
して作用する珪素酸化物又は珪素窒化物を堆積し、熱処
理を施すことによって、高融点金属膜が酸化されること
なく、高融点金属珪化物形成反応を行なうことができる
ため、膜厚が一定し、抵抗値のばらつきのない高融点金
属珪化物を制御性よく形成できると共に、高融点金属珪
化物の形成後においての珪素酸化物等の除去も容易にで
きる。
上記第１導電型の半導体層とは、第１導電型の半導体基
板、又は半導体基板上に形成された第１導電型の半導体
層を意味するものである。
板、又は半導体基板上に形成された第１導電型の半導体
層を意味するものである。
上記高融点金属としては、例えばＴｉ、ＭＯｌＷ、Ｔａ
、Ｎｔ）、Ｐｔ等を挙げることができる。
、Ｎｔ）、Ｐｔ等を挙げることができる。
以下、本発明をｎチャンネルＭＯＳトランジスタの製造
に適用した例について第１図（（ａ）〜（ｅ）を参照し
て説明する。
に適用した例について第１図（（ａ）〜（ｅ）を参照し
て説明する。
まず、（１００）の面方位を有するｐ型シリコン基板２
１表面にｐ−型のフィールド反転防止層２２及び該反転
層２２上にフィールド酸化膜２３を形成した（第１図（
ａ）図示）。つづいて、熱酸化処理を施してフィールド
酸化膜２３で分離された島状の基板２１領域（素子領域
）表面に１００〜５００人の熱酸化膜２４を形成した。
１表面にｐ−型のフィールド反転防止層２２及び該反転
層２２上にフィールド酸化膜２３を形成した（第１図（
ａ）図示）。つづいて、熱酸化処理を施してフィールド
酸化膜２３で分離された島状の基板２１領域（素子領域
）表面に１００〜５００人の熱酸化膜２４を形成した。
ひきつづき、全面に多結晶シリコン膜を堆積し、該多結
晶シリコン膜にＰＯＣｊ２３の雰囲気中でリン拡散等を
施して低抵抗のｎ型多結晶シリコン膜とした後、該多結
晶シリコン膜をフォトエツチング技術 １によ
りパターニングしてゲート電極２５を形成した。しかる
後、前記フィールド酸化膜２３及びゲート電極２５をマ
スクとしてｎ型不純物、例えば砒素を基板２１にイオン
注入し、活性化してｎ＋型のソース、ドレイン領域２６
．２７を形成した（同図（ｂ）図示）。
晶シリコン膜にＰＯＣｊ２３の雰囲気中でリン拡散等を
施して低抵抗のｎ型多結晶シリコン膜とした後、該多結
晶シリコン膜をフォトエツチング技術 １によ
りパターニングしてゲート電極２５を形成した。しかる
後、前記フィールド酸化膜２３及びゲート電極２５をマ
スクとしてｎ型不純物、例えば砒素を基板２１にイオン
注入し、活性化してｎ＋型のソース、ドレイン領域２６
．２７を形成した（同図（ｂ）図示）。
次いで、全面にＣＶＤ法により５ｉ０２膜を堆積し、反
応性イオンエツチング法によってＳｉＯ２膜の膜厚程度
の全面エツングしてゲート電極２５側面にＳｉＯ２の壁
体２８を残存させた後、熱酸化膜２４を選択的にエツチ
ングしてゲート酸化膜２９を形成すると共に、ソース、
ドレイン領域２６．２７を露出させた （同図（Ｃ）図
示）。つづいて、全面にスパッタリング法により厚さ５
００〜６００人のＴｉ（チタン）膜３０を堆積した後、
基板２１を３００℃程度に加熱しながら、全面にプラズ
マＣＶＤ法によりＳ ｉ ０２膜３１を堆積した（同図
（ｄ）図示）。
応性イオンエツチング法によってＳｉＯ２膜の膜厚程度
の全面エツングしてゲート電極２５側面にＳｉＯ２の壁
体２８を残存させた後、熱酸化膜２４を選択的にエツチ
ングしてゲート酸化膜２９を形成すると共に、ソース、
ドレイン領域２６．２７を露出させた （同図（Ｃ）図
示）。つづいて、全面にスパッタリング法により厚さ５
００〜６００人のＴｉ（チタン）膜３０を堆積した後、
基板２１を３００℃程度に加熱しながら、全面にプラズ
マＣＶＤ法によりＳ ｉ ０２膜３１を堆積した（同図
（ｄ）図示）。
次いで、通常の拡散炉を用いて窒素雰囲気下で８００℃
、３０分間の熱処理を行なった。この時、チタン膜３０
とゲート電極２５の多結晶シリコン及びソース、ドレイ
ン領域２６．２７のシリコンとが反応してチタン珪化物
層３２１〜３２３が形成された。つづいて、アンモニア
、過酸化水素水及び水との混合液により未反応のチタン
膜３０を除去し、全面に層間絶縁膜としてのＣＶＤ−８
ｉＯ２膜３３を堆積した。ひきつづき、フォトエツチン
グ技術によりソース、ドレイン領域２６．２７の一部に
対応するＣＶＤ−８ｉ０２膜３４にコンタクトホール３
４を開孔した後、全面にＡ多膜の蒸着、パターニングに
より前記ソース、ドレイン領域２６．２７とコンタクト
ホール３４を通して接続されたＡβ配線３５．３６を形
成してｎチャンネルＭＯＳトランジスタを製造する（同
図（ｅ）図示）。
、３０分間の熱処理を行なった。この時、チタン膜３０
とゲート電極２５の多結晶シリコン及びソース、ドレイ
ン領域２６．２７のシリコンとが反応してチタン珪化物
層３２１〜３２３が形成された。つづいて、アンモニア
、過酸化水素水及び水との混合液により未反応のチタン
膜３０を除去し、全面に層間絶縁膜としてのＣＶＤ−８
ｉＯ２膜３３を堆積した。ひきつづき、フォトエツチン
グ技術によりソース、ドレイン領域２６．２７の一部に
対応するＣＶＤ−８ｉ０２膜３４にコンタクトホール３
４を開孔した後、全面にＡ多膜の蒸着、パターニングに
より前記ソース、ドレイン領域２６．２７とコンタクト
ホール３４を通して接続されたＡβ配線３５．３６を形
成してｎチャンネルＭＯＳトランジスタを製造する（同
図（ｅ）図示）。
しかして、本実施例のＭＯＳ ｔ−ランジスタにおける
ゲート電極２５及びソース、ドレイン領域２６．２７上
に形成されたチタン珪化物層３２１〜３２３の面抵抗を
測定したところ、約１Ω／口であった。このため、厚さ
４０００人の多結晶シリコンのゲート電極等の面抵抗が
〜２０Ω／口であることから、−桁以上の面抵抗を下げ
ることができ、トランジスタの高速化を達成することが
できた。
ゲート電極２５及びソース、ドレイン領域２６．２７上
に形成されたチタン珪化物層３２１〜３２３の面抵抗を
測定したところ、約１Ω／口であった。このため、厚さ
４０００人の多結晶シリコンのゲート電極等の面抵抗が
〜２０Ω／口であることから、−桁以上の面抵抗を下げ
ることができ、トランジスタの高速化を達成することが
できた。
また、ＳｉＯ２膜の保護膜を堆積した場合と、堆積しな
い場合でのチタン膜の熱処理により形成されたチタン珪
化物層の面抵抗の変化を調べたところ、第２図に示す特
性を得た。なお、第２図中のＡはＳｉｏ２膜の保護膜を
堆積した場合のチタン珪化物層の抵抗変化特性線を、Ｂ
は保護膜を堆積しない場合のチタン珪化物層の抵抗変化
特性線を、夫々示す。この第２図より明かなように保護
膜を堆積した状態で熱処理を行なうことによって、チタ
ン珪化物層の面抵抗のばらつきを著しく抑制できる。
い場合でのチタン膜の熱処理により形成されたチタン珪
化物層の面抵抗の変化を調べたところ、第２図に示す特
性を得た。なお、第２図中のＡはＳｉｏ２膜の保護膜を
堆積した場合のチタン珪化物層の抵抗変化特性線を、Ｂ
は保護膜を堆積しない場合のチタン珪化物層の抵抗変化
特性線を、夫々示す。この第２図より明かなように保護
膜を堆積した状態で熱処理を行なうことによって、チタ
ン珪化物層の面抵抗のばらつきを著しく抑制できる。
なお、上記実施例では高融点金属膜上に珪素酸化物膜で
あるＳｉＯ２膜を堆積して熱処理を行なったが、ＳｉＯ
２膜に代えて珪素窒化物膜（ＳｉＮ）を高融点金属膜上
に堆積して熱処理を施しても、実施例と同様な効果を達
成できる。
あるＳｉＯ２膜を堆積して熱処理を行なったが、ＳｉＯ
２膜に代えて珪素窒化物膜（ＳｉＮ）を高融点金属膜上
に堆積して熱処理を施しても、実施例と同様な効果を達
成できる。
上記実施例では、ゲート電極及びソース、ドレイン領域
への高融点金属珪化物層の形成について説明したが、ゲ
ート電極やソース、トレイン領域のみへの高融点金属珪
化物層の形成、又は層間絶縁膜上の多結晶シリコンから
なる配線への高融点金属珪化物層の形成等にも同様に適
用できる。
への高融点金属珪化物層の形成について説明したが、ゲ
ート電極やソース、トレイン領域のみへの高融点金属珪
化物層の形成、又は層間絶縁膜上の多結晶シリコンから
なる配線への高融点金属珪化物層の形成等にも同様に適
用できる。
上記実施例では、ｎチャンネルＭＯ８Ｉ−ランジスタの
製造を例にして説明したが、ｐチャンネルＭＯ８ｔ−ラ
ンジスタやＣＭＯＳトランジスタ、その他二重ゲート電
極構造を有するメモリ等の製造にも同様に適用できる。
製造を例にして説明したが、ｐチャンネルＭＯ８ｔ−ラ
ンジスタやＣＭＯＳトランジスタ、その他二重ゲート電
極構造を有するメモリ等の製造にも同様に適用できる。
以上詳述した如く、本発明によれば熱処理雰囲気中に酸
素が存在していても簡単な工程によりゲート電極上等に
金属珪化物層を制御性よく形成でき、ひいては高速動作
が可能なＭＩＳ型半導体装置を高歩留りで製造し得る方
法を提供できる。
素が存在していても簡単な工程によりゲート電極上等に
金属珪化物層を制御性よく形成でき、ひいては高速動作
が可能なＭＩＳ型半導体装置を高歩留りで製造し得る方
法を提供できる。
第１図（ａ）〜（ｅ）は本発明の実施例におけるｎチャ
ンネルＭ ＯＳ ｌ−ランジスタの製造工程を示す断面
図、第２図はＳ ｉ ０２膜の保護膜を堆積６場合と、
堆積しない場合でのチタン膜の熱処理により形成された
チタン珪化物層の面抵抗の変化を示す特性図、第３図（
ａ）〜（Ｃ）は従来方法によるｎチャンネルＭＯＳトラ
ンジスタの製造工程を示す断面図、第４図は通常の熱処
理炉を示す概略図である。 ２１・・・ｐ型シリコン基板、２３・・・フィールド酸
化膜、２５・・・多結晶シリコンからなるゲート電極、
２６・・・ｎ＋＋ソース領域、２７・・・ｎ＋型トドレ
イン領域２８・・・５ｉ０２の壁体、２９・・・ゲート
酸化膜、３０・・・Ｔｉ（チタン）膜、３１・・・Ｓｉ
Ｏ２膜、３２１〜３２３・・・チタン珪化物層、３５．
３６・・・Ａ多配線。 出願人代理人 弁理士 鈴江武彦 ヘ Φ 鯉 恍 − ｐ □ Ｈ （口／へｒ）’；ｙｒ 批 く−ζ 軒
ンネルＭ ＯＳ ｌ−ランジスタの製造工程を示す断面
図、第２図はＳ ｉ ０２膜の保護膜を堆積６場合と、
堆積しない場合でのチタン膜の熱処理により形成された
チタン珪化物層の面抵抗の変化を示す特性図、第３図（
ａ）〜（Ｃ）は従来方法によるｎチャンネルＭＯＳトラ
ンジスタの製造工程を示す断面図、第４図は通常の熱処
理炉を示す概略図である。 ２１・・・ｐ型シリコン基板、２３・・・フィールド酸
化膜、２５・・・多結晶シリコンからなるゲート電極、
２６・・・ｎ＋＋ソース領域、２７・・・ｎ＋型トドレ
イン領域２８・・・５ｉ０２の壁体、２９・・・ゲート
酸化膜、３０・・・Ｔｉ（チタン）膜、３１・・・Ｓｉ
Ｏ２膜、３２１〜３２３・・・チタン珪化物層、３５．
３６・・・Ａ多配線。 出願人代理人 弁理士 鈴江武彦 ヘ Φ 鯉 恍 − ｐ □ Ｈ （口／へｒ）’；ｙｒ 批 く−ζ 軒
Claims (4)
- （１）第１導電型の半導体層の表面に互いに電気的に分
離して設けられた第２導電型のソース、ドレイン領域と
、これら領域間のチャンネル領域を少なくとも含む前記
半導体層表面にゲート絶縁膜を介して設けられた多結晶
シリコンからなるゲート電極と、該電極を含む全面に堆
積された層間絶縁膜とを有する構造のＭＩＳ型半導体装
置の製造において、前記ソース、ドレイン領域及びゲー
ト電極並びに前記層間絶縁膜上に形成された多結晶シリ
コンからなる配線のうちから選ばれる少なくとも１つの
表面に高融点金属膜を堆積する工程と、該金属膜上に珪
素酸化物膜又は珪素窒化物膜を堆積する工程と、前記半
導体層を熱処理する工程とを具備したことを特徴とする
ＭＩＳ型半導体装置の製造方法。 - （２）第１導電型の半導体層が第１導電型の半導体基板
であることを特徴とする特許請求の範囲第１項記載のＭ
ＩＳ型半導体装置の製造方法。 - （３）第１導電型の半導体層が半導体基板上に形成され
たものであることを特徴とする特許請求の範囲第１項記
載のＭＩＳ型半導体装置の製造方法。 - （４）高融点金属がＴｉ、Ｍｏ、Ｗ、Ｔａ、Ｎｂ、Ｐｔ
のいずれかであることを特徴とする特許請求の範囲第１
項記載のＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP873485A JPS61168266A (ja) | 1985-01-21 | 1985-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP873485A JPS61168266A (ja) | 1985-01-21 | 1985-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168266A true JPS61168266A (ja) | 1986-07-29 |
| JPH053750B2 JPH053750B2 (ja) | 1993-01-18 |
Family
ID=11701179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP873485A Granted JPS61168266A (ja) | 1985-01-21 | 1985-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168266A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393110A (ja) * | 1986-03-07 | 1988-04-23 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置の製造方法 |
| JPH01298765A (ja) * | 1988-05-27 | 1989-12-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2014220497A (ja) * | 2013-05-01 | 2014-11-20 | ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ | 改良された金属接触を有する太陽電池バイパスダイオード |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207623A (ja) * | 1983-05-05 | 1984-11-24 | スタンダ−ド・テレフオンズ・アンド・ケ−ブルス・パブリツク・リミテツドカンパニ− | 半導体装置の製造方法 |
-
1985
- 1985-01-21 JP JP873485A patent/JPS61168266A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207623A (ja) * | 1983-05-05 | 1984-11-24 | スタンダ−ド・テレフオンズ・アンド・ケ−ブルス・パブリツク・リミテツドカンパニ− | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393110A (ja) * | 1986-03-07 | 1988-04-23 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置の製造方法 |
| JPH01298765A (ja) * | 1988-05-27 | 1989-12-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2014220497A (ja) * | 2013-05-01 | 2014-11-20 | ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ | 改良された金属接触を有する太陽電池バイパスダイオード |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053750B2 (ja) | 1993-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |