JPH02260630A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、シリサ
イド技術を用いた半導体装置の製造方法に関するもので
ある。

〔発明の概要〕

本発明は、半導体装置の製造方法において、シリコン上
に膜厚が５０〜３００人のシリコン化合物膜を形成し、
上記シリコン化合物腰上に金属膜を形成し、次いで上記
シリコンのシリサイド化を行うことによって、シリコン
上に金属シリサイド膜を選択性良く形成することができ
るようにしたものである。

〔従来の技術〕

サリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ　５ｉｌｉｃｉ
ｄｅ、　　ＳＡＬ　ＩＣＩＤＥ）技術は、拡散層やゲー
ト電極の上に金属シリサイド膜を自己整合的に形成して
これらの拡散層やゲート電極のシート抵抗を低減する技
術である。

第５図Ａ〜第５図Ｃは、従来のサリサイド技術を用いた
ＭＯ３ＬＳＩの製造方法を示す。この従来の製造方法に
よれば、第５図Ａに示すように、まず例えばｐ−型のシ
リコン（Ｓｉ）基板１０１の表面に二酸化シリコン（Ｓ
ｉＯ２）膜のようなフィールド絶縁膜１０２を選択的に
形成して素子間分離を行った後、このフィールド絶縁膜
１０２で囲まれた活性領域の表面に例えば熱酸化により
ＳｉＯ□膜のようなゲート絶縁膜１０３を形成する。次
に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜を形成し
、この多結晶Ｓｉ膜に例えばリン（Ｐ）のような不純物
をドープして低抵抗化した後、この多結晶Ｓｉ膜及びゲ
ート絶縁膜３をエツチングにより所定形状にパターンニ
ングする。これによって、ゲート絶縁膜１０３上にゲー
ト電極１０４が形成される。

この後、このゲート電極１０４をマスクとしてＳｉ基板
１０１中に例えばＰのようなｎ型不純物を低濃度にイオ
ン注入する。次に、例えばＣＶＤ法により全面にＳｉ０
ｇ膜を形成した後、反応性イオンエツチング（ＲＩＥ）
法によりこのＳｉ０ｇ膜を基板表面と垂直方向に異方性
エツチングして、ゲート電極１０４の側壁にＳｉｎ、か
ら成るサイドウオールスペーサ１０５を形成する。次に
、このサイドウオールスペーサ１０５をマスクとしてＳ
ｉ基板１０１中に例えばヒ素（Ａｓ）のようなｎ型不純
物を高濃度にイオン注入する。この後、注入不純物の電
気的活性化のための熱処理を行う、これによって、例え
ばｎ４型のソース領域１０６及びドレイン領域１０７が
ゲート電極１０４に対して自己整合的に形成される。こ
れらのゲート電極１０４、ソース領域１０６及びドレイ
ン領域１０７によりｎチャネルＭＯ３ＦＥＴが構成され
る。この場合、これらのソース領域１０６及びドレイン
領域１０７はサイトゲオールスペーサ１０５の下方の部
分にｎ−型の低不純物濃度部１０６ａ、１０７ａを有し
ており、従ってこのｎチャネルＭＯ３ＦＥＴはこの低不
純物濃度部１０７ａによりドレイン領域１０７の近傍の
電界を緩和した、いわゆるＬＤＤ　（Ｌｉｇｈｔｌｙ　
Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有する。この後、例え
ばスパッタ法により全面にチタン（Ｔｉ　）膜１０８を
形成する。

次に、例えばアルゴン（Ａｒ）雰囲気中において６００
°Ｃ程度の温度で熱処理を行うことにより、ＴＩ膜１０
８とこのＴｉ膜１０８が直接接触しているゲート電極１
０４、ソース領域１０６及びドレイン領域１０７とを反
応させる。これによって、これらのゲート電極１０４、
ソース領域１０６及びドレイン領域１０７の表面がシリ
サイド化され、第５図Ｂに示すように、これらのゲート
電極１０４、ソース領域１０６及びドレイン領域１０７
の表面にそれぞれチタンシリサイド（ＴｉＳｉ）膜１０
９ａ、１０９ｂ、１０９ｃが形成される。

この後、未反応のＴｉ膜１０８をエツチング除去して第
５図Ｃに示す状態とする。

このようにして製造されるＭＯ３ＬＳＩにおいては、Ｔ
ｉＳｉ膜１０９ａ、１０９ｂ、１０９ｃによりゲート電
極４、ソース領域６及びドレイン領域７のシート抵抗が
低減される。

なお、拡散層上にシリサイド層を形成する技術としては
、例えば特開昭６３−８４０６４号公報に開示されたも
のがある。

〔発明が解決しようとする課題〕

しかし、本発明者の知見によれば、上述の従来のサリサ
イド技術を用いたＭＯ３ＬＳＩの製造方法では、Ｓｔ基
板１０１からサイドウオールスペーサ１０５の上にＳｔ
のはい上がりが生じることにより、例えば第５図Ｃにお
いて一点鎖線で示すようにこのサイドウオールスペーサ
１０５の上にＴｉＳｉ膜１０９ｄが形成され、この結果
、このＴｉＳｉ膜１０９ｄにより例えばゲート電極１０
４とドレイン領域１０７とのショートが発生してしまう
ことがあるという問題があった。

従って本発明の目的は、シリコン上に金属シリサイド膜
を選択性良く形成することができる半導体装置の製造方
法を提供することにある。

〔課題を解決するための手段〕

本発明者の検討によれば、上述のようにサイドウオール
スペーサ１０５の上にＴｉＳｉ膜１０９ｄが形成される
のは、Ｔｉ膜１０８とゲート電極１０４、ソース領域１
０６及びドレイン領域１０７とが直接接触しているため
、シリサイド化の際にＳｉとＴｉとの反応が急激に進行
し、その結果シリサイド化反応が部分的に不均一となる
ことによるものである。従って、上述の問題を解決する
ためには、このシリサイド化反応の速度を小さ（するこ
とが有効である。

本発明は、以上の検討に基づいて案出されたものである
。

すなわち、上記目的を達成するために、本発明は、半導
体装置の製造方法において、シリコン（４，５，，６）
上に膜厚が５０〜３００人のシリコン化合物膜（８）を
形成し、シリコン化合物膜（８）上に金属膜（９）を形
成し、次いでシリサイド化を行うようにしている。

シリコン化合物膜（８）としては、例えばＳｉ０ｇ膜や
窒化シリコン（Ｓｉｓ　Ｎ４　）膜などを用いることが
できる。

シリコン化合物膜（８）の膜厚を５０〜３００人とした
のは、シリコン化合物膜（８）の膜厚が５０人よりも小
さいとシリサイド化反応の反応速度を十分に小さくする
ことが難しく、一方、シリコン化合物膜（８）の膜厚が
３００人よりも大きいとシリコン（４，５，６）のシリ
サイド化を行うこと自体が難しくなるためである。

金属膜（９）としては、例えばＴｉ膜、ニッケル（Ｎｉ
）膜、コバル）　（Ｃｏ）膜などを用いることができる
。

〔作用〕

上記した手段によれば、シリコン（４，５，６）上にシ
リコン化合物膜（８）を介して金属膜（９）を形成した
状態さシリサイド化を行うようにしているので、このシ
リサイド化反応の特に初期の反応速度はシリコン（４，
５，６）上に金属膜（９）を直接接触させた状態でシリ
サイド化を行う従来の方法に比べてはるかに小さ（なり
、シリサイド化反応はゆっくりと進行する。このため、
シリサイド化反応の均一性が向上し、これによってシリ
コン（４，５，６）上に金属シリサイド膜（１０ａ、　
　１０　ｂ、　　１０　ｃ）を選択性良く形成すること
ができる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図Ａ〜第１図Ｅは、本発明の一実施例によるＭＯ３
ＬＳＩの製造方法を工程順に示す。

この実施例においては、第１図Ａに示すように、まず例
えばｐ−型のＳｉ基板１の表面に例えばＳｉ０ｇ膜のよ
うなフィールド絶縁膜２を選択的に形成して素子間分離
を行った後、このフィールド絶縁膜２で囲まれた活性領
域の表面に例えば熱酸化法により例えばＳｉ０ｇ膜のよ
うなゲート絶縁膜３を形成する０次に、例えばＣＶＤ法
により全面に多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜
に例えばＰのような不純物をドープして低抵抗化した後
、この多結晶Ｓｉ膜及びゲート絶縁膜３をエツチングに
より所定形状にパターンニングする。これによって、ゲ
ート絶縁膜３上にゲート電極４が形成される。

なお、このゲート電極４をポリサイド膜により構成する
場合には、上述の多結晶Ｓｉ膜上にさらに高融点金属シ
リサイド膜を形成した後にパターンニングを行う。次に
、このゲート電極４をマスクとしてＳｉ基板１中に例え
ばＡｓやＰのようなｎ型不純物を低濃度にイオン注入す
る。この後、注入不純物の電気的活性化のための熱処理
を行う。これによって、例えばｎ−型のソース領域５及
びドレイン領域６がゲート電極４に対して自己整合的に
形成される。これらのゲート電極４、ソース領域５及び
ドレイン領域６によりｎチャネルＭＯ３ＦＥＴが構成さ
れる。なお、これらのソース領域５及びドレイン領域６
は、第５図Ｃに示すと同様に例えばｎ−型の低不純物濃
度部を有する例えばｎ゛型のソース領域及びドレイン領
域とすることも可能である。次に、例えばＣＶＤ法によ
り全面に例えば５ｉｏｔ膜を形成した後、例えばＲＩＥ
法によりこの５ｉＯ１膜を基板表面と垂直方向に異方性
エツチングして、ゲート電極４の側壁にＳｉＯ□から成
るサイドウオールスペーサ７を形成する。

次に第１図Ｂに示すように、例えば熱酸化法によりＳｉ
基板１及びゲート電極４の表面に例えば膜厚が１００λ
程度のＳｉｎ、膜８を形成する。

次に第１図Ｃに示すように、例えばスパッタ法により全
面に例えば膜厚が４００λ程度のＴｉ膜９を形成する。

次に、例えばＡｒ雰囲気中において例えば６００°Ｃ程
度の温度で熱処理を行うことにより、ゲート電極４、ソ
ース領域５及びドレイン領域６の表面のシリサイド化を
行う。この場合、Ｔｉ膜９はＳｉｎｇ膜８上膜形上され
ており、従ってゲート電極４、ソース領域５及びドレイ
ン領域６と直接接触していないことから、このシリサイ
ド化反応は次のようにして進行する。すなわち、Ｔｉ膜
９はまずＳｉｎｇ膜８と反応してこのＳｉｎｇ膜８中の
Ｏを吸い上げるとともに、Ｔｉ過剰のシリサイドである
Ｔｉ、　Ｓｉ。

を形成する。Ｓｔｏｗ膜８がＴｉ膜９と反応し終わった
時にはＴｉ／　Ｔｉ５　Ｓｉ３　／　Ｓｉの三層構造が
形成される。そして、その後にＴｉＳｉが形成される。

すなわち、第１図りに示すように、ゲート電極４、ソー
ス領域５及びドレイン領域６の上にそれぞれＴｉＳｉ膜
１０ａ、１０ｂ、１’Ｏｃが形成される。なお、ＳｉＯ
□の厚さが十分に大きいサイドウオールスペーサ７やフ
ィールド絶縁膜２上にはＴｉＳｉ膜は形成されない。

この後、例えばアンモニア通水により未反応のＴｉ膜９
、このＴｉ膜９の酸化により形成されたＴｉＯ膜、Ｔｉ
５Ｓｉｓ膜などをエツチング除去して第１図已に示す状
態とする。

これらのＴｉＳｉ膜１０ａ、１０ｂ、１０ｃにより、ゲ
ート電極４、ソース領域６及びドレイン領域７のシート
抵抗の低減を図ることができる。

以上のように、この実施例によれば、ゲート電極４、ソ
ース領域５及びドレイン領域６の表面に薄い５ｉＯ１膜
８を形成し、この５ｉＯ１膜８の上にＴｉ膜９を形成し
た後にシリサイド化を行っているので、シリサイド化反
応の特に初期の反応速度はＴｉ膜９をゲート電極４、ソ
ース領域５及びドレイン領域６と直接接触させる従来の
方法に比べてはるかに小さくなり、シリサイド化反応は
ゆっくりと進行する。このため、シリサイド化反応の均
一性は従来に比べて向上する。これによって、シリサイ
ド化の際にＳｉ基板１からのＳｔのはい上がりによりサ
イドウオールスペーサ５の上にＴｉＳｉ膜が形成される
問題はなくなり、ゲート電極４、ソース領域５及びドレ
イン領域６上にそれぞれＴｉＳｉ膜１０ａ、１０も、１
０ｃを極めて選択性良く形成することができる。この結
果、ゲート電極４とソース領域５やドレイン領域６との
間のショートの発生を効果的に防止することができる。

これは、次に説明するリーク電流の測定結果からも明ら
かである。

第２図は、この実施例により製造されたｎチャネルＭＯ
Ｓ　Ｆ　ＥＴとすでに述べた従来のサリサイド技術を用
いて製造されたｎチャネルＭＯ３ＦＥＴとについてゲー
トとソース・ドレインとの間のリーク電流（絶対値）を
測定した結果を示す。ただし、ＳｉＯ□膜８の膜厚は１
００人、Ｔｉ膜９の膜厚は４００人である。また、この
リーク電流の測定回路を第３図に示す。第２図より、従
来のサリサイド技術を用いて製造されたｎチャネルＭＯ
３ＦＥＴのリーク電流はｌＸｌ０−’〜Ｉ　Ｘ　１０−
’Ａの範囲にわたって分布しているのに対し、この実施
例により製造されたｎチャネルＭＯ３ＦＥＴのリーク電
流はｌＸｌ０−”〜ｌＸｌ０−’Ａの範囲にわたって分
布しており、従来に比べてリーク電流が著しく少ないこ
とがわかる。この結果は、シリサイド化の際にサイドウ
オールスペーサ５の上へのＳｉのはい上がりが抑えられ
ていることを意味するものである。

ところで、ＬＳＩのレイアウト上、基板とゲート電極と
の間や導電型の異なる拡散層間を接続する配線が必要と
される０例えば、基板とゲート電極とを接続する方法と
しては、従来は、例えば第６図Ａに示すようにゲート絶
縁膜１０３に開口１１０を形成し、第６図Ｂに示すよう
にこの開口１１０を通じてゲート電極１０５を例えばｎ
゛型の拡散層１１１にコンタクトさせる、いわゆるベリ
ラドコンタクト（Ｂｕｒｉｅｄ　Ｃｏｎｔａｃｔ）が用
いられている。また、基板とゲート電極との間や導電型
の異なる拡散層間を上層のアルミニウム（ＡＩ）配線を
介して接続する方法も用いられている。しかし、前者の
方法は、ベリラドコンタクト用の開口１１０を形成する
ためのエツチングによりゲート絶縁膜１０３の絶縁性の
劣化が生じたり、ゲート電極１０５を形成するためのエ
ツチング時にＳｉ基板１０１がエツチングされて第６図
Ｂに示すようにこのＳｉ基板１０１の表面に段差が発生
してしまうという問題がある。さらにまた、この方法で
は、例えばｎ゛型のゲート電極とｎ゛型の拡散層との間
のように導電型が同じもの同士の接続しか行うことがで
きない。一方、後者の方法は、上層のＡＩ配線を下層の
配線に使用するため、ＬＳＩのレイアウト上大きな制約
を受けることになり、素子の専有面積が大幅に増大して
しまうという問題がある。

そこで、次にこのような問題を解決することができる実
施例について説明する。第４図Ａ〜第４図Ｃはその実施
例を示す。

この実施例においては、第４図Ａに示すように、例えば
ｎ−型のＳｉ基板１１中にＰウェル１２を形成し、さら
に上述の実施例と同様にしてフィールド絶縁膜２、ゲー
ト絶縁膜３、サイドウオールスペーサ７、ゲート電極１
３，１４、例えばｎ−型の拡散層１５及び例えばｐ−型
の拡散層１６を形成した後、これらのゲート電極１３．
１４及び拡散層１５．１６の表面に例えば膜厚が１００
人程度のＳｉｎ、膜８を形成する。

次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜を形成
し、この多結晶Ｓｉ膜に例えばＰのような不純物をドー
プして低抵抗化した後、この多結晶Ｓｉ膜をエツチング
によりパターンニングして、第４図Ｂに示すように、拡
散層１５．１６の間のフィールド絶縁膜２’、ｌ！：ゲ
ート電極１３の側壁に形成されたサイドウオールスペー
サ７との上に例えばｎ＋型の所定形状の多結晶Ｓｉ膜１
７ａ、１７ｂを形成する。

次に、上述の実施例と同様にして全面にＴｉ膜を形成し
た後、シリサイド化を行う。この場合、ゲート電極１３
．１４及び拡散層１５．１６の表面のみならず、多結晶
Ｓｉ膜１７ａ、１７ｂもシリサイド化される。この結果
、第４図Ｃに示すように、例えばｎ゛型のゲート電極１
３とｎ−型の拡散層１５とｐ−型の拡散層１６とを接続
するＴｉＳｉ膜１０ｄが形成されるとともに、ゲート電
極１４の表面にＴｉＳｉ膜１０．ｅが形成される。この
後、未反応のＴｉ膜などをエツチング除去する。

この実施例によれば、先の実施例と同様な利点に加えて
、導電型の異なるゲート電極１３及び拡散層１５．１６
の間をＴｉＳｉ膜１０ｄにより接続することができると
いう利点がある。この場合、多結晶Ｓｉ膜１７ａ、１７
ｂを形成するためのエツチング除去にはＳｉｎｇ膜８が
エツチングストッパーとして働くので、ベリラドコンタ
クトを用いた従来の方法のように基板表面に段差が形成
されることがない。また、ゲート絶縁膜３にベリラドコ
ンタクト用の開口を形成する必要がないので、ゲート絶
縁膜３の絶縁性の劣化が生じることもない。

さらに、ゲート電極１３及び拡散層１５．１６の間を上
層のＡＩ配線により接続する場合のように素子面積が増
大する問題もない。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例においては、本発明をＭＯ３ＬＳ
　Ｉに適用した場合について説明したが、本発明は、例
えばバイポーラＬＳＩやバイポーラ−ＣＭＯ３ＬＳＩの
ようなＭＯ５ＬＳＩ以外の半導体集積回路装置の製造に
適用することも可能である。

〔発明の効果〕

本発明は、以上述べたように構成されているので、シリ
コン上に金属シリサイド膜を選択性良く形成することが
できる。

【図面の簡単な説明】

第１図Ａ〜第１図Ｅは本発明の一実施例によるＭＯ５Ｌ
ＳＩの製造方法を工程順に示す断面図、第２図は本発明
の一実施例により製造されたｎチャネルＭＯ３ＦＥＴと
従来のサリサイド技術を用いて製造されたｎチャネルＭ
Ｏ３ＦＥＴとのゲートとソース・ドレインとの間のリー
ク電流の測定結果を示すグラフ、第３図はリーク電流の
測定回路を示す回路図、第４図Ａ〜第４図Ｃは本発明の
他の実施例を工程順に示す断面図、第５図Ａ〜第５図Ｃ
は従来のＭＯ３ＬＳＩの製造方法を工程順に示す断面図
、第６図Ａ及び第６図Ｂは他の従来例を説明するための
断面図である。 図面における主要な符号の説明 １：ｓｉ基板、　２：フィールド絶縁膜、　３：ゲート
電極、゛　５：ソース領域、　　６：ドレイン領域、　
８：５ｉＯｔ膜、　９：Ｔｉ膜、　１０ａ〜１０　ｅ　
：ＴｉＳｉ膜。 代理人　　　弁理士　杉　浦　正 知 一亥吉１列 第１図Ｂ イで−の　イカ［釆イ列 化０従来Ｎツ 第６図Ｂ −Ｔ−ヤＣイ列 一１力唾≦、）列 第１図Ｄ ノークｔお屹（Ａ） Ｉ已の実権、イ列 第４図Ｃ 従濠イＩ」 第５図Ａ 第４図Ａ イ乞の　大力邑４ヂ１ 第４図Ｂ ＸＬ来ＩりＪ 第５図Ｂ 第５図Ｃ

Claims (1)

1. 【特許請求の範囲】 シリコン上に膜厚が５０〜３００Åのシリコン化合物膜
   を形成し、 上記シリコン化合物膜上に金属膜を形成し、次いで上記
   シリコンのシリサイド化を行うようにしたことを特徴と
   する半導体装置の製造方法。