JPH09232253A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09232253A JPH09232253A JP8032202A JP3220296A JPH09232253A JP H09232253 A JPH09232253 A JP H09232253A JP 8032202 A JP8032202 A JP 8032202A JP 3220296 A JP3220296 A JP 3220296A JP H09232253 A JPH09232253 A JP H09232253A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 75
- 239000010941 cobalt Substances 0.000 claims abstract description 75
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 75
- 238000010438 heat treatment Methods 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000010703 silicon Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229910019001 CoSi Inorganic materials 0.000 claims description 15
- 150000001875 compounds Chemical class 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 abstract description 39
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 39
- 238000000034 method Methods 0.000 abstract description 23
- 238000009792 diffusion process Methods 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 7
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 3
- 238000001039 wet etching Methods 0.000 abstract description 2
- 229910018999 CoSi2 Inorganic materials 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 35
- 239000000758 substrate Substances 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
Classifications
-
- H01L29/4933—
-
- H01L29/66575—
-
- H01L29/665—
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の高集積化に伴い、スケーリング
則に従って素子を微細化すると従来のシリサイドプロセ
スではシリサイドの這い上がりにより素子の形成及び素
子の動作を不安定にするなどの問題があった。 【解決手段】 この発明によれば、シリコン上にコバル
トを形成後、シリサイド化させる際に、熱処理の温度を
３５０℃以上４５０℃未満の温度とすることで、メタル
リッチなコバルトシリサイド（Ｃｏ2Ｓｉ）のみが形成
されることが発明者が行った実験の結果明らかになっ
た。上記のような温度で熱処理によりＣｏ2Ｓｉ形成
後、さらに熱処理を加えることでコバルトダイシリサイ
ド（ＣｏＳｉ2）に変化させる。Ｃｏ2Ｓｉはシリコン中
にコバルトが拡散する反応であり、コバルト中にシリコ
ンが拡散してできるＣｏＳｉは生成されないため、這い
上がり現象が起きない。
則に従って素子を微細化すると従来のシリサイドプロセ
スではシリサイドの這い上がりにより素子の形成及び素
子の動作を不安定にするなどの問題があった。 【解決手段】 この発明によれば、シリコン上にコバル
トを形成後、シリサイド化させる際に、熱処理の温度を
３５０℃以上４５０℃未満の温度とすることで、メタル
リッチなコバルトシリサイド（Ｃｏ2Ｓｉ）のみが形成
されることが発明者が行った実験の結果明らかになっ
た。上記のような温度で熱処理によりＣｏ2Ｓｉ形成
後、さらに熱処理を加えることでコバルトダイシリサイ
ド（ＣｏＳｉ2）に変化させる。Ｃｏ2Ｓｉはシリコン中
にコバルトが拡散する反応であり、コバルト中にシリコ
ンが拡散してできるＣｏＳｉは生成されないため、這い
上がり現象が起きない。
Description
【０００１】
【発明の属する技術分野】この発明は、コバルトシリサ
イドを構成要素として含む半導体装置の製造方法に関す
るものである。
イドを構成要素として含む半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】半導体デバイスの微細化、高集積化が進
む中、半導体装置のスイッチングトランジスタの構成で
あるゲートポリシリコンと半導体基板の活性領域上とを
同時に自己整合的（セルフアライン）にシリサイド化す
る技術であるシリサイドプロセスが、特に活性領域の抵
抗がデバイス性能を左右するロジックデバイスにおいて
重要な技術となってきている。
む中、半導体装置のスイッチングトランジスタの構成で
あるゲートポリシリコンと半導体基板の活性領域上とを
同時に自己整合的（セルフアライン）にシリサイド化す
る技術であるシリサイドプロセスが、特に活性領域の抵
抗がデバイス性能を左右するロジックデバイスにおいて
重要な技術となってきている。
【０００３】低抵抗なシリサイドを得る技術が特公平３
−６７３３４号公報に記載されている。この特公平３−
６７３３４号公報に記された技術では、コバルトシリサ
イドコンタクトの製造方法に関し、多結晶シリコン上、
若しくはウェハ表面の活性領域上に形成したコバルト層
を最初４５０℃で加熱し、その後、さらに２回目の熱処
理を７００〜９５０℃で行うことで、最初の熱処理でコ
バルトを多く含むシリサイドを形成し、２回目の熱処理
でコバルトを多く含むシリサイドをコバルト・ジシリサ
イド層に変化させ、低抵抗なシリサイドを得ることを示
している。
−６７３３４号公報に記載されている。この特公平３−
６７３３４号公報に記された技術では、コバルトシリサ
イドコンタクトの製造方法に関し、多結晶シリコン上、
若しくはウェハ表面の活性領域上に形成したコバルト層
を最初４５０℃で加熱し、その後、さらに２回目の熱処
理を７００〜９５０℃で行うことで、最初の熱処理でコ
バルトを多く含むシリサイドを形成し、２回目の熱処理
でコバルトを多く含むシリサイドをコバルト・ジシリサ
イド層に変化させ、低抵抗なシリサイドを得ることを示
している。
【０００４】しかし、特公平３−６７３３４号公報に記
された技術を用いて、サリサイドトランジスタを形成す
る際、図８に断面構造を示すように、通常のＭＯＳトラ
ンジスタの形成と同様に半導体基板１０１上にＬＯＣＯ
Ｓ酸化膜等の素子分離領域１０２を形成し、さらにゲー
ト絶縁膜１０３となるシリコン酸化膜、ゲート電極１０
４を構成する多結晶シリコン膜、シリコン酸化膜よりな
るサイドウォール１０５及びソース／ドレイン領域とな
る活性領域１０６を形成する。その後、全面にコバルト
層１０７を成膜する。
された技術を用いて、サリサイドトランジスタを形成す
る際、図８に断面構造を示すように、通常のＭＯＳトラ
ンジスタの形成と同様に半導体基板１０１上にＬＯＣＯ
Ｓ酸化膜等の素子分離領域１０２を形成し、さらにゲー
ト絶縁膜１０３となるシリコン酸化膜、ゲート電極１０
４を構成する多結晶シリコン膜、シリコン酸化膜よりな
るサイドウォール１０５及びソース／ドレイン領域とな
る活性領域１０６を形成する。その後、全面にコバルト
層１０７を成膜する。
【０００５】次に、４５０℃の温度で所定時間熱処理を
行うことによって、サイドウォール近傍の拡大図である
図９に示すようにコバルト層１０７とゲート電極１０４
となる多結晶シリコン膜との接合面及びコバルト層１０
７と活性領域１０６との接合面にコバルトシリサイド１
０８が形成される。このコバルトシリサイド１０８は金
属を多く含むシリサイドであり、ＣｏＳｉ若しくはＣｏ
2Ｓｉから構成されるものである。
行うことによって、サイドウォール近傍の拡大図である
図９に示すようにコバルト層１０７とゲート電極１０４
となる多結晶シリコン膜との接合面及びコバルト層１０
７と活性領域１０６との接合面にコバルトシリサイド１
０８が形成される。このコバルトシリサイド１０８は金
属を多く含むシリサイドであり、ＣｏＳｉ若しくはＣｏ
2Ｓｉから構成されるものである。
【０００６】その後、図１０に示すように、諸工程を経
た後、９００℃の温度で所定時間熱処理を行うことによ
って、金属を多く含むシリサイドをシリコンを多く含む
コバルトジシリサイド１０９に変化させ、さらに、層間
絶縁膜１１５を積層し、配線１１１をパターン形成する
ことでサリサイドトランジスタを含む構造の半導体装置
を得るという方法があった。
た後、９００℃の温度で所定時間熱処理を行うことによ
って、金属を多く含むシリサイドをシリコンを多く含む
コバルトジシリサイド１０９に変化させ、さらに、層間
絶縁膜１１５を積層し、配線１１１をパターン形成する
ことでサリサイドトランジスタを含む構造の半導体装置
を得るという方法があった。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
シリサイド技術においては、図９に示すように、コバル
トと多結晶シリコン、若しくはコバルトとシリコンウェ
ハ（単結晶シリコン）を４５０℃の温度で熱処理するこ
とによって金属が多く含まれたコバルトシリサイドに変
化させる際、コバルトシリサイドを形成しようとする領
域、つまり、コバルト層１０７と多結晶シリコン膜１０
４との接合面（またはコバルトとシリコンウェハの接合
面）のみにシリサイドが形成されるのではなく、接合面
及び接合面の端部からシリコン酸化膜１０５とコバルト
層１０７が接合する境界部（開口部１０６近傍）にかけ
てもシリサイド膜１０８ａが薄く形成されるという現象
（一般に這い上がりと言われている。）が見られた。
シリサイド技術においては、図９に示すように、コバル
トと多結晶シリコン、若しくはコバルトとシリコンウェ
ハ（単結晶シリコン）を４５０℃の温度で熱処理するこ
とによって金属が多く含まれたコバルトシリサイドに変
化させる際、コバルトシリサイドを形成しようとする領
域、つまり、コバルト層１０７と多結晶シリコン膜１０
４との接合面（またはコバルトとシリコンウェハの接合
面）のみにシリサイドが形成されるのではなく、接合面
及び接合面の端部からシリコン酸化膜１０５とコバルト
層１０７が接合する境界部（開口部１０６近傍）にかけ
てもシリサイド膜１０８ａが薄く形成されるという現象
（一般に這い上がりと言われている。）が見られた。
【０００８】従来の場合であれば、ゲート電極−活性領
域間の絶縁領域が十分に確保できたために這い上がりが
生じてもゲート電極と活性領域の間が這い上がりによっ
て形成された薄いシリサイド膜１０８ａを介して電気的
にショートする等の問題が無かったが、現在のように素
子の微細化が進むと導電物質間に形成される絶縁膜の寸
法も微細化されるため、ショートの原因となる等の問題
となってきていた。
域間の絶縁領域が十分に確保できたために這い上がりが
生じてもゲート電極と活性領域の間が這い上がりによっ
て形成された薄いシリサイド膜１０８ａを介して電気的
にショートする等の問題が無かったが、現在のように素
子の微細化が進むと導電物質間に形成される絶縁膜の寸
法も微細化されるため、ショートの原因となる等の問題
となってきていた。
【０００９】また、比較的低温の熱処理において、シリ
サイド化反応を起こさせた場合、シリコン中にコバルト
が拡散することでＣｏ2Ｓｉが形成され、コバルト中に
シリコンが拡散することでＣｏＳｉが形成されることが
既に知られている。このシリコン中にコバルトが拡散す
ることでＣｏＳｉが形成される現象は一般に這い上がり
と言われている。
サイド化反応を起こさせた場合、シリコン中にコバルト
が拡散することでＣｏ2Ｓｉが形成され、コバルト中に
シリコンが拡散することでＣｏＳｉが形成されることが
既に知られている。このシリコン中にコバルトが拡散す
ることでＣｏＳｉが形成される現象は一般に這い上がり
と言われている。
【００１０】
【課題を解決するための手段】この発明による半導体装
置の製造方法は、シリコンウェハ、多結晶シリコン膜の
いずれか一方、若しくは両方に接してコバルト層を形成
し、３５０℃以上４５０℃未満の温度で熱処理すること
でＣｏ2Ｓｉ膜を形成する第一の工程、上記Ｃｏ2Ｓｉ膜
に対し熱処理を行うことでＣｏＳｉ2膜に変化させる第
二の工程を含むものである。
置の製造方法は、シリコンウェハ、多結晶シリコン膜の
いずれか一方、若しくは両方に接してコバルト層を形成
し、３５０℃以上４５０℃未満の温度で熱処理すること
でＣｏ2Ｓｉ膜を形成する第一の工程、上記Ｃｏ2Ｓｉ膜
に対し熱処理を行うことでＣｏＳｉ2膜に変化させる第
二の工程を含むものである。
【００１１】また、この発明による半導体装置の製造方
法は、シリコンウェハ、シリコンウェハ上に積層された
多結晶シリコン膜のいずれか一方、若しくは両方を３５
０℃以上４５０℃未満の温度に保った状態で、上記シリ
コンウェハ、多結晶シリコン膜の上層にコバルト層を積
層することで、Ｃｏ2Ｓｉ膜を形成する第一の工程、上
記Ｃｏ2Ｓｉ膜に対し、熱処理を行うことでＣｏＳｉ2に
変化させる第二の工程を含むものである。
法は、シリコンウェハ、シリコンウェハ上に積層された
多結晶シリコン膜のいずれか一方、若しくは両方を３５
０℃以上４５０℃未満の温度に保った状態で、上記シリ
コンウェハ、多結晶シリコン膜の上層にコバルト層を積
層することで、Ｃｏ2Ｓｉ膜を形成する第一の工程、上
記Ｃｏ2Ｓｉ膜に対し、熱処理を行うことでＣｏＳｉ2に
変化させる第二の工程を含むものである。
【００１２】さらに、この発明による半導体装置の製造
方法は、上記の第一の工程の熱処理において、コバルト
の消費速度が１５０Å／ｍｉｎ以下とするものである。
方法は、上記の第一の工程の熱処理において、コバルト
の消費速度が１５０Å／ｍｉｎ以下とするものである。
【００１３】また、この発明による半導体装置の製造方
法は、上記の第一の工程の熱処理において、Ｃｏ2Ｓｉ
膜の成長速度が２００Å／ｍｉｎ以下とするものであ
る。
法は、上記の第一の工程の熱処理において、Ｃｏ2Ｓｉ
膜の成長速度が２００Å／ｍｉｎ以下とするものであ
る。
【００１４】さらに、この発明による半導体装置の製造
方法では、上記の第一の工程の熱処理おいて、生成され
るコバルトとシリコンの化合物は、Ｃｏ2Ｓｉのみとす
るものである。
方法では、上記の第一の工程の熱処理おいて、生成され
るコバルトとシリコンの化合物は、Ｃｏ2Ｓｉのみとす
るものである。
【００１５】
実施の形態１．図１はこの発明の実施の形態１である半
導体装置の製造方法により形成される半導体装置の一
部、例えばスイッチングトランジスタのゲート長方向に
沿って切断した場合の断面構造を示すものである。図１
において、符号１はシリコンウェハからなる半導体基
板、２は半導体基板１の表面上に素子間分離のためにＬ
ＯＣＯＳ法等により形成されたシリコン酸化膜からなる
素子分離領域、３はゲート絶縁膜４を介して半導体基板
１上に形成されたゲート電極を示している。
導体装置の製造方法により形成される半導体装置の一
部、例えばスイッチングトランジスタのゲート長方向に
沿って切断した場合の断面構造を示すものである。図１
において、符号１はシリコンウェハからなる半導体基
板、２は半導体基板１の表面上に素子間分離のためにＬ
ＯＣＯＳ法等により形成されたシリコン酸化膜からなる
素子分離領域、３はゲート絶縁膜４を介して半導体基板
１上に形成されたゲート電極を示している。
【００１６】また、５はゲート電極３の一部を構成する
多結晶シリコン膜、６は多結晶シリコン膜５上に形成さ
れ、ゲート電極の一部を構成するコバルトシリサイド層
である。また、７はゲート電極の側断面に付着して形成
されたシリコン酸化膜等の絶縁物質からなるサイドウォ
ール、８はゲート電極３と素子分離領域２とに挟まれた
半導体基板１の表面に形成されたソース／ドレイン拡散
領域であり、このソース／ドレイン拡散領域８の上面に
コバルトシリサイド層９が形成された状態を示してい
る。ここで形成されているコバルトシリサイド層６、９
はいずれもシリコンを多く含むＣｏＳｉ2からなる層で
ある。
多結晶シリコン膜、６は多結晶シリコン膜５上に形成さ
れ、ゲート電極の一部を構成するコバルトシリサイド層
である。また、７はゲート電極の側断面に付着して形成
されたシリコン酸化膜等の絶縁物質からなるサイドウォ
ール、８はゲート電極３と素子分離領域２とに挟まれた
半導体基板１の表面に形成されたソース／ドレイン拡散
領域であり、このソース／ドレイン拡散領域８の上面に
コバルトシリサイド層９が形成された状態を示してい
る。ここで形成されているコバルトシリサイド層６、９
はいずれもシリコンを多く含むＣｏＳｉ2からなる層で
ある。
【００１７】次に、図１に示した半導体装置の製造方法
について説明する。まず、図２に示すように、通常のＭ
ＯＳトランジスタの形成と同様に、半導体基板１上に熱
酸化によって素子分離領域２を形成する。その後、素子
分離領域２が形成された領域以外の半導体基板１表面の
活性領域となる領域上に熱酸化等の方法を用いて厚さ５
０ないし１００Åのゲート絶縁膜４を形成する。
について説明する。まず、図２に示すように、通常のＭ
ＯＳトランジスタの形成と同様に、半導体基板１上に熱
酸化によって素子分離領域２を形成する。その後、素子
分離領域２が形成された領域以外の半導体基板１表面の
活性領域となる領域上に熱酸化等の方法を用いて厚さ５
０ないし１００Åのゲート絶縁膜４を形成する。
【００１８】その後 、ゲート絶縁膜４上に多結晶シリ
コン膜を、ＣＶＤ技術若しくはスパッタリング等の方法
によって、厚さ３０００Åとなるように積層し、その
後、ゲート電極３の形状（ゲート長は３０００Å程度）
となるようにパターニングを行う。次に、ゲート電極３
の側断面にシリコン酸化膜からなるサイドウォール７を
形成し、さらに不純物イオン注入を行うことによって活
性領域表面に半導体基板１の表面から深さ０．１〜０．
２μｍの領域にソース／ドレイン拡散領域８を形成す
る。
コン膜を、ＣＶＤ技術若しくはスパッタリング等の方法
によって、厚さ３０００Åとなるように積層し、その
後、ゲート電極３の形状（ゲート長は３０００Å程度）
となるようにパターニングを行う。次に、ゲート電極３
の側断面にシリコン酸化膜からなるサイドウォール７を
形成し、さらに不純物イオン注入を行うことによって活
性領域表面に半導体基板１の表面から深さ０．１〜０．
２μｍの領域にソース／ドレイン拡散領域８を形成す
る。
【００１９】次に、図３に示すように、半導体装置の全
面にＣＶＤ技術、若しくはスパッタリング等の方法を用
いて厚さ１００ないし２００Åのコバルト層１０を積層
する。次に、図４に示すように、比較的低温の熱処理を
行うことによってコバルト層１０を構成するＣｏとゲー
ト電極３の表面及びソース／ドレイン拡散領域８を構成
するＳｉが反応し、Ｓｉ中にＣｏが拡散して、メタルリ
ッチなコバルトシリサイド（Ｃｏ2Ｓｉ）層１１、１２
をそれぞれ形成する。これにより、ゲート電極３はコバ
ルトシリサイド層１１と多結晶シリコン層５の２層構造
となる。また、このとき形成されるコバルトシリサイド
層１１、１２の厚さはそれぞれ６００Å程度のものとな
る。
面にＣＶＤ技術、若しくはスパッタリング等の方法を用
いて厚さ１００ないし２００Åのコバルト層１０を積層
する。次に、図４に示すように、比較的低温の熱処理を
行うことによってコバルト層１０を構成するＣｏとゲー
ト電極３の表面及びソース／ドレイン拡散領域８を構成
するＳｉが反応し、Ｓｉ中にＣｏが拡散して、メタルリ
ッチなコバルトシリサイド（Ｃｏ2Ｓｉ）層１１、１２
をそれぞれ形成する。これにより、ゲート電極３はコバ
ルトシリサイド層１１と多結晶シリコン層５の２層構造
となる。また、このとき形成されるコバルトシリサイド
層１１、１２の厚さはそれぞれ６００Å程度のものとな
る。
【００２０】上記のメタルリッチなコバルトシリサイド
層１１、１２を形成する際の熱処理は、酸素等の酸化の
原因となる物質を含まない雰囲気中において３５０℃以
上４５０℃未満の所定温度で行うものであり、ＣｏとＳ
ｉの化合物の組成がＣｏ2Ｓｉのみとなるような処理で
ある。このＣｏ2Ｓｉの生成において、コバルト層１０
を構成するＣｏが、ゲート電極３の表面及びソース／ド
レイン拡散領域８の表面内のシリコンに拡散し、コバル
ト層１０の膜厚が減少し、一方、素子分離領域２上、サ
イドウォール７上においては、それらの内部にコバルト
が拡散することがないため、コバルト層１０が堆積した
状態に残っている。
層１１、１２を形成する際の熱処理は、酸素等の酸化の
原因となる物質を含まない雰囲気中において３５０℃以
上４５０℃未満の所定温度で行うものであり、ＣｏとＳ
ｉの化合物の組成がＣｏ2Ｓｉのみとなるような処理で
ある。このＣｏ2Ｓｉの生成において、コバルト層１０
を構成するＣｏが、ゲート電極３の表面及びソース／ド
レイン拡散領域８の表面内のシリコンに拡散し、コバル
ト層１０の膜厚が減少し、一方、素子分離領域２上、サ
イドウォール７上においては、それらの内部にコバルト
が拡散することがないため、コバルト層１０が堆積した
状態に残っている。
【００２１】次に、図５に示すように、未反応のコバル
ト層１０を過酸化水素、硝酸、酢酸、リン酸の混合液を
用い、ウェットエッチングを行うことにより選択的に除
去する。その後、さらに窒素雰囲気中などの酸素を含ま
ない雰囲気中において、比較的高温の熱処理を行うこと
によって、メタルリッチなコバルトシリサイド（Ｃｏ2
Ｓｉ）層１１、１２を低抵抗なコバルトダイシリサイド
（ＣｏＳｉ2）層６、９に変化させることで、図１に示
すような半導体装置の構造を得ることが可能になる。
ト層１０を過酸化水素、硝酸、酢酸、リン酸の混合液を
用い、ウェットエッチングを行うことにより選択的に除
去する。その後、さらに窒素雰囲気中などの酸素を含ま
ない雰囲気中において、比較的高温の熱処理を行うこと
によって、メタルリッチなコバルトシリサイド（Ｃｏ2
Ｓｉ）層１１、１２を低抵抗なコバルトダイシリサイド
（ＣｏＳｉ2）層６、９に変化させることで、図１に示
すような半導体装置の構造を得ることが可能になる。
【００２２】前記の図４に示した最初の熱処理工程にお
いて、コバルトシリサイド層１１、１２がＣｏ2Ｓｉの
組成のコバルトシリサイドとなり、ＣｏＳｉの組成のコ
バルトシリサイド形成されていないことを示す資料とし
て、図６及び図７に発明者によって観測されたコバルト
・シリコンの熱処理による反応に関する実験結果を示
す。
いて、コバルトシリサイド層１１、１２がＣｏ2Ｓｉの
組成のコバルトシリサイドとなり、ＣｏＳｉの組成のコ
バルトシリサイド形成されていないことを示す資料とし
て、図６及び図７に発明者によって観測されたコバルト
・シリコンの熱処理による反応に関する実験結果を示
す。
【００２３】図６はシリコンウェハ上にコバルト層をス
パッタリング法によって積層し、ランプアニール法にて
熱処理を加えてコバルトシリサイドを形成する際の、シ
リサイド反応に消費されるシリコンの膜厚の熱処理温度
依存性を示すものである。この熱処理は窒素雰囲気中で
９０秒間行ったものであり、図の縦軸のシリコン消費膜
厚は９０秒間の消費膜厚が示されている。
パッタリング法によって積層し、ランプアニール法にて
熱処理を加えてコバルトシリサイドを形成する際の、シ
リサイド反応に消費されるシリコンの膜厚の熱処理温度
依存性を示すものである。この熱処理は窒素雰囲気中で
９０秒間行ったものであり、図の縦軸のシリコン消費膜
厚は９０秒間の消費膜厚が示されている。
【００２４】この図６から分かるように、コバルトの消
費膜厚は熱処理温度が３５０℃以上４５０℃未満の場合
と、４５０℃以上の場合とによって大きく異なり、３５
０℃以上４５０℃未満では比較的コバルトの消費は少な
く、その消費速度は１５０Å／ｍｉｎ以下であり、４５
０℃ではコバルトの消費が大きく、その消費率が大きく
変化する温度は４５０℃であると考えられる。また、コ
バルトの消費量からメタルリッチなＣｏ2Ｓｉの生成速
度を知ることが可能であり、熱処理温度が３５０℃以上
４５０℃未満の場合はＣｏ2Ｓｉの生成速度は２００Å
／ｍｉｎ以下となっている。なお、３５０℃未満の温度
で熱処理を行った場合はコバルトシリサイドは生成され
ないことが知られている。
費膜厚は熱処理温度が３５０℃以上４５０℃未満の場合
と、４５０℃以上の場合とによって大きく異なり、３５
０℃以上４５０℃未満では比較的コバルトの消費は少な
く、その消費速度は１５０Å／ｍｉｎ以下であり、４５
０℃ではコバルトの消費が大きく、その消費率が大きく
変化する温度は４５０℃であると考えられる。また、コ
バルトの消費量からメタルリッチなＣｏ2Ｓｉの生成速
度を知ることが可能であり、熱処理温度が３５０℃以上
４５０℃未満の場合はＣｏ2Ｓｉの生成速度は２００Å
／ｍｉｎ以下となっている。なお、３５０℃未満の温度
で熱処理を行った場合はコバルトシリサイドは生成され
ないことが知られている。
【００２５】また、図７に、それぞれの温度領域におい
て形成されるコバルトシリサイドを同定するために、コ
バルトの消費速度が１５０Å／ｍｉｎ以下である４００
℃、コバルトの消費速度の境界温度である４５０℃、消
費速度が１５０Å／ｍｉｎよりも大きい５００℃の３点
においてのＸ線反射回折スペクトル（ＸＲＤ）の測定結
果を示す。
て形成されるコバルトシリサイドを同定するために、コ
バルトの消費速度が１５０Å／ｍｉｎ以下である４００
℃、コバルトの消費速度の境界温度である４５０℃、消
費速度が１５０Å／ｍｉｎよりも大きい５００℃の３点
においてのＸ線反射回折スペクトル（ＸＲＤ）の測定結
果を示す。
【００２６】図７において、４００℃のスペクトルを見
ると、シリサイドの化合物としてＣｏ2Ｓｉのピークが
大きく検出され、また４５０℃のスペクトルではＣｏ2
Ｓｉの１つのピークが大きく検出され、そのピークの近
傍に小さなＣｏ2Ｓｉのピークが２つ見られる。さら
に、５００℃ではＣｏ2Ｓｉのピークの他にＣｏＳｉの
ピークが２つ検出されている。
ると、シリサイドの化合物としてＣｏ2Ｓｉのピークが
大きく検出され、また４５０℃のスペクトルではＣｏ2
Ｓｉの１つのピークが大きく検出され、そのピークの近
傍に小さなＣｏ2Ｓｉのピークが２つ見られる。さら
に、５００℃ではＣｏ2Ｓｉのピークの他にＣｏＳｉの
ピークが２つ検出されている。
【００２７】図６、７に示した結果をまとめると、コバ
ルト膜とシリコンの間のシリサイド化反応において、コ
バルト消費速度１５０Å／ｍｉｎ以下、またはＣｏ2Ｓ
ｉ生成速度２００Å／ｍｉｎ以下の低速で反応を生じさ
せればＣｏＳｉを生成することなくＣｏ2Ｓｉのみが生
成されることが分かる。さらに、このような低速のシリ
サイド化反応は、３５０℃以上４５０℃以下の温度で熱
処理を加えることで実現できることが分かる。しかし、
図６の結果から、熱処理温度４５０℃の場合は、シリサ
イド化反応の反応速度が変化する温度に対応しているた
め、４５０℃未満の温度で熱処理を加えることで、より
安定にＣｏ2Ｓｉのみを生成することが可能であり、好
ましい。
ルト膜とシリコンの間のシリサイド化反応において、コ
バルト消費速度１５０Å／ｍｉｎ以下、またはＣｏ2Ｓ
ｉ生成速度２００Å／ｍｉｎ以下の低速で反応を生じさ
せればＣｏＳｉを生成することなくＣｏ2Ｓｉのみが生
成されることが分かる。さらに、このような低速のシリ
サイド化反応は、３５０℃以上４５０℃以下の温度で熱
処理を加えることで実現できることが分かる。しかし、
図６の結果から、熱処理温度４５０℃の場合は、シリサ
イド化反応の反応速度が変化する温度に対応しているた
め、４５０℃未満の温度で熱処理を加えることで、より
安定にＣｏ2Ｓｉのみを生成することが可能であり、好
ましい。
【００２８】このように、コバルト膜を形成した後に加
える熱処理の温度をを３５０℃以上４５０℃未満とする
ことによって、コバルト／シリコン間のシリサイド化反
応は、Ｃｏ消費速度１５０Å／ｍｉｎ以下又はＣｏ2Ｓ
ｉ生成速度２００Å／ｍｉｎ以下の低温で起こり、Ｃｏ
2Ｓｉのみが生成される。このときＣｏＳｉが形成され
ないため、シリコンはコバルト中に拡散することはな
い。これによってシリサイドプロセスで大きな問題とな
る這い上がりを抑制することが可能となる。
える熱処理の温度をを３５０℃以上４５０℃未満とする
ことによって、コバルト／シリコン間のシリサイド化反
応は、Ｃｏ消費速度１５０Å／ｍｉｎ以下又はＣｏ2Ｓ
ｉ生成速度２００Å／ｍｉｎ以下の低温で起こり、Ｃｏ
2Ｓｉのみが生成される。このときＣｏＳｉが形成され
ないため、シリコンはコバルト中に拡散することはな
い。これによってシリサイドプロセスで大きな問題とな
る這い上がりを抑制することが可能となる。
【００２９】這い上がりを抑制できることによって、ゲ
ート電極とソース／ドレイン拡散領域とが、ゲート電極
に付着して形成されたサイドウォール上に生成されたシ
リサイドを介して電気的に接続された状態となることは
なく、安定した特性の半導体装置を得ることが可能とな
る。
ート電極とソース／ドレイン拡散領域とが、ゲート電極
に付着して形成されたサイドウォール上に生成されたシ
リサイドを介して電気的に接続された状態となることは
なく、安定した特性の半導体装置を得ることが可能とな
る。
【００３０】実施の形態２．次に、実施の形態２につい
て説明する。この実施の形態２は実施の形態１の図１に
示した半導体装置と同じ構造の半導体装置を得る、別の
方法を示すものである。既に説明した実施の形態１で
は、図３に示すように、まずＭＯＳトランジスタ上にコ
バルト層１０を積層し、次に、図４に示した最初の熱処
理工程を行うことによって、メタルリッチなコバルトシ
リサイドＣｏ2Ｓｉを生成する方法を示していた。
て説明する。この実施の形態２は実施の形態１の図１に
示した半導体装置と同じ構造の半導体装置を得る、別の
方法を示すものである。既に説明した実施の形態１で
は、図３に示すように、まずＭＯＳトランジスタ上にコ
バルト層１０を積層し、次に、図４に示した最初の熱処
理工程を行うことによって、メタルリッチなコバルトシ
リサイドＣｏ2Ｓｉを生成する方法を示していた。
【００３１】この実施の形態２では、コバルト層をＭＯ
Ｓトランジスタの全面に積層する際に、半導体基板１の
温度を３５０℃以上４５０℃未満の温度に保つことで、
Ｃｏの成膜と同時にＣｏ2Ｓｉを生成するという処理を
行う。半導体基板１の温度を上記のように保つことによ
って、Ｃｏ2Ｓｉのみを生成することが可能であるた
め、実施の形態１と同様に、ＣｏＳｉは生成されず、這
い上がりの現象が起こらない。よって、少ない工程数
で、シリサイドプロセスにおける這い上がり現象を抑制
した半導体装置を得られるものである。
Ｓトランジスタの全面に積層する際に、半導体基板１の
温度を３５０℃以上４５０℃未満の温度に保つことで、
Ｃｏの成膜と同時にＣｏ2Ｓｉを生成するという処理を
行う。半導体基板１の温度を上記のように保つことによ
って、Ｃｏ2Ｓｉのみを生成することが可能であるた
め、実施の形態１と同様に、ＣｏＳｉは生成されず、這
い上がりの現象が起こらない。よって、少ない工程数
で、シリサイドプロセスにおける這い上がり現象を抑制
した半導体装置を得られるものである。
【００３２】
【発明の効果】この発明によれば、最初のシリサイド化
工程において、コバルトとシリコンを反応させる際に、
熱処理温度をＣｏ2Ｓｉのみが生成され、ＣｏＳｉが生
成されない温度（３５０℃以上４５０℃未満）で、処理
を行うことでシリサイド化プロセスにおける這い上がり
現象の抑制をすることが可能となる。これによって素子
間のショートの原因、製造過程におけるパターニングの
妨げとなることがなく、安定した特性及び構造を持つ半
導体装置を製造することが可能となる。
工程において、コバルトとシリコンを反応させる際に、
熱処理温度をＣｏ2Ｓｉのみが生成され、ＣｏＳｉが生
成されない温度（３５０℃以上４５０℃未満）で、処理
を行うことでシリサイド化プロセスにおける這い上がり
現象の抑制をすることが可能となる。これによって素子
間のショートの原因、製造過程におけるパターニングの
妨げとなることがなく、安定した特性及び構造を持つ半
導体装置を製造することが可能となる。
【００３３】また、この発明によれば、最初のシリサイ
ド化工程において、あらかじめ半導体基板の温度をＣｏ
Ｓｉが生成されない温度（３５０℃以上４５０℃未満）
とすることで、ＣｏＳｉの生成の抑制、這い上がり現象
の抑制をすることが可能になり、これによって素子間の
ショートの原因、製造過程におけるパターニングの妨げ
となることがなく、安定した特性及び構造を持つ半導体
装置を製造することが可能となる。
ド化工程において、あらかじめ半導体基板の温度をＣｏ
Ｓｉが生成されない温度（３５０℃以上４５０℃未満）
とすることで、ＣｏＳｉの生成の抑制、這い上がり現象
の抑制をすることが可能になり、これによって素子間の
ショートの原因、製造過程におけるパターニングの妨げ
となることがなく、安定した特性及び構造を持つ半導体
装置を製造することが可能となる。
【００３４】さらに、この発明によれば、Ｃｏ2Ｓｉ生
成の際のコバルトの消費速度が１５０Å／ｍｉｎとなる
ように処理を行うことでシリサイド化プロセスにおける
這い上がり現象の抑制をすることが可能となり、これに
よって素子間のショートの原因、製造過程におけるパタ
ーニングの妨げとなることがなく、安定した特性及び構
造を持つ半導体装置を製造することが可能となる。
成の際のコバルトの消費速度が１５０Å／ｍｉｎとなる
ように処理を行うことでシリサイド化プロセスにおける
這い上がり現象の抑制をすることが可能となり、これに
よって素子間のショートの原因、製造過程におけるパタ
ーニングの妨げとなることがなく、安定した特性及び構
造を持つ半導体装置を製造することが可能となる。
【００３５】また、この発明によれば、Ｃｏ2Ｓｉの生
成速度が２００Å／ｍｉｎとなるように処理を行うこと
でシリサイド化プロセスにおける這い上がり現象の抑制
をすることが可能となり、これによって素子間のショー
トの原因、製造過程におけるパターニングの妨げとなる
ことがなく、安定した特性及び構造を持つ半導体装置を
製造することが可能となる。
成速度が２００Å／ｍｉｎとなるように処理を行うこと
でシリサイド化プロセスにおける這い上がり現象の抑制
をすることが可能となり、これによって素子間のショー
トの原因、製造過程におけるパターニングの妨げとなる
ことがなく、安定した特性及び構造を持つ半導体装置を
製造することが可能となる。
【００３６】さらに、この発明によれば、最初の熱処理
によって生成されるコバルトとシリコンの化合物がＣｏ
2Ｓｉのみであるため、シリサイド化プロセスにおける
這い上がり現象の抑制をすることが可能となり、これに
よって素子間のショートの原因、製造過程におけるパタ
ーニングの妨げとなることがなく、安定した特性及び構
造を持つ半導体装置を製造することが可能となる。
によって生成されるコバルトとシリコンの化合物がＣｏ
2Ｓｉのみであるため、シリサイド化プロセスにおける
這い上がり現象の抑制をすることが可能となり、これに
よって素子間のショートの原因、製造過程におけるパタ
ーニングの妨げとなることがなく、安定した特性及び構
造を持つ半導体装置を製造することが可能となる。
【図１】 この発明の実施の形態１を示す半導体装置の
断面図である。
断面図である。
【図２】 この発明の実施の形態１の製造フローを示す
断面図である。
断面図である。
【図３】 この発明の実施の形態１の製造フローを示す
断面図である。
断面図である。
【図４】 この発明の実施の形態１の製造フローを示す
断面図である。
断面図である。
【図５】 この発明の実施の形態１の製造フローを示す
断面図である。
断面図である。
【図６】 この発明の実施の形態１の説明に必要な図で
ある。
ある。
【図７】 この発明の実施の形態１の説明に必要な図で
ある。
ある。
【図８】 従来の技術による半導体装置を示す断面図で
ある。
ある。
【図９】 従来の技術による半導体装置を示す断面図で
ある。
ある。
【図１０】 従来の技術による半導体装置を示す断面図
である。
である。
１．半導体基板 ２．素子分離領域 ３．ゲート電極 ４．ゲート絶縁膜 ５．多結晶シリコン膜 ６、９．コバルト
ダイシリサイド層 ７．サイドウォール ８．ソース／ドレ
イン拡散領域 １０．コバルト層 １１、１２．コバ
ルトシリサイド層
ダイシリサイド層 ７．サイドウォール ８．ソース／ドレ
イン拡散領域 １０．コバルト層 １１、１２．コバ
ルトシリサイド層
Claims (5)
- 【請求項１】 シリコンウェハ、多結晶シリコン膜のい
ずれか一方、若しくは両方に接してコバルト層を形成
し、３５０℃以上４５０℃未満の温度で熱処理すること
でＣｏ2Ｓｉ膜を形成する第一の工程、上記Ｃｏ2Ｓｉ膜
に対し熱処理を行うことでＣｏＳｉ2膜に変化させる第
二の工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 シリコンウェハ、シリコンウェハ上に積
層された多結晶シリコン膜のいずれか一方、若しくは両
方を３５０℃以上４５０℃未満の温度に保った状態で、
上記シリコンウェハ、多結晶シリコン膜の上層にコバル
ト層を積層することで、Ｃｏ2Ｓｉ膜を形成する第一の
工程、上記Ｃｏ2Ｓｉ膜に対し、熱処理を行うことでＣ
ｏＳｉ2に変化させる第二の工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 第一の工程の熱処理において、コバルト
の消費速度が１５０Å／ｍｉｎ以下であることを特徴と
する請求項１、２のいずれか一項記載の半導体装置の製
造方法。 - 【請求項４】 第一の工程の熱処理において、Ｃｏ2Ｓ
ｉ膜の成長速度が２００Å／ｍｉｎ以下であることを特
徴とする請求項１、２のいずれか一項記載の半導体装置
の製造方法。 - 【請求項５】 第一の工程の熱処理によって生成される
コバルトとシリコンの化合物は、Ｃｏ2Ｓｉのみである
ことを特徴とする請求項１、２のいずれか一項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03220296A JP3629326B2 (ja) | 1996-02-20 | 1996-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03220296A JP3629326B2 (ja) | 1996-02-20 | 1996-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232253A true JPH09232253A (ja) | 1997-09-05 |
| JP3629326B2 JP3629326B2 (ja) | 2005-03-16 |
Family
ID=12352330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03220296A Expired - Fee Related JP3629326B2 (ja) | 1996-02-20 | 1996-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3629326B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1083971A (ja) * | 1996-09-05 | 1998-03-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
| JPH11283935A (ja) * | 1998-03-30 | 1999-10-15 | Nec Corp | 半導体装置の製造方法 |
| JP2001223178A (ja) * | 2000-02-09 | 2001-08-17 | Semiconductor Leading Edge Technologies Inc | 半導体装置および半導体装置の製造方法 |
| US6399494B1 (en) * | 2000-11-28 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Method of making a semiconductor device |
| KR100350600B1 (ko) * | 1999-02-24 | 2002-08-28 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| JP2003168652A (ja) * | 2001-11-29 | 2003-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2006041101A (ja) * | 2004-07-26 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2006516176A (ja) * | 2002-11-21 | 2006-06-22 | クリー マイクロウエイブ リミテッド ライアビリティ カンパニー | 水平拡散ｍｏｓトランジスタ（ｌｄｍｏｓ）及びその製造方法 |
| WO2008047564A1 (fr) * | 2006-09-29 | 2008-04-24 | Nec Corporation | Procédé de fabrication de dispositif semi-conducteur et dispositif semi-conducteur |
-
1996
- 1996-02-20 JP JP03220296A patent/JP3629326B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006041101A (ja) * | 2004-07-26 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP4584645B2 (ja) * | 2004-07-26 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| WO2008047564A1 (fr) * | 2006-09-29 | 2008-04-24 | Nec Corporation | Procédé de fabrication de dispositif semi-conducteur et dispositif semi-conducteur |
| JPWO2008047564A1 (ja) * | 2006-09-29 | 2010-02-25 | 日本電気株式会社 | 半導体装置の製造方法及び半導体装置 |
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|---|---|
| JP3629326B2 (ja) | 2005-03-16 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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