KR100350600B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 코발트 실리사이드층이 형성되는 반도체 장치의 제조 방법을 제공한다.
이 방법에서, 반도체 기판을 준비하고, 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적한다. 그 후, 반도체 기판을 대기에 노출시키지 않고서 300℃와 400℃ 사이의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적한다. 바람직하게는, 소정 시간동안 질소 분위기에서 500℃ 이상의 온도에서 반도체 기판을 고속 열처리한다. 또한, 반도체 기판 상의 코발트 부분 또는 코발트 산화물 부분의 적어도 일부를 습식 에칭에 의해 제거한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로는, P형게이트 전극, P형 소스/드레인 영역, N형 게이트 전극 및 N형 소스/드레인 영역의 저항을 낮추기 위해, 각각의 이들 전극 및 영역 상에 실질적으로 동일한 시트 저항을 갖는 금속 실리사이드층을 자기 정합적으로 동시에 형성할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 방법 중의 하나로서 공지되어 있는 종래의 살리사이드(SALICIDE) 공정, 즉 자기 정합 실리사이드 공정이 일본 특개평8-069497호에 개시되어 있다. 도면들을 참조하여, 이러한 종래의 반도체 장치의 제조 방법을 설명한다.
도 7a 및 도 7b와, 도 8a 및 도 8b는 종래의 반도체 장치의 제조 방법에 따른 각각의 공정 후에 얻어진 반도체 장치 기판의 일부 단면을 공정 단계 순으로 도시하고 있다.
우선, 도 7a에 나타낸 바와 같이, P 채널 트랜지스터가 형성될 실리콘 웨이퍼 또는 실리콘 기판(201)의 영역에, 공지된 방법, 예를 들면 이온 주입법 등을 이용하여 N형 웰(202)을 형성한다. 그 후, 실리콘 기판(201)의 표면 상에, 선택 산화법을 이용하여 필드 산화막(203)을 형성한다. 그 다음, 필드 신화막(203)에 의해 둘러싸인 액티브 영역 내에 실리콘 산화막 등으로 이루어진 게이트 절연막(204)을 형성하고, 게이트 전극이 되는 다결정 실리콘(폴리실리콘)막을 게이트 절연막(204) 상에 형성한다. 그 후, 공지된 방법을 이용하여 폴리실리콘막 내에 인을 도핑하여, 폴리실리콘막의 전기 저항을 낮춘다. 그 후, 공지된 포토리소그래피법 및 건식 에칭법을 이용하여, 폴리실리콘막을 패터닝하여, 도 7a에 나타낸 바와 같이 게이트 전극(205)을 형성한다.
다음에, 게이트 전극(205), 필드 산화막(203) 및 포토리소그래피법에 의해 마스크로서 형성되는 도시하지 않은 레지스트막을 이용하는 이온 주입법에 의해, N 채널 트랜지스터가 형성될 실리콘 기판(201)의 액티브 영역에 소정의 낮은 불순물 농도를 갖는 N형 불순물 확산층(206)을 형성한다. 마찬가지로, 게이트 전극(205), 필드 산화막(203) 및 포토그래피법에 의해 마스크로서 형성되는 레지스트막을 이용하는 이온 주입법에 의해, N형 웰(202)에 소정의 낮은 불순물 농도를 갖는 P형 불순물 확산층(207)을 형성한다. 그 후, 게이트 전극(205)의 측면 상에, 공지된 CVD 기술 및 공지된 에칭 기술을 이용하여 실리콘 산화막 또는 실리콘 질화막으로 이루어진 측벽 스페이서(208)를 형성한다.
그 후, 게이트 전극(205), 측벽 스페이서(208), 필드 산화막(203) 및 포토리소그래피법에 의해 마스크로서 형성되는 도시하지 않은 레지스트막을 이용하는 이온 주입법에 의해, N형 불순물 확산층(206)보다 불순물 농도가 높은 N형 소스/드레인 영역(209)을 N 채널 트랜지스터가 형성되는 실리콘 기판(201)의 액티브 영역 내에 형성한다. 마찬가지로, 게이트 전극(205), 측벽 스페이서(208), 필드 산화막(203) 및 포토리소그래피법에 의해 마스크로서 형성되는 도시하지 않은 레지스트막을 이용하는 이온 주입법에 의해, P형 불순물 확산층(207)보다 불순물 농도가 높은 P형 소스/드레인 영역(210)을 N형 웰 내에 형성한다. 이온 주입 후, 필요한 경우에 열처리 공정을 수행한다. 이들 공정 단계에 의해, N형 소스/드레인 영역(209) 및 P형 소스/드레인 영역(210)이 경도핑된 드레인(LDD) 구조로서 형성된다. 따라서, 도 7a에 대한 구조가 얻어진다.
N형 소스/드레인 영역(209)을 형성하기 위한 이온 주입 공정 및 P형 소스/드레인 영역(210)을 형성하기 위한 이온 주입 공정에서, 게이트 전극을 마스크로서 사용하여 불순물들을 게이트 전극(205) 내로 또한 주입한다는 것을 주지하여야 한다. 따라서, N 채널 트랜지스터의 측면 상의 게이트 전극(205)은 적어도 그 상부에서 N 도전형을 가지며, 이후 N형 게이트 전극(205a)이라 칭한다. 또한, P 채널 트랜지스터의 측면 상의 게이트 전극(205)은 적어도 그 상부에서 P 도전형을 가지며, 이후 P형 게이트 전극(205b)이라 칭한다.
그 후, 도시하지 않았지만 게이트 전극으로서 폴리실리콘막의 표면 상 및 실리콘 기판의 표면 상에 형성된 자연 산화막을 에칭 등에 의해 제거한다. 그 후, 기판을 도시하지 않은 마그네트론 스퍼터링 장치의 챔버 내에 놓는다. 200℃ 내지 500℃ 범위, 예를 들면 450℃의 온도로 기판을 가열하면서 기판의 전체 표면 상에 스퍼터링에 의해 고융점 금속인 코발트를 퇴적한다. 이에 따라, 도 7b에 나타낸 바와 같이, 필드 산화막(203), 측벽 스페이서(208) 상에 코발트막(211)이 형성된다. 한편, N형 게이트 전극(205a), P형 게이트 전극(205b), N형 소스/드레인 영역(209) 및 P형 소스/드레인 영역(210) 상에 퇴적된 코발트막은 표면 반응을 통해 기초 물질, 즉 단결정 실리콘 또는 폴리실리콘과 화학적으로 반응하여, 다이코발트 모노실리사이드(Co2Si)막(212)을 형성한다.
그러나, 본 발명의 발명자의 분석에 따르면, 도 7b에 나타낸 바와 같이, N형게이트 전극(205a), P형 게이트 전극(205b), N형 소스/드레인 영역(209) 및 P형 소스/드레인 영역(210) 상에 형성된 다이코발트 모노실리사이드(Co2Si)막의 일부 중에, P형 게이트 전극(205b) 및 P형 소스/드레인 영역(210) 상에 형성된 다이코발트 모노실리사이드(Co2Si)막(212a) 내의 다이코발트 모노실리사이드의 일부가 실리콘과 화학적으로 반응하여 코발트 모노실리사이드(CoSi)를 생성한다. 또한, P형 게이트 전극(205b) 및 P형 소스/드레인 영역(210) 상에 형성된 다이코발트 모노실리사이드(Co2Si)막(212a)의 상부 상에, 코발트막 부분(211a)이 반응하지 않고 남게 된다.
다음에, 도 8a에 나타낸 바와 같이, 500℃ 이상의 온도로 질소 분위기에서 고속 열처리(RTA) 공정을 수행한다. 이에 따라, 다이코발트 모노실리사이드(Co2Si) 부분과 N형 게이트 전극(205a), P형 게이트 전극(205b), N형 소스/드레인 영역(209) 및 P형 소스/드레인 영역(210) 상의 코발트 모노실리사이드 부분과의 반응이 또한 진행되어, 코발트 모노실리사이드 및/또는 코발트 다이실리사이드(CoSi2)를 포함하는 막(213)이 형성된다.
필드 산화막(203) 및 측벽 스페이서(208) 상에 존재하는 코발트막(211)은, 막의 일부 예를 들면 표면 부분이 산화되는 막으로 된다. 또한, 본 발명의 발명자에 의한 분석에 따르면, P형 게이트 전극(205b) 및 P형 소스/드레인 영역(210) 상에 형성된 다이코발트 모노실리사이드(Co2Si)막(212a)의 상부 상에 존재하는 코발트막 부분(211a)도 막의 일부 예를 들면 표면 부분이 산화되는 막으로 된다.
도 8b에 도시된 바와 같이, 기판을 염산과 과산화수소의 혼합 수용액에 담근다. 이러한 습식 에칭에 의해, 미반응으로 남게 되거나 부분적으로 산화되는 코발트막 부분이 선택적으로 제거된다. 그 후, 상술한 RTA보다 높은 온도, 예를 들면 800℃에서 RTA 공정을 수행한다. 이 공정에 의해, 막(213) 내의 코발트 모노실리사이드가 완전히 반응하게 되어 코발트 다이실리사이드막(214)을 형성한다. 이에 따라, 도 8b에 나타낸 구조가 얻어진다.
상술한 종래의 제조 방법을 이용하여 게이트 전극 및 소스/드레인 영역 상에 코발트 다이실리사이드막(214)과 같은 금속 실리사이드막을 형성하는 반도체 장치에서는, P형 게이트 전극 및 P형 소스/드레인 영역 상의 금속 실리사이드막의 시트 저항값이 N형 게이트 전극 및 N형 소스/드레인 영역 상의 금속 실리사이드막의 시트 저항값에 비해 커진다. 따라서, P형 트랜지스터의 동작 속도가 N형 트랜지스터의 동작 속도에 비해 느려진다는 문제점을 야기한다.
본 발명의 발명자는 이러한 문제점에 대한 원인 분석을 행하였다. 상술한 종래의 살리사이드 공정, 즉 자기 정합 실리사이드 공정에서는, 코발트의 스퍼터링을 한 단계에서 수행하여, 퇴적된 코발트를 규화(silicify)하여 코발트 실리사이드막을 형성한다. 이 경우, N형 게이트 전극(205a) 및 N형 소스/드레인 영역(209) 상의 규화의 반응 속도와 P형 게이트 전극(205b) 및 P형 소스/드레인 영역(210) 상의 규화의 반응 속도가 서로 다르기 때문에, 스퍼터링 직후에 형성된 코발트 실리사이드막의 상(phase)이 서로 다르다. 이에 대한 원인은 다음과 같은 것으로 생각된다.
N형 실리콘으로 이루어진 N형 소스/드레인 영역(209) 및 N형 게이트 전극(205a) 상에서는, 다이코발트 모노실리사이드(Co2Si) 상이 열역학적으로 안정하다. 상술한 종래 방법의 스퍼터링시 기판의 온도를 고려하면, 스퍼터링에 의해 N형 게이트 전극(205a) 및 N형 소스/드레인 영역(209) 상에 퇴적된 금속 코발트가 실리콘과 화학적으로 반응하여 다이코발트 모노실리사이드를 생성하지만, 생성된 다이코발트 모노실리사이드가 실리콘과 화학적으로 반응하여 코발트 모노실리사이드(CoSi)를 생성하는 것을 고려하기는 어렵다.
한편, P형 실리콘으로 이루어진 P형 소스/드레인 영역(210) 및 P형 게이트 전극(205b) 상에, 다이코발트 모노실리사이드(Co2Si) 상의 열역학 전위가 코발트 모노실리사이드(CoSi) 상 및 금속 코발트(Co) 상보다 높고, 다이코발트 모노실리사이드(Co2Si) 상이 열역학적으로 불안정하다. 따라서, 상술한 종래 방법의 스퍼터링시 기판의 온도를 고려하면, 스퍼터링에 의해 P형 게이트 전극(205b) 및 P형 소스/드레인 영역(210) 상에 퇴적된 금속 코발트가 실리콘과 화학적으로 반응하여 다이코발트 모노실리사이드를 생성하고, 동시에 생성된 다이코발트 모노실리사이드의 일부가 또한 실리콘과 화학적으로 반응하여 코발트 모노실리사이드(CoSi)를 생성한다. 따라서, P형 게이트 전극(205b) 및 P형 소스/드레인 영역(210) 상에, 미리 퇴적된 코발트와 실리콘의 화학 반응에 의해 생성되는 다이코발트 모노실리사이드가 실리콘과 화학적으로 반응하여 코발트 모노실리사이드를 생성한다. 이 때문에, 스퍼터링 진행시, 최외측 표면 부분에서 새롭게 퇴적된 코발트가 점차적으로 확산되는 것이 어렵게 된다.
따라서, 후에 퇴적되는 코발트가 다이코발트 모노실리사이드를 생성하기 위한 반응을 일으키기가 더욱 어렵게 되고, 후에 퇴적된 코발트의 일부가 반응없이 코발트막 부분으로서 남게 된다. 따라서, P형 게이트 전극(205b) 및 P형 소스/드레인 영역(210) 상에 있는 코발트 모노실리사이드 및 다이코발트 모노실리사이드를 포함하는 막 상에 코발트막이 존재한다. 이 코발트막은 반응하지 않고, 대기에서 냉각 및 노출되어, 코발트막의 일부 또는 전체가 산화된다. 코발트막의 산화된 부분은 스퍼터링 후에 수행되는 RTA 공정에서도 규화되지 않고, RTA 공정 후에 수행되는 습식 에칭에 의해 제거된다. 따라서, P형 게이트 전극(205b) 및 P형 소스/드레인 영역(210) 상에 최종적으로 형성된 코발트 다이실리사이드(CoSi2)막(214)의 두께가 N형 게이트 전극(205a) 및 N형 소스/드레인 영역(209) 상에 최종적으로 형성된 코발트 다이실리사이드(CoSi2)보다 얇게 된다.
상술한 종래 기술에서는, 이러한 이유로 인해, P형 게이트 전극 및 P형 소스/드레인 영역 상의 금속 실리사이드막의 시트 저항값이 N형 게이트 전극 및 N형 소스/드레인 영역 상의 금속 실리사이드막의 시트 저항값에 비해 크게 되고, P형 트랜지스터의 동작 속도가 N형 트랜지스터의 동작 속도에 비해 느려진다.
따라서, 본 발명의 목적은, 기초층에 의해 영향을 받지 않고서 반도체 기판상에 저저항의 금속 실리사이드막을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 반도체 기판 상에 스퍼터링에 의해 고융점의 금속을 퇴적하고 기초층과 금속을 반응시켜 반도체 기판 상에 금속 실리사이드막을 형성할 때, 기초층에 의해 영향을 받지 않고서 반도체 기판 상에 저저항의 금속 실리사이드막을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 실질적으로 동일한 시트 저항을 갖는 코발트 실리사이드막을 P형 실리콘을 포함하는 영역과 N형 실리콘을 포함하는 영역 양쪽에 자기 정합적으로 동시에 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 실질적으로 동일한 두께를 갖는 코발트 실리사이드막을 P형 실리콘을 포함하는 영역과 N형 실리콘을 포함하는 영역 양쪽에 자기 정합적으로 동시에 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, P형 게이트 전극 및 P형 소스/드레인 영역의 배선 저항을 N형 게이트 전극 및 N형 소스/드레인 영역보다 낮게 할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 실질적으로 동일한 시트 저항을 갖는 금속 실리사이드막을 P형 게이트 전극, P형 소스/드레인 영역, N형 게이트 전극 및 N형 소스/드레인 영역 상에 자기 정합적으로 동시에 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 실질적으로 동일한 두께를 갖는 금속 실리사이드막을 P형 게이트 전극, P형 소스/드레인 영역, N형 게이트 전극 및 N형 소스/드레인 영역 상에 자기 정합적으로 동시에 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, P 채널 MOS 트랜지스터의 동작 속도를 N 채널 MOS 트랜지스터보다 빠르게 할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 한 양태에 따르면, 반도체 기판 상에 코발트 실리사이드층이 형성된 반도체 장치의 제조 방법에 있어서, 반도체 기판을 준비하는 단계; 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적하는 단계; 및 대략 200℃의 온도에서 반도체 기판을 가열하면서 반도체 기판 상에 코발트를 퇴적한 후, 반도체 기판을 대기에 노출시키지 않고서, 300℃와 400℃ 사이의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적하는 단계를 포함한다.
이 경우, 반도체 기판은 실리콘 기판인 것이 바람직하다.
또한, 상기 방법은, 300℃와 400℃ 사이의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적한 후에, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 반도체 기판을 고속 열처리하는 단계를 더 포함하는 것이 바람직하다.
상기 방법은, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 반도체 기판을 고속 열처리한 후에, 습식 에칭에 의해 반도체 기판 상의 코발트 부분 또는 코발트 산화물 부분의 적어도 일부를 제거하는 단계를 포함하는 것이 이롭다.
또한, 상기 방법은, 습식 에칭에 의해 반도체 기판 상의 코발트 부분 또는 코발트 산화물 부분의 적어도 일부를 제거한 후에, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 반도체 기판을 고속 열처리하는 온도보다 높은 온도에서 소정 시간 동안 반도체 기판을 추가적으로 고속 열처리하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 방법은, 반도체 기판을 준비한 후와 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상의 코발트를 퇴적하기 전에, 반도체 기판 상에 게이트 전극 및 불순물 확산층 중 적어도 하나를 형성하는 단계를 더 포함하는 것이 이롭다.
또한, 상기 방법은, 반도체 기판을 준비한 후와 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적하기 전에, 반도체 기판 상에 P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적하는 단계 및 300℃와 400℃ 사이의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적하는 단계에서, 코발트는 P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역 상에 동시에 퇴적되는 것이 바람직하다.
또한, P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역 상에 퇴적된 코발트의 규화에 의해, P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역 상에 코발트 실리사이드층이 자기 정합적으로 형성되는 것이 바람직하다.
본 발명의 다른 양태에 따르면, 반도체 기판 상에 코발트 실리사이드층이 형성되는 반도체 장치의 제조 방법에 있어서, 반도체 기판을 준비하는 단계; 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적하는 단계; 및 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적한 후에, 반도체 기판을 대기에 노출시키지 않고서 300℃와 400℃ 사이의 온도에서 2분 이상 반도체 기판 상에 퇴적된 코발트를 가열하는 단계를 포함한다.
반도체 기판은 실리콘 기판인 것이 바람직하다.
또한, 코발트 실리사이드층은 자기 정합 실리사이드층인 것이 바람직하다.
또한, 상기 방법은, 300℃와 400℃ 사이의 온도에서 2분 이상 반도체 기판 상의 코발트를 가열한 후에, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 반도체 기판을 고속 열처리하는 단계를 더 포함하는 것이 바람직하다.
상기 방법은, 소정 시간 동안 500℃ 이상의 온도에서 반도체 기판을 고속 열처리한 후에, 습식 에칭에 의해 코발트 부분 또는 코발트 산화물 부분의 적어도 일부를 제거하는 단계를 더 포함하는 것이 이롭다.
또한, 상기 방법은, 습식 에칭에 의해 반도체 기판 상의 코발트 부분 또는코발트 산화물 부분의 적어도 일부를 제거한 후에, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 반도체 기판을 고속 열처리하는 온도보다 높은 온도에서 소정 시간 동안 반도체 기판을 추가적으로 고속 열처리하는 단계를 더 포함하는 것이 이롭다.
또한, 상기 방법은, 반도체 기판을 준비한 후에 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적하기 전에, 반도체 기판 상에 게이트 전극 및 불순물 확산층 중의 적어도 하나를 형성하는 단계를 포함하는 것이 이롭다.
상기 방법은, 반도체 기판을 준비한 후에 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적한 후에, 반도체 기판 상에 P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소소/드레인 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 대략 200℃의 온도에서 반도체 기판을 가열하면서 스퍼터링에 의해 반도체 기판 상에 코발트를 퇴적하는 단계에서, P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역 상에 코발트가 동시에 퇴적되는 것이 바람직하다.
또한, P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역 상에 퇴적된 코발트의 규화에 의해, P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역 상에 코발트 실리사이드층이 자기 정합적으로 형성되는 것이 바람직하다.
여기서, 본 발명의 기능적인 원리 등에 대해 설명한다. 본 발명의 발명자는 연구를 행하여 본 발명의 상기한 목적을 달성할 수 있는 반도체 장치의 제조 방법을 실현하였다. 연구 결과, 발명자는 종래 기술에서, P형 게이트 전극 및 P형 소스/드레인 영역 상에 형성된 금속 실리사이드막의 시트 저항값이 N형 게이트 전극 및 N형 소스/드레인 영역 상에 형성된 금속 실리사이드막의 시트 저항값에 비해 크게 되는 원인을 알아냈다. 그 원인은, 코발트의 스퍼터링 공정에서 기판의 온도가 매우 높으면, 그레인 성장이 불충분한 다이코발트 모노실리사이드가 쉽게 코발트 모노실리사이드로 되는 것이다. 이러한 원인을 고려하여, 발명자는 본 발명의 목적을 달성하기 위해 다음의 제조 방법을 제안한다.
제1 제조 방법에서는, 우선, 대략 200℃의 온도에서 기판을 가열하면서 스퍼터링에 의해 기판 상에 코발트를 퇴적한다. 이어서, 기판을 대기에 노출시키지 않고서 다른 챔버로 전송하고, 300℃ 이상 400℃ 이하의 온도 범위 내의 온도에서 기판을 가열하면서 스퍼터링에 의해 기판 상에 코발트를 퇴적한다.
선택적으로, 제2 제조 방법에서는, 우선, 200℃의 온도에서 기판을 가열하면서 스퍼터링에 의해 기판 상에 코발트를 퇴적한다. 이어서, 기판을 대기에 노출시키지 않고서 다른 챔버로 전송하고, 2분 이상의 시간 주기 동안 300℃ 이상 400℃ 이하의 온도 범위 내의 온도에서 기판을 가열 또는 열처리하며, 즉 2분 이상의 시간 주기 동안 300℃ 이상 400℃ 이하의 온도 범위 내의 온도에서 기판 상에 형성된 코발트를 포함하는 막을 가열한다.
상기 간단히 언급한 제1 및 제2 방법에 대하여 상세히 설명한다. 양 방법에서는, 트랜지스터 등을 포함하는 소정 구조가 형성된 실리콘 기판을 우선 준비한다. 그리고, 불화수소산의 수용액을 이용하는 에칭에 의해 실리콘 기판 표면 상의 자연 산화막을 제거한다. 그 후, 스퍼터링 장치의 제1 챔버 내로 실리콘 기판을 전송한다.
다음에, 제1 제조 방법의 경우, 대략 200℃의 온도에서 기판을 가열하면서 제1 챔버에서의 스퍼터링에 의해 기판 전체 영역 상에 코발트를 퇴적한다. 다음에, 대기에 기판을 노출시키지 않고서 제1 챔버와 다른 제2 챔버로 기판을 전송하고, 300℃ 이상 400℃ 이하의 온도 범위 내의 온도에서 기판을 가열하면서, 스퍼터링에 의해 기판의 전체 영역 상에 코발트를 퇴적한다.
제2 제조 방법의 경우, 우선, 대략 200℃의 온도에서 기판을 가열하면서, 제1 챔버에서의 스퍼터링에 의해 기판 상에 코발트를 퇴적한다. 다음에, 기판을 대기에 노출시키지 않고 제1 챔버와 다른 제2 챔버로 기판을 전송하고, 2분 이상의 시간 주기 동안 300℃ 이상 400℃ 이하의 온도 범위 내의 온도에서 기판을 가열 또는 열처리하며, 즉 2분 이상의 시간 주기 동안 300℃ 이상 400℃ 이하의 온도 범위 내의 온도에서 기판 상에 형성된 코발트를 포함하는 막을 가열한다.
또한, 비교예의 제조 방법에서는, 대략 450℃의 온도에서 기판을 가열하면서 제1 챔버에서의 한 단계의 스퍼터링에 의해 기판의 전체 영역 상에 코발트를 퇴적한다. 이 방법은 상술한 종래 방법에 대응한다.
그 후, 이들 3가지의 제조 방법 각각에서, 다음의 공정 단계를 순차 수행한다. 즉, 제1 열처리 공정, 즉 제1 고속 열처리(RTA) 공정; 습식 에칭에 의해 측벽스페이서, 필드 산화막 상에 퇴적된 코발트막을 제거하는 공정; 및 제2 열처리 공정, 즉 제2 고속 열처리(RTA) 공정을 순차 수행한다. 그 다음, P형 게이트 전극 및 N형 게이트 전극 상에 최종적으로 형성된 코발트 실리사이드막, 즉 코발트 다이실리사이드막의 시트 저항값을 측정하여 비교하였다.
측정 결과, 제1 및 제2 제조 방법에 의해 형성된 P형 게이트 전극 상의 코발트 실리사이드막의 시트 저항값은 비교예의 제조 방법에 의해 형성된 P형 게이트 전극 상의 코발트 실리사이드막의 시트 저항값보다, 예를 들면 대략 10% 이상 작아졌다. 한편, N형 게이트 전극 상의 코발트 실리사이막의 시트 저항값에 대해서는, 제1 제조 방법, 제2 제조 방법 및 비교에의 제조 방법에서 큰 차이가 없었다. 또한,제1 및 제2 제조 방법에 의해 형성된 P형 게이트 전극 상의 코발트 실리콘막의 시트 저항값은 제1 및 제2 제조 방법에 의해 형성된 N형 게이트 전극 상의 코발트 실리사이드막의 시트 저항값과 거의 동일하다.
이러한 결과 원인을 분석해 본 바, P형 실리콘 기판 또는 P형 실리콘막, 여기서는 P형 게이트 전극 상에 다음과 같은 현상이 발생하는 것을 알았다.
제1 제조 방법에서는, 대략 200℃의 저온에서 기판을 가열하면서 스퍼터링에 의해 기판 상에 코발트를 퇴적하고, 그 후, 300℃ 이상 400℃ 이하의 비교적 고온에서 기판을 가열하면서 기판 상에 코발트를 더 퇴적하였다. 따라서, 먼저 생성된 다이코발트 모노실리사이드(Co2Si)의 그레인 성장의 충분한 진행 후에, 다이코발트 모노실리사이드(Co2Si)에서 코발트 모노실리사이드(CoSi)로의 상 변화가 발생한다. 이와 같이, 실리사이드를 형성하는 제1 반응인 다이코발트 모노실리사이드의 생성 반응이 쉽게 진행하여 반응하지 않는 코발트가 남지 않는다. 코발트 모노실리사이드 부분을 포함할 수 있는 다이코발트 모노실리사이드막이 코발트 다이실리사이드 부분을 포함할 수 있는 코발트 모노실리사이드(CoSi)막을 생성하도록 스퍼터링 후에 수행되는 제1 열처리 공정에서 실리콘 기판 또는 실리콘막 내에서 실리콘과 또한 반응한다. 이 코발트 모노실리사이드막은 제1 열처리 공정 후에 수행된 습식 에칭 공정에서 제거되지 않고, 습식 에칭 공정 후에 수행된 제2 열처리 공정에서 실리콘과 또한 반응하여 코발트 다이실리사이드(CoSi2)막을 형성한다. 따라서, 최종적으로 형성된 코발트 다이실리사이드막의 두께는 감소되지 않는다.
그 결과, 상술한 제1 제조 방법에 따르면, P형 게이트 전극 상의 코발트 다이실리사이드막의 시트 저항값이 N형 게이트 전극 상의 코발트 다이실리사이드막의 시트 저항값보다 더 낮게 된다. 또한, 게이트 전극 상의 코발트 다이실리사이드막과 마찬가지로, P형 소스/드레인 영역 상의 코발트 다이실리사이드막의 시트 저항값도 N형 소스/드레인 영역 상의 코발트 다이실리사이드막의 시트 저항값보다 더 낮게 된다.
또한, 제2 제조 방법에서는, P형 게이트 전극 상에 최종적으로 형성된 코발트 다이실리사이드(CoSi2)막의 두께가 마찬가지의 이유로 감소되지 않는다. 그 결과, P형 게이트 전극 상의 코발트 다이실리사이드막의 시트 저항값이 N형 게이트 전극 상의 코발트 다이실리사이드의 시트 저항값보다 낮게 된다. 또한, 게이트 전극 상의 코발트 다이실리사이드막과 마찬가지로, P형 소스/드레인 영역 상의 코발트 다이실리사이드막의 시트 저항값도 N형 소스/드레인 영역 상의 코발트 다이실리사이드막의 시트 저항값보다 낮게 된다.
한편, 비교예의 제조 방법에서는, 하나의 단계의 스퍼터링 공정에서 기판 상에 코발트를 퇴적한다. 즉, 대략 450℃의 고온에서 기판을 가열하면서, 스퍼터링에 의해 기판 상에 코발트를 퇴적한다. 따라서, 이러한 상태에서 먼저 생성된 다이코발트 모노실리사이드(Co2Si)의 그레인 성장이 충분히 진행되지 않고, 다이코발트 모노실리사이드(Co2Si)에서 코발트 모노실리사이드(CoSi)로의 상 변화가 발생한다. 이와 같이, 다이코발트 모노실리사이드(Co2Si)를 생성하기 위한 실리콘과 퇴적된 금속 코발트의 반응이 억제된다. 따라서, 미반응 금속 코발트막 부분이 스퍼터링에 의해 퇴적된 막의 상부에 남게 되고, 남겨진 금속 코발트막 부분이 산화되어 코발트 산화막이 형성된다. 이 코발트 산화막은 스퍼터링 후에 수행된 제1 열처리 공정에서 변화되지 않고, 제1 열처리 공정 후에 수행된 습식 에칭 공정에서 제거된다. 따라서, 제2 열처리 공정에 의해 P형 게이트 전극 상에 최종적으로 형성된 코발트 다이실리사이드(CoSi2)막의 두께가 감소된다.
그 결과, 상술한 비교예의 제조 방법에 따르면, P형 게이트 전극 상의 코발트 다이실리사이드막의 시트 저항값이 N형 게이트 전극 상의 코발트 다이실리사이드막의 시트 저항값보다 크게 된다. 또한, 게이트 전극 상의 코발트 다이실리사이드막과 마찬가지로, P형 소스/드레인 영역 상의 코발트 다이실리사이드막의 시트저항값도 N형 소스/드레인 영역 상의 코발트 다이실리사이드막의 시트 저항값보다 크게 된다.
도 1a 및 도 1b, 도 2a 및 도 2b는 본 발명의 반도체 장치의 제조 방법에 따른 각 공정 단계 후에 얻어진 반도체 장치 기판의 일부 횡 단면 구조를 공정 단계 순으로 도시한 횡 단면도.
도 3은 제1 실시예의 방법 및 종래 방법에 따른 P형 게이트 전극 및 N형 게이트 전극 상에 형성된 코발트 실리사이드막의 시트 저항과 게이트 전극 폭 간의 관계를 나타낸 그래프.
도 4는 제1 실시예의 방법 및 종래 방법에 따른 P형 확산층 및 N형 확산층 상에 형성된 코발트 실리사이드막의 시트 저항과 확산층의 폭 간의 관계를 나타낸 그래프.
도 5는 제2 실시예의 방법 및 종래 방법에 따른 P형 게이트 전극 및 N형 게이트 전극 상에 형성된 코발트 실리사이드막의 시트 저항과 게이트 전극 폭 간의 관계를 나타낸 그래프.
도 6은 제2 실시예의 방법 및 종래 방법에 따른 P형 확산층 및 N형 확산층 상에 형성된 코발트 실리사이드막의 시트 저항과 확산층의 폭 간의 관계를 나타낸 그래프.
도 7a 및 도 7b, 도 8a 및 도 8b는 종래의 반도체 장치의 제조 방법에 따른각 공정 단계 후에 얻어진 반도체 장치 기판의 일부 횡 단면 구조를 공정 단계 순으로 도시한 횡 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 실리콘 기판
102 : N 웰
103 : 필드 산화막
104 : 게이트 절연막
105 : 게이트 전극
106 : N형 불순물 확산층
107 : P형 불순물 확산층
108 : 측벽 스페이서
109 : N형 소스/드레인 영역
110 : P형 소스/드레인 영역
111 : 코발트막
112 : 다이코발트 모노실리사이드막
114 : 코발트 다이실리사이드막
도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1a 및 도 1b, 도 2a 및 도 2b는 본 발명의 제1 실시예인 반도체 장치의 제조 방법에 따른 각 공정 단계 후에 얻어진 반도체 장치 기판의 일부 횡 단면을 공정 단계 순으로 도시한다. 제1 실시예의 반도체 장치의 제조 방법은 상술한 제1 방법에 대응한다.
우선, 도 1a에 나타낸 바와 같이, 공지된 방법, 예를 들면 이온 주입법 등을 이용하여, P 채널 트랜지스터가 형성될 실리콘 웨이퍼 또는 실리콘 기판(101)의 영역에서 N 웰(102)을 형성한다. 그 다음, 선택 산화법을 이용하여 실리콘 기판(101)의 표면 상에 필드 산화막(103)을 형성한다. 필드 산화막(103)에 의해 둘러싸인 액티브 영역 내에 실리콘 산화막 등으로 이루어진 게이트 절연막(104)을 형성하고 나서, 게이트 전극이 되는 다결정 실리콘(폴리실리콘)막을 게이트 절연막(104) 상에 형성한다. 공지된 방법을 이용하여 폴리실리콘막 내에 인을 도핑하여, 폴리실리콘막의 전기 저항을 낮춘다. 그 후, 공지된 포토리소그래피법 및 건식 에칭법을 이용하여, 폴리실리콘막을 패터닝하고, 도 1a에 나타낸 바와 같에 게이트 전극(105)을 형성한다.
다음에, 게이트 전극(105), 필드 산화막(103) 및 포토리소그래피법에 의해 마스크로서 형성되는 도시하지 않은 레지스트막을 이용하는 이온 주입법에 의해,소정의 낮은 불순물 농도를 갖는 N형 불순물 확산층(106)을 N 채널 트랜지스터가 형성될 실리콘 기판(101)의 액티브 영역 내에 형성한다. 마찬가지로, 게이트 전극(105), 필드 산화막(103) 및 포토리소그래피법에 의해 마스크로서 형성되는 도시하지 않은 레지스트막을 이용하는 이온 주입법에 의해, 소정의 낮은 불순물 농도를 갖는 P형 불순물 확산층(107)을 N 웰(102) 내에 형성한다. 그 후, 게이트 전극(105)의 측면 상에, 공지된 CVD 기술 및 에칭 기술을 이용하여 실리콘 산화막 또는 실리콘 질화막으로 이루어진 측벽 스페이서(108)를 형성한다.
그 후, 게이트 전극(105), 측벽 스페이서(108), 필드 산화막(103) 및 포토리소그래피법에 의해 마스크로서 형성되는 도시하지 않은 레지스트막을 이용하는 이온 주입법에 의해, N형 불순물 확산층(106)보다 높은 불순물 농도를 갖는 N형 소스/드레인 영역을 N 채널 트랜지스터가 형성될 실리콘 기판(101)의 액티브 영역 내에 형성한다. 마찬가지로, 게이트 전극(105), 측벽 스페이서(108), 필드 산화막(103) 및 포토리소그래피법에 의해 마스크로서 형성되는 도시하지 않은 레지스트막을 이용하는 이온 주입법에 의해, P형 불순물 확산층(107)보다 높은 불순물 농도를 갖는 P형 소스/드레인 영역을 N 웰(102) 내에 형성한다. 이온 주입 후, 필요한 경우 열처리를 행한다. 이들 공정 단계에 의해, N형 소스/드레인 영역(109) 및 P형 소스/드레인 영역(110)이 경 도핑 드레인(LDD) 구조로서 형성된다. 이에 따라, 도 1a에 나타낸 구조가 얻어진다.
N형 소스/드레인 영역(109)을 형성하기 위한 이온 주입 공정 및 P형 소스/드레인 영역(110)을 형성하기 위한 이온 주입 공정에서는, 게이트 전극(105)이 마스크로서 사용되며 이 게이트 전극(105) 내에도 불순물이 주입된다. 따라서, N 채널 트랜지스터의 측면 상의 게이트 전극(105)이 적어도 그 상부에서 N 도전형을 가지며, 이후 N형 게이트 전극(105a)이라 칭한다. 또한, P 채널 트랜지스터의 측면 상의 게이트 전극(105)이 적어도 그 상부에서 P 도전형을 가지며, 이후 P형 게이트 전극(105b)이라 칭한다.
그리고, 게이트 전극인 폴리실리콘막의 표면 및 실리콘 기판의 표면 상에 형성된 도시하지 않은 자연 산화막을 에칭 등에 의해 제거한다. 그 후, 도시하지 않은 마그네트론 스퍼터링 장치의 제1 챔버 내에 기판을 배치한다. 대략 200℃의 온도에서 기판을 가열하면서 기판의 전체 표면 상에 스퍼터링에 의해 고융점 금속인 코발트를 퇴적한다. 예를 들면 기판이 배치된 기판 홀더를 가열하여 기판을 가열한다. 이에 따라, 도 1b에 나타낸 바와 같이, 필드 산화막(103), 측벽 스페이서 등에 코발트막(111)을 형성한다. 한편, N형 게이트 전극(105a), P형 게이트 전극(105b), N형 소스/드레인 영역(109) 및 P형 소스/드레인 영역(110) 상에 퇴적된 코발트막이 기초 물질, 즉 표면 반응을 통해 단결정 실리콘 또는 폴리실리콘과 화학적으로 반응하여 다이코발트 모노실리사이드(Co2Si)막(112)을 형성한다. 이 다이코발트 모노실리사이드(Co2Si)막(112)에서는, 코발트 모노실리사이드(CoSi)가 형성되기 어렵다.
그 후, 기판을 대기에 노출시키지 않고서 제1 챔버와는 다른 제2 챔버로 전송 배치한다. 그 다음, 대략 300℃ 내지 400℃의 온도 범위 내의 온도에서 기판을가열하면서, 스퍼터링에 의해 기판의 전체 영역 상에 코발트를 퇴적한다. 이에 따라, 다이코발트 모노실리사이드(Co2Si)막(112)에서는, 다이코발트 모노실리사이드(Co2Si)의 그레인 성장이 생겨, 다이코발트 모노실리사이드막(112)의 두께가 증가한다. 또한, 필드 산화막(103) 및 측벽 스페이서(108) 상의 코발트막(111)의 두께도 증가한다. 또한, 스퍼터링이 종료된 후, 즉 코발트의 퇴적이 종료된 후에도, 예를 들면 대략 300 내지 400℃의 온도에서 소정 시간 주기 동안 예를 들면 2분 이상 제2 챔버 내에서 기판을 가열하는 것이 더 바람직하다. 이에 따라, 다이코발트 모노실리사이드막(112) 내에 미반응 코발트 부분이 남는 것을 확실히 방지할 수 있다.
다음에, 도 2a에 나타낸 바와 같이, 500℃ 이상의 온도에서 질소 분위기에서 고속 열처리(RTA) 공정을 수행한다. 이에 따라, N형 게이트 전극(105a), P형 게이트 전극(105b), N형 소스/드레인 영역(109) 및 P형 소스/드레인 영역(110) 상의 다이코발트 모노실리사이드(Co2Si) 부분의 반응이 더 진행되어, 코발트 모노실리사이드 및/또는 코발트 다이실리사이드(CoSi2)를 포함하는 막(113)이 형성된다.
필드 산화막(103) 및 측벽 스페이서(108) 상에 존재하는 코발트막(111)은, 막의 일부 예를 들면 막의 표면 부분이 산화되는 막으로 된다. P형 게이트 전극(105b) 및 P형 소스/드레인 영역(110)의 최상부에서 코발트막 및 코발트의 산화막이 형성되지 않는다.
도 2b에 나타낸 바와 같이, 염산 및 과산화수소의 혼합 수용액 속에 기판을담근다. 이러한 습식 에칭에 의해, 미반응으로 남거나 부분적으로 산화되는 코발트막 부분이 선택적으로 제거된다. 그 후, 상술한 RTA보다 높은 온도, 예를 들면 800℃의 온도에서 RTA 공정을 수행한다. 이 공정에 의해, 막(113) 내의 코발트 모노실리사이드가 완전히 반응하여 코발트 다이실리사이드막(114)을 형성한다. 이에 따라, 도 2b에 나타낸 구조가 얻어진다.
이 실시예에 따라 제조된 반도체 장치, 예를 들면 MOS형 전계 효과 트랜지스터에서, N형 게이트 전극, P형 게이트 전극, N형 소스/드레인 영역, 및 P형 소스/드레인 영역 각각에 자기 정합적으로 형성된 코발트 다이실리사이드막은 양호한 표면 프로파일 및 낮은 시트 저항을 갖는다.
다음에, 본 발명의 제2 실시예에 따른 제조 방법에 대하여 설명한다. 제2 실시예에 따른 제조 방법은 상술한 제2 방법에 대응한다. 이 실시예에 따른 방법의 각 공정 단계 중에 얻어진 반도체 장치 기판의 일부 횡단면도가 도 1a 및 도 1b, 도 2a 및 도 2b에 나타낸 것과 실질적으로 유사하므로, 이들을 참조하여 이 방법에 대하여 설명한다.
제2 실시예에 따른 방법에서는, 제1 실시예와 유사한 공정 단계를 통해 게이트 전극(105), 측벽 스페이서(108), P형 소스/드레인 영역(109) 및 P형 소스/드레인 영역(100)을 포함하는 LDD 구조 등을 형성한다. 도 1a의 횡단면 구조가 얻어질 때까지는, 제2 실시예의 공정 단계가 제1 실시예와 동일할 수 있다.
그 다음, 게이트 전극인 폴리실리콘막의 표면 및 실리콘 기판의 표면 상에 형성된 도시하지 않은 자연 산화막을 에칭 등에 의해 제거한다. 다음에, 기판을 도시하지 않은 마그네트론 스퍼터링 장치의 제1 챔버 내에 배치한다. 대략 200℃의 온도에서 기판을 가열하면서 기판의 전체 표면 상에 스퍼터링에 의해 고융점 금속인 코발트를 퇴적한다. 예를 들면, 기판이 배치된 기판 홀더를 가열함으로써 기판이 가열된다. 이에 따라, 도 1b에 나타낸 바와 같이, 필드 산화막(103), 측벽 스페이서(108) 등에 코발트 산화막(111)이 형성된다. 한편, N형 게이트 전극(105a), P형 게이트 전극(105b), N형 소스/드레인 영역(109) 및 P형 소스/드레인 영역(110) 상에 퇴적된 코발트막이 표면 반응을 통해 기초 물질, 즉 단결정 실리콘 또는 폴리실리콘과 화학적으로 반응하여, 다이코발트 모노실리사이드(Co2Si)막(112)을 형성한다. 이 다이코발트 모노실리사이드(Co2Si)막(112)에서는, 코발트 모노실리사이드(CoSi)가 형성되기 어렵다.
그 후, 기판을 대기에 노출시키지 않고서 제1 챔버와는 다른 제2 챔버로 전송 배치한다. 그 후, 소정 시간, 예를 들면 2분 이상 대략 300℃ 내지 400℃의 온도에서 기판을 가열한다. 이에 따라, 다이코발트 모노실리사이드(Co2Si)막(112)도 가열되어, 다이코발트 모노실리사이드(Co2Si)막(112)에는 다이코발트 모노실리사이드(Co2Si)의 그레인 성장이 생겨 미반응된 코발트 부분이 거의 남지 않는다.
이후의 공정 단계, 즉 도 2a를 참조하여 설명한 공정 후의 공정 단계는 제1 실시예의 방법과 유사하다. 즉, 500℃ 이상의 온도에서 질소 분위기에서 고속 열처리(RTA)를 수행한다. 그 후, 염산 및 과산화수소의 혼합 수용액속에 기판을 담궈 습식 에칭을 수행한다. 그 후, 상술한 RTA보다 높은 온도, 예를 들면 800℃의온도에서 RTA 공정을 수행한다. 이 공정에 의해, N형 게이트 전극(105a), P형 게이트 전극(105b), N형 소스/드레인 영역(109), 및 P형 소스/드레인 영역(110) 상에 코발트 다이실리사이드막(114)이 형성된다.
이 실시예에 따라 제조된 반도체 장치, 예를 들면 MOS형 전계 효과 트랜지스터에서, N형 게이트 전극, P형 게이트 전극, N형 소스/드레인 영역, P형 소스/드레인 영역 각각에 자기 정합적으로 형성된 코발트 다이실리사이드막은 양호한 표면 프로파일 및 낮은 시트 저항을 갖는다.
[예 1]
본 발명의 발명자는 ANELVA사에서 제조된 스퍼터링 장치(즉, 모델 번호 I-1060 장치) 내에 제1 챔버 및 제2 챔버를 포함하는 스퍼터링 챔버를 제공하여 실험을 행하였다. 실험 조건은 다음과 같다.
스퍼터링 물질(즉, 타겟 물질) : 코발트
실리콘 웨이퍼(기판)의 직경 : 200 mm
우선, 제1 실시예에서 언급한 방식대로, N형 및 P형 게이트 전극과 N형 및 P형 확산층, 즉 N형 및 P형 소스/드레인 영역을 실리콘 기판 상에 형성한다. 그 후, 상술한 실험 장치를 이용하여, 후술하는 바와 같이 실리콘 기판 상에 코발트를 퇴적한다.
즉, 제1 챔버 내의 기판 홀더 상에 기판을 배치하고, 후술하는 제1 스퍼터링 조건 하에서 기판 상에 코발트를 퇴적한다. 그 후, 기판을 대기에 노출시키지 않고서 제2 챔버로 전송하여, 제2 챔버 내의 기판 홀더 상에 기판을 배치한다. 그리고, 후술하는 제2 스퍼터링 조건 하에서 기판 상에 코발트를 퇴적한다. 이들 공정은 상술한 제1 실시예의 것과 대응한다.
스퍼터링 조건
* 제1 스퍼터링
기판 홀더의 온도(기판의 가열 온도) : 200℃
제1 챔버 내의 압력(Ar 가스) : 3-8 mTorr
코발트의 퇴적 두께 : 50 Å
* 제2 스퍼터링
기판 홀더의 온도(기판의 가열 온도) : 350℃
제2 챔버 내의 압력(Ar 가스) : 3-8 mTorr
코발트의 퇴적 두께 : 50 Å
제2 스퍼터링 후의 제2 챔버 내의 기판 가열 유지 시간 : 2분
그 후, 제1 실시예와 마찬가지로, 제1 고속 열처리(RTA), 습식 에칭, 및 제2 고속 열처리를 행하였다.
그 후, 코발트 실리사이드막, 즉 N형 게이트 전극, P형 게이트 전극, N형 소스/드레인 영역, 및 P형 소스/드레인 영역 각각에 형성된 코발트 다이실리사이드막의 시트 저항을 측정했다. 또한, 각 게이트의 폭 및 각 확산층의 폭을 다양항 값으로 변경하면서, 각 게이트 전극의 폭 및 각 확산층의 폭에 대한 코발트 실리사이드막의 시트 저항값의 의존도를 측정했다.
또한, 비교예로서, 상술한 종래 방법에 따라 각각의 N형 게이트 전극, P형게이트 전극, N형 소스/드레인 영역, 및 P형 소스/드레인 영역 상에 형성된 코발트 실리사이드막의 시트 저항을 측정했다. 종래 방법에서는, 상술한 스퍼터링 조건을 이용하는 대신에, 450℃의 온도로 기판을 가열하면서, 한 단계의 스퍼터링을 이용하여 기판 상에 코발트를 100 Å 두께로 퇴적했고, 스퍼터링이 종료된 후에도, 기판의 가열을 2분간 지속했다.
도 3은 제1 실시예의 방법과 종래 방법에 따른, 게이트 전극 폭과 P형 게이트 전극 및 N형 게이트 전극 상에 형성된 코발트 실리사이드막의 시트 저항 간의 관계를 나타낸 그래프이다. 그래프의 가로 좌표는 게이트 전극 폭을 나타내며, 그래프의 세로 좌표는 게이트 전극 상에 형성된 코발트 실리사이드막의 시트 저항을 나타낸다.
또한, 도 4는 제1 실시예의 방법 및 종래 방법에 따른, 확산층의 폭과 P형 확산층 및 N형 확산층 상에 형성된 코발트 실리사이드막의 시트 저항 간의 관계를 나타낸 그래프이다. 그래프의 가로 좌표는 확산층의 폭을 나타내고, 그래프의 세로 좌표는 확산층 상에 형성된 코발트 실리사이드막의 시트 저항을 나타낸다.
도 3 및 도 4로부터 분명한 바와 같이, 종래 방법에서는, P형 게이트 전극 및 P형 확산층 상에 형성된 코발트 실리사이드막의 시트 저항이 비교적 크다. 그러나, 제1 실시예의 제조 방법에서는, N형 게이트 전극, N형 확산층, P형 게이트 전극 및 P형 확산층 상에 형성된 코발트 실리사이드막의 시트 저항이 상당히 낮다. 종래 방법에서는, 450℃의 온도로 기판을 가열하면서 스퍼터링에 의해 기판 상에 코발트를 100 Å의 두께로 퇴적한다. 따라서, P형 게이트 전극 및 P형 확산층 상에 퇴적된 코발트막의 일부가 실리사이드를 형성하지 못한다. 따라서, 최종적으로 형성된 코발트 다이실리사이드막의 두께가 감소되고 그의 시트 저항이 커진다. 한편, 제1 실시예의 제조 방법에서는, P형 게이트 전극 및 P형 확산층 상에 최종적으로 형성된 코발트 다이실리사이드막의 두께가 감소되지 않아, 그의 시트 저항이 커지지 않는다.
[예 2]
본 발명의 발명자는 ANELVA사에서 제조된 스퍼터링 장치(즉, 모델 번호 I-1060 장치) 내에 제1 챔버 및 제2 챔버를 포함하는 스퍼터링 챔버를 제공하여 실험을 행하였다. 실험 조건은 다음과 같다.
스퍼터링 물질(즉, 타겟 물질) : 코발트
실리콘 웨이퍼(기판)의 직경 : 200 mm
우선, 제2 실시예에서 언급한 방식대로, N형 및 P형 게이트 전극과 N형 및 P형 확산층, 즉 N형 및 P형 소스/드레인 영역을 실리콘 기판 상에 형성한다. 그 후, 상술한 실험 장치를 이용하여, 후술하는 바와 같이 실리콘 기판 상에 코발트를 퇴적한다.
즉, 제1 챔버 내의 기판 홀더 상에 기판을 배치하고, 후술하는 스퍼터링 조건 하에서 기판 상에 코발트를 퇴적한다. 그 후, 기판을 대기에 노출시키지 않고서 제2 챔버로 전송하여, 제2 챔버 내의 기판 홀더 상에 기판을 배치한다. 그리고, 이하의 어닐링 조건 하에서, 기판을 어닐링하고, 즉 기판 상에 형성된 코발트를 포함하는 막을 어닐링한다. 이들 공정은 상술한 제2 실시예의 것과 대응한다.
스퍼터링 조건
기판 홀더의 온도(기판의 가열 온도) : 200℃
제1 챔버 내의 압력(Ar 가스) : 3-8 mTorr
코발트의 퇴적 두께 : 100 Å
어닐링 조건
기판 홀더의 온도(기판의 가열 온도) : 350℃
제2 챔버 내의 압력(Ar 가스) : 3-8 mTorr
어닐링 시간 : 2분
그 후, 제2 실시예와 마찬가지로, 제1 고속 열처리(RTA), 습식 에칭, 및 제2 고속 열처리를 행하였다.
그리고, 코발트 실리사이드막, 즉 각각의 P형 게이트 전극, P형 게이트 전극, N형 소스/드레인 영역, 및 P형 소스/드레인 영역 상에 형성된 코발트 다이실리사이드막의 시트 저항을 측정했다. 또한, 각 게이트의 폭 및 각 확산층의 폭을 다양한 값으로 변경하면서, 각 게이트 전극의 폭 및 각 확산층의 폭에 대한 코발트 실리사이드막의 시트 저항값의 의존도를 측정했다.
또한, 비교예로서, 상술한 종래 방법에 따라 각각의 N형 게이트 전극, P형 게이트 전극, N형 소스/드레인 영역, 및 P형 소스/드레인 영역 상에 형성된 코발트 실리사이드막의 시트 저항을 측정했다. 종래 방법에서는, 상술한 스퍼터링 및 어닐링 조건을 이용하는 대신에, 450℃의 온도로 기판을 가열하면서, 한 단계의 스퍼터링을 이용하여 기판 상에 코발트를 100 Å 두께로 퇴적했고, 스퍼터링이 종료된후에도, 기판의 가열을 2분간 지속했다.
도 5는 제2 실시예의 방법과 종래 방법에 따른, 게이트 전극 폭과 P형 게이트 전극 및 N형 게이트 전극 상에 형성된 코발트 실리사이드막의 시트 저항 간의 관계를 나타낸 그래프이다. 그래프의 가로 좌표는 게이트 전극 폭을 나타내며, 그래프의 세로 좌표는 게이트 전극 상에 형성된 코발트 실리사이드막의 시트 저항을 나타낸다.
또한, 도 6은 제2 실시예의 방법 및 종래 방법에 따른, 확산층의 폭과 P향 확산층 및 N형 확산층 상에 형성된 코발트 실리사이드막의 시트 저항 간의 관계를 나타낸 그래프이다. 그래프의 가로 좌표는 확산층의 폭을 나타내고, 그래프의 세로 좌표는 확산층 상에 형성된 코발트 실리사이드막의 시트 저항을 나타낸다.
도 5 및 도 6으로부터 분명한 바와 같이, 종래 방법에서는, P형 게이트 전극 및 P형 확산층 상에 형성된 코발트 실리사이드막의 시트저항이 비교적 크다. 그러나, 제2 실시예의 제조 방법에서는, N형 게이트 전극, N형 확산층, P형 게이트 전극 및 P형 확산층 상에 형성된 코발트 실리사이드막의 시트 저항이 상당히 낮다. 종래 방법에서는, 450℃의 온도로 기판을 가열하면서 스퍼터링에 의해 기판 상에 코발트를 100 Å의 두께로 퇴적한다. 따라서, P형 게이트 전극 및 P형 확산층 상에 퇴적된 코발트막의 일부가 실리사이드를 형성하지 못한다. 따라서, 최종적으로 형성된 코발트 다이실리사이드막의 두께가 감소되고 그의 시트 저항이 커진다. 한편, 제2 실시예의 제조 방법에서는, P형 게이트 전극 및 P형 확산층 상에 최종적으로 형성된 코발트 다이실리사이드막의 두께가 감소되지 않아, 그의 시트 저항이 커지지 않는다.
상술한 바와 같이, 본 발명에 따르면, 반도체 기판 상에 선택적으로 형성되는 절연막 부분으로 둘러싸인 영역 내에 고융점의 금속 실리사이드층을 형성할 때, 코발트막의 미반응 부분을 남기지 않고서, 스퍼터링에 의해 퇴적된 코발트막의 모든 부분을 규화할 수 있다. 따라서, MOS형 전계 효과 트랜지스터(MOSFET)의 게이트 전극 및 소스/드레인 전극의 저항을 더욱 줄일 수 있다.
또한, 스퍼터링에 의해 반도체 기판 상에 고융점 금속을 퇴적하고 기초층과 금속을 반응시켜 반도체 기판 상에 금속 실리사이드막을 형성할 때, 기초층에 의존하지 않고서, 낮은 시트 저항값을 갖는 금속 실리사이드막을 제조할 수 있다.
또한, 본 발명에 따르면, P형 실리콘을 포함하는 영역 및 P형 실리콘을 포함하는 영역 상에 대략 동일한 낮은 시트 저항을 갖는 금속 실리사이드막을 자기 정합적으로 동시에 형성할 수 있다.
또한, 본 발명에 따르면, P 채널 MOSFET의 P형 게이트 전극 및 P형 소스/드레인 영역의 배선 저항을 N 채널 MOSFET의 N형 게이트 전극 및 N형 소스/드레인 영역보다도 더 낮출 수 있다.
또한, 본 발명에 따르면, P형 게이트 전극, P형 소스/드레인 영역, N형 게이트 전극 및 N형 소스/드레인 영역 상에 대략 동일한 낮은 시트 저항을 갖는 금속 실리사이드막을 자기 정합적으로 동시에 형성할 수 있다.
또한, 본 발명에 따르면, P 채널 MOSFET의 동작 속도를 N 채널 MOSFET보다더 빠르게 할 수 있다.
상기 명세서에서, 본 발명은 특정 실시예를 참조하여 설명되었다. 그러나, 첨부된 특허청구범위에 기술된 본 발명의 범주를 이탈하지 않고서 당 분야에 숙련된 자에 의해 다양한 변형 및 변경이 이루어질 수 있다. 따라서, 명세서 및 도면은 한정할 의도가 아니라 예시로서 간주되어야 하며, 이러한 모든 변형이 본 발명의 범주에 포함될 것이다. 따라서, 본 발명은 첨부된 특허청구범위의 범주 내에서 모든 변형 및 변경을 포함한다.
Claims (20)
- 반도체 기판 상에 코발트 실리사이드층이 형성된 반도체 장치의 제조 방법에 있어서,상기 반도체 기판을 준비하는 단계;대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계; 및대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계 후, 상기 반도체 기판을 대기에 노출시키지 않고서, 300℃와 400℃ 사이의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 반도체 기판은 실리콘 기판인 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 코발트 실리사이드층은 자기 정합 실리사이드층인 반도체 장치의 제조 방법.
- 제1항에 있어서, 300℃와 400℃ 사이의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계 후, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 상기 반도체 기판을 고속 열처리하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 상기 반도체 기판을 고속 열처리하는 단계 후, 습식 에칭에 의해 상기 반도체 기판 상의 코발트 부분 또는 코발트 산화물 부분의 적어도 일부를 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 습식 에칭에 의해 상기 반도체 기판 상의 코발트 부분 또는 코발트 산화물 부분의 적어도 일부를 제거하는 단계 후, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 상기 반도체 기판의 상기 고속 열처리 단계에서의 상기 온도보다 높은 온도에서 소정 시간 동안 상기 반도체 기판을 추가적으로 고속 열처리하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 반도체 기판을 준비하는 단계 후와 대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계 전에, 상기 반도체 기판 상에 게이트 전극 및 불순물 확산층의 적어도 하나를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 반도체 기판을 준비하는 단계 후와 대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계 전에, 상기 반도체 기판 상에 P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제8항에 있어서, 대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계 및 300℃와 400℃ 사이의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계에서, 코발트는 상기 P형 게이트 전극, 상기 N형 게이트 전극, 상기 P형 소스/드레인 영역 및 상기 N형 소스/드레인 영역 상에 동시에 퇴적되는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 코발트 실리사이드층은, 상기 P형 게이트 전극, 상기 N형 게이트 전극, 상기 P형 소스/드레인 영역 및 상기 N형 소스/드레인 영역 상에 퇴적된 코발트의 규화에 의해, 상기 P형 게이트 전극, 상기 N형 게이트 전극, 상기 P형 소스/드레인 영역 및 상기 N형 소스/드레인 영역 상에 자기 정합적으로 형성되는 반도체 장치의 제조 방법.
- 반도체 기판 상에 코발트 실리사이드층이 형성되는 반도체 장치의 제조 방법에 있어서,싱기 반도체 기판을 준비하는 단계;대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계; 및대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계 후, 상기 반도체 기판을 대기에 노출시키지 않고서, 300℃와 400℃ 사이의 온도에서 2분 이상 상기 반도체 기판 상에 퇴적된 코발트를 가열하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제11항에 있어서, 상기 반도체 기판은 실리콘 기판인 반도체 장치의 제조 방법.
- 제11항에 있어서, 상기 코발트 실리사이드층은 자기 정합 실리사이드층인 반도체 장치의 제조 방법.
- 제11항에 있어서, 2분 이상 300℃와 400℃ 사이의 온도에서 상기 반도체 기판 상의 코발트를 가열하는 단계 후, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 상기 반도체 기판을 고속 열처리하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 상기 반도체 기판을 고속 열처리하는 단계 후, 습식 에칭에 의해 상기 반도체 기판 상의 코발트 부분 또는 코발트 산화물 부분의 적어도 일부를 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제15항에 있어서, 습식 에칭에 의해 상기 반도체 기판 상의 코발트 부분 또는 코발트 산화물 부분의 적어도 일부를 제거하는 단계 후, 소정 시간 동안 질소 분위기에서 500℃ 이상의 온도에서 상기 반도체 기판의 상기 고속 열처리 단계에서의 상기 온도보다 높은 온도에서 소정 시간 동안 상기 반도체 기판을 추가적으로 고속 열처리하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제11항에 있어서, 상기 반도체 기판을 준비하는 단계 후와 대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계 전에, 상기 반도체 기판 상에 게이트 전극 및 불순물 확산층의 적어도 하나를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제11항에 있어서, 상기 반도체 기판을 준비하는 단계 후와 대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계 전에, 상기 반도체 기판 상에 P형 게이트 전극, N형 게이트 전극, P형 소스/드레인 영역 및 N형 소스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제18항에 있어서, 대략 200℃의 온도에서 상기 반도체 기판을 가열하면서 스퍼터링에 의해 상기 반도체 기판 상에 코발트를 퇴적하는 단계에서, 코발트는 상기 P형 게이트 전극, 상기 N형 게이트 전극, 상기 P형 소스/드레인 영역 및 상기 N형 소스/드레인 영역 상에 동시에 퇴적되는 반도체 장치의 제조 방법.
- 제19항에 있어서, 상기 코발트 실리사이드층은, 상기 P형 게이트 전극, 상기 N형 게이트 전극, 상기 P형 소스/드레인 영역 및 상기 N형 소스/드레인 영역 상에 퇴적된 코발트의 규화에 의해, 상기 P형 게이트 전극, 상기 N형 게이트 전극, 상기 P형 소스/드레인 영역 및 상기 N형 소스/드레인 영역 상에 자기 정합적으로 형성되는 반도체 장치의 제조 방법.
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