JPH1032174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 54
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 53
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 52
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 40
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 39
- 239000010936 titanium Substances 0.000 claims abstract description 39
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000012298 atmosphere Substances 0.000 claims abstract description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 17
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 238000002844 melting Methods 0.000 claims abstract description 9
- 229910052786 argon Inorganic materials 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 6
- 230000008018 melting Effects 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 230000015572 biosynthetic process Effects 0.000 abstract description 10
- 238000005121 nitriding Methods 0.000 abstract description 8
- 208000012868 Overgrowth Diseases 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 55
- 239000012535 impurity Substances 0.000 description 22
- 238000006243 chemical reaction Methods 0.000 description 18
- 239000012299 nitrogen atmosphere Substances 0.000 description 11
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 10
- 238000005755 formation reaction Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 235000011114 ammonium hydroxide Nutrition 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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Abstract
(57)【要約】
【課題】 微細化された半導体素子に適用できるサリサ
イド化技術を提供する。 【解決手段】 高融点金属膜のシリサイド化のための熱
処理工程を、窒素を含まない雰囲気下での第１の熱処理
および窒素を含む雰囲気下での第２の熱処理の２段階の
工程とする。第１の熱処理を窒素を含まない雰囲気で行
うことにより、チタンの窒化が抑えられシリサイド化が
促進される。これにより、薄膜シリサイドがセルフアラ
インに形成される。
イド化技術を提供する。 【解決手段】 高融点金属膜のシリサイド化のための熱
処理工程を、窒素を含まない雰囲気下での第１の熱処理
および窒素を含む雰囲気下での第２の熱処理の２段階の
工程とする。第１の熱処理を窒素を含まない雰囲気で行
うことにより、チタンの窒化が抑えられシリサイド化が
促進される。これにより、薄膜シリサイドがセルフアラ
インに形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＭＯＳトランジスタの拡散層上やゲ
ート電極上にセルフアラインに高融点金属のシリサイド
膜を形成する方法に関するものである。
方法に関し、特に、ＭＯＳトランジスタの拡散層上やゲ
ート電極上にセルフアラインに高融点金属のシリサイド
膜を形成する方法に関するものである。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５ミクロンの寸法基準で設計されたメモリデバイ
スあるいはロジックデバイス等の超高集積の半導体デバ
イスが作られている。このような半導体デバイスの高集
積化にともなってゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減がますま
す重要となってきている。ところが、ゲート電極あるい
はゲート電極配線幅の縮小およびゲート電極材料の膜厚
の縮小は、必然的にこれらの配線抵抗の増加を招き、回
路の遅延に大きな影響を及ぼすことになる。このような
問題に対し、高融点金属シリサイドを利用したゲート電
極の低抵抗化は必須の技術である。特に、高融点金属と
してチタン金属を用いたサリサイド（ｓｅｌｆ‐ａｌｉ
ｇｎ‐ｓｉｌｉｃｉｄｅ）化技術は、ＭＯＳトランジス
タの微細化においてきわめて重要な技術となっている。
然として精力的に進められており、現在では０．１５〜
０．２５ミクロンの寸法基準で設計されたメモリデバイ
スあるいはロジックデバイス等の超高集積の半導体デバ
イスが作られている。このような半導体デバイスの高集
積化にともなってゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減がますま
す重要となってきている。ところが、ゲート電極あるい
はゲート電極配線幅の縮小およびゲート電極材料の膜厚
の縮小は、必然的にこれらの配線抵抗の増加を招き、回
路の遅延に大きな影響を及ぼすことになる。このような
問題に対し、高融点金属シリサイドを利用したゲート電
極の低抵抗化は必須の技術である。特に、高融点金属と
してチタン金属を用いたサリサイド（ｓｅｌｆ‐ａｌｉ
ｇｎ‐ｓｉｌｉｃｉｄｅ）化技術は、ＭＯＳトランジス
タの微細化においてきわめて重要な技術となっている。
【０００３】サリサイド構造を有するＭＯＳトランジス
タの第１の従来製造方法について、図５と図６を参照し
て説明する。まず、図５（ａ）に示す様に、シリコン基
板５０１上の所定の領域に公知のＬＯＣＯＳ法で素子分
離絶縁膜５０２が形成される。次に、チャネルストッパ
用の不純物のイオン注入が施され、熱酸化法でゲート絶
縁膜５０３が形成される。次に、ＣＶＤ（化学気相成
長）法により全面に膜厚１５０ｎｍ程度のポリシリコン
膜が形成され、リン等の不純物がドープされる。その
後、リソグラフィー技術とドライエッチング技術により
所望の形状にパターニングされゲート電極５０４が形成
される。次に、ＣＶＤ法でシリコン酸化膜が基板全面に
堆積され、続いて異方性のドライエッチングが行われ、
ゲート電極５０４の側面にスペーサ５０５が形成され
る。次に、砒素、ボロン等の不純物が行われ、８００℃
から１０００℃の熱処理によって拡散層５０６が形成さ
れる。ここで、ＭＯＳトランジスタがＮチャンネル型の
場合には、砒素を含む拡散層が形成され、Ｐチャネル型
の場合にはボロンを含む拡散層が形成され、それぞれト
ランジスタのソース・ドレイン領域となる。
タの第１の従来製造方法について、図５と図６を参照し
て説明する。まず、図５（ａ）に示す様に、シリコン基
板５０１上の所定の領域に公知のＬＯＣＯＳ法で素子分
離絶縁膜５０２が形成される。次に、チャネルストッパ
用の不純物のイオン注入が施され、熱酸化法でゲート絶
縁膜５０３が形成される。次に、ＣＶＤ（化学気相成
長）法により全面に膜厚１５０ｎｍ程度のポリシリコン
膜が形成され、リン等の不純物がドープされる。その
後、リソグラフィー技術とドライエッチング技術により
所望の形状にパターニングされゲート電極５０４が形成
される。次に、ＣＶＤ法でシリコン酸化膜が基板全面に
堆積され、続いて異方性のドライエッチングが行われ、
ゲート電極５０４の側面にスペーサ５０５が形成され
る。次に、砒素、ボロン等の不純物が行われ、８００℃
から１０００℃の熱処理によって拡散層５０６が形成さ
れる。ここで、ＭＯＳトランジスタがＮチャンネル型の
場合には、砒素を含む拡散層が形成され、Ｐチャネル型
の場合にはボロンを含む拡散層が形成され、それぞれト
ランジスタのソース・ドレイン領域となる。
【０００４】次に、図５（ｂ）に示すように、金属のス
パッタ法などにより、５０ｎｍ程度の膜厚のチタン膜５
０７が全面に成膜される。続いて、常圧の窒素雰囲気中
で３０秒から６０秒間熱処理が行われる。ここで、窒素
雰囲気下の熱処理は、チタンシリサイドのセルフアライ
ン構造を形成する役割を担っている。チタン膜５０７の
成膜後の窒素雰囲気下の熱処理によりチタンのシリサイ
ド化と窒化が同時に起こるが、酸化膜上のチタンについ
ては窒化のみが進んでシリサイド化が進行せず、このこ
とによってチタンシリサイドのセルフアライン構造が実
現される。熱処理装置は通常はランプアニール装置を用
い、熱処理温度は６００℃から６５０℃に設定される。
このようにしてチタンのシリサイド化が行われる。ゲー
ト電極５０４の露出した表面と拡散層５０６の表面に
は、図５（ｃ）に示すように６０μΩ・ｃｍ程度の電気
抵抗率の高い結晶構造のＣ４９構造シリサイド層５０９
と、窒化チタン５０８が形成される。
パッタ法などにより、５０ｎｍ程度の膜厚のチタン膜５
０７が全面に成膜される。続いて、常圧の窒素雰囲気中
で３０秒から６０秒間熱処理が行われる。ここで、窒素
雰囲気下の熱処理は、チタンシリサイドのセルフアライ
ン構造を形成する役割を担っている。チタン膜５０７の
成膜後の窒素雰囲気下の熱処理によりチタンのシリサイ
ド化と窒化が同時に起こるが、酸化膜上のチタンについ
ては窒化のみが進んでシリサイド化が進行せず、このこ
とによってチタンシリサイドのセルフアライン構造が実
現される。熱処理装置は通常はランプアニール装置を用
い、熱処理温度は６００℃から６５０℃に設定される。
このようにしてチタンのシリサイド化が行われる。ゲー
ト電極５０４の露出した表面と拡散層５０６の表面に
は、図５（ｃ）に示すように６０μΩ・ｃｍ程度の電気
抵抗率の高い結晶構造のＣ４９構造シリサイド層５０９
と、窒化チタン５０８が形成される。
【０００５】次に、図６（ａ）に示すように、アンモニ
ア水溶液、純水、および過酸化水素水の混合した化学薬
液で前述の窒化チタン層５０８が除去される。以上の工
程を経ることにより、ゲート電極５０４上およびソース
・ドレイン領域を形成する拡散層５０６上にのみセルフ
アラインにＣ４９構造シリサイド５０９が形成されるよ
うになる。さらに、常圧の窒素雰囲気中で６０秒程度の
第２の熱処理がおこなわれる。ここで、熱処理装置は前
述のランプアニール装置であり、処理温度は８５０℃程
度に設定される。この処理により、図６（ｂ）に示すよ
うに、前述したＣ４９構造シリサイド層５０９は、２０
μΩ・ｃｍ程度の電気抵抗率の低い結晶構造のＣ５４構
造シリサイド層５１０に変わる。
ア水溶液、純水、および過酸化水素水の混合した化学薬
液で前述の窒化チタン層５０８が除去される。以上の工
程を経ることにより、ゲート電極５０４上およびソース
・ドレイン領域を形成する拡散層５０６上にのみセルフ
アラインにＣ４９構造シリサイド５０９が形成されるよ
うになる。さらに、常圧の窒素雰囲気中で６０秒程度の
第２の熱処理がおこなわれる。ここで、熱処理装置は前
述のランプアニール装置であり、処理温度は８５０℃程
度に設定される。この処理により、図６（ｂ）に示すよ
うに、前述したＣ４９構造シリサイド層５０９は、２０
μΩ・ｃｍ程度の電気抵抗率の低い結晶構造のＣ５４構
造シリサイド層５１０に変わる。
【０００６】
【発明が解決しようとする課題】サリサイド化技術をＭ
ＯＳトランジスタに適用する場合にはシリサイド膜を薄
膜化することが重要となる。半導体デバイスの高集積化
に対応して、拡散層を形成する不純物の拡散を抑制し、
トランジスタの短チャネル効果を抑制しなければならな
い。その結果として拡散層の接合面がシリサイド領域層
と接するようになると、結晶欠陥性リーク電流が増加
し、トランジスタのスイッチ動作が不可能になってく
る。したがって、拡散層の浅接合化に伴い前述のシリサ
イド膜の薄膜化が必須となるのである。
ＯＳトランジスタに適用する場合にはシリサイド膜を薄
膜化することが重要となる。半導体デバイスの高集積化
に対応して、拡散層を形成する不純物の拡散を抑制し、
トランジスタの短チャネル効果を抑制しなければならな
い。その結果として拡散層の接合面がシリサイド領域層
と接するようになると、結晶欠陥性リーク電流が増加
し、トランジスタのスイッチ動作が不可能になってく
る。したがって、拡散層の浅接合化に伴い前述のシリサ
イド膜の薄膜化が必須となるのである。
【０００７】ところが、上記従来技術ではチタン膜を薄
膜化した場合にシリサイドの形成ができなくなるという
問題がある。これは、チタン膜５０７の成膜後の窒素雰
囲気での熱処理において、シリサイド反応より窒化反応
の方が反応速度が速いため、薄いチタンを用いた場合に
はチタン膜全体が窒化してしまいシリサイドが形成され
ないことによるものである。特に、砒素不純物がシリコ
ン中に含有する場合、シリサイド反応速度が低下し、相
対的に窒化チタン形成の反応速度が増加するため、結果
としてシリサイド膜厚が極端に減少する。
膜化した場合にシリサイドの形成ができなくなるという
問題がある。これは、チタン膜５０７の成膜後の窒素雰
囲気での熱処理において、シリサイド反応より窒化反応
の方が反応速度が速いため、薄いチタンを用いた場合に
はチタン膜全体が窒化してしまいシリサイドが形成され
ないことによるものである。特に、砒素不純物がシリコ
ン中に含有する場合、シリサイド反応速度が低下し、相
対的に窒化チタン形成の反応速度が増加するため、結果
としてシリサイド膜厚が極端に減少する。
【０００８】この現象の詳細をさらに説明する。図７は
シリサイド形成速度に対する不純物濃度依存性を示す。
図からシリコンに注入された不純物濃度が高くなるとシ
リサイド形成速度が遅くなることがわかる。これは、不
純物濃度が高いとモノシリサイドが安定化し、シリサイ
ド反応におけるモノシリサイドからダイシリサイドへの
変換時間（潜伏時間）が増大することによるものと考え
られる。一方、シリサイド反応のための熱処理を窒素雰
囲気下で行った場合、シリサイド反応と共にチタンの窒
化反応も起こる。このチタン窒化反応の不純物濃度依存
性を図８に示す。図から明らかなように窒化反応はシリ
コンの不純物濃度に依存しない。窒化反応はチタン中の
窒素拡散によって起こるからである。以上のことから、
高濃度の不純物が注入された場合、シリサイド形成反応
に対しチタンの窒化反応が相対的に速くなることにな
る。例えば、２０ｎｍ以下の薄膜チタンにおいて５×１
０15イオン／ｃｍ2程度の高濃度の不純物が注入された
シリコン基板では、シリサイド反応はほとんど進行せ
ず、チタンの窒化反応のみが起こる。このことから、薄
膜シリサイドを形成できるチタン膜厚の下限が不純物濃
度に応じて自ずと決まってしまうという問題があった。
シリサイド形成速度に対する不純物濃度依存性を示す。
図からシリコンに注入された不純物濃度が高くなるとシ
リサイド形成速度が遅くなることがわかる。これは、不
純物濃度が高いとモノシリサイドが安定化し、シリサイ
ド反応におけるモノシリサイドからダイシリサイドへの
変換時間（潜伏時間）が増大することによるものと考え
られる。一方、シリサイド反応のための熱処理を窒素雰
囲気下で行った場合、シリサイド反応と共にチタンの窒
化反応も起こる。このチタン窒化反応の不純物濃度依存
性を図８に示す。図から明らかなように窒化反応はシリ
コンの不純物濃度に依存しない。窒化反応はチタン中の
窒素拡散によって起こるからである。以上のことから、
高濃度の不純物が注入された場合、シリサイド形成反応
に対しチタンの窒化反応が相対的に速くなることにな
る。例えば、２０ｎｍ以下の薄膜チタンにおいて５×１
０15イオン／ｃｍ2程度の高濃度の不純物が注入された
シリコン基板では、シリサイド反応はほとんど進行せ
ず、チタンの窒化反応のみが起こる。このことから、薄
膜シリサイドを形成できるチタン膜厚の下限が不純物濃
度に応じて自ずと決まってしまうという問題があった。
【０００９】前述のように、上記技術において窒素雰囲
気下の熱処理はチタンシリサイドのセルフアライン構造
を形成するのに不可欠な工程である。したがって、チタ
ンの窒化を抑制しつつシリサイドを形成することがシリ
サイド膜の薄膜化を達成するために特に重要な課題とな
る。本発明は、かかる課題を解決する半導体装置の製造
方法を提供するものである。
気下の熱処理はチタンシリサイドのセルフアライン構造
を形成するのに不可欠な工程である。したがって、チタ
ンの窒化を抑制しつつシリサイドを形成することがシリ
サイド膜の薄膜化を達成するために特に重要な課題とな
る。本発明は、かかる課題を解決する半導体装置の製造
方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体装置の一部を構成するシリコン、ポリ
シリコンまたは酸化シリコンの所定部の表面に高融点金
属膜を形成する工程と、窒素を含まない雰囲気下で第１
の熱処理を行うことにより前記高融点金属膜の一部をシ
リサイド化する工程と、窒素を含む雰囲気下で第２の熱
処理を行うことにより前記高融点金属膜の一部をシリサ
イド化する工程とを含むことを特徴とする。
造方法は、半導体装置の一部を構成するシリコン、ポリ
シリコンまたは酸化シリコンの所定部の表面に高融点金
属膜を形成する工程と、窒素を含まない雰囲気下で第１
の熱処理を行うことにより前記高融点金属膜の一部をシ
リサイド化する工程と、窒素を含む雰囲気下で第２の熱
処理を行うことにより前記高融点金属膜の一部をシリサ
イド化する工程とを含むことを特徴とする。
【００１１】
【発明の実施の形態】図面を参照して本発明の実施の形
態の一例について説明する。図１及び図２に本発明の製
造方法をＭＯＳトランジスタに適用した例を示す。
態の一例について説明する。図１及び図２に本発明の製
造方法をＭＯＳトランジスタに適用した例を示す。
【００１２】まず、図５に示した従来技術と同様にして
ゲート電極を設けた基板全面にチタン膜を形成する（図
１（ａ）、（ｂ））。
ゲート電極を設けた基板全面にチタン膜を形成する（図
１（ａ）、（ｂ））。
【００１３】続いて図１（ｃ）に示すように、第１の熱
処理を行い、モノシリサイド１０８を形成する。熱処理
の雰囲気はアルゴン雰囲気または真空が好ましい。熱処
理温度は、酸化膜上へのシリコンの拡散（以後、オーバ
ーグロースと呼ぶ）が抑制されるように設定する必要が
あり、５００℃以上６００℃以下とすることが好まし
い。５００℃以下ではシリサイドの形成が困難である。
また、６００℃以上ではオーバーグロースの発生により
セルフアラインなシリサイドを形成できない。この点に
つき、図９に酸化膜上に形成されたシリサイドのオーバ
ーグロースの幅と熱処理温度の関係を示す。６００℃以
上で熱処理を行うとオーバーグロースが発生することが
わかる。
処理を行い、モノシリサイド１０８を形成する。熱処理
の雰囲気はアルゴン雰囲気または真空が好ましい。熱処
理温度は、酸化膜上へのシリコンの拡散（以後、オーバ
ーグロースと呼ぶ）が抑制されるように設定する必要が
あり、５００℃以上６００℃以下とすることが好まし
い。５００℃以下ではシリサイドの形成が困難である。
また、６００℃以上ではオーバーグロースの発生により
セルフアラインなシリサイドを形成できない。この点に
つき、図９に酸化膜上に形成されたシリサイドのオーバ
ーグロースの幅と熱処理温度の関係を示す。６００℃以
上で熱処理を行うとオーバーグロースが発生することが
わかる。
【００１４】次に図１（ｄ）に示すように、窒素雰囲気
で熱処理を行いシリサイドを形成する。前工程でモノシ
リサイド層が形成されているため、チタンの窒化が抑え
られ、シリサイド反応が促進される。アルゴン雰囲気下
の熱処理工程と窒素雰囲気下の熱処理工程の間に、表面
酸化膜を形成する工程を設けても良い。これにより、チ
タン窒化反応がさらに抑制され、シリサイドの形成が促
進される。表面酸化層は、例えば、１ｍＴｏｒｒ程度の
酸素を含む雰囲気下に暴露することにより形成される。
次いで、図２（ａ）に示すように窒化チタン１１０を除
去した後、図２（ｂ）に示すように、熱処理により低抵
抗率のシリサイド１１１を形成する。
で熱処理を行いシリサイドを形成する。前工程でモノシ
リサイド層が形成されているため、チタンの窒化が抑え
られ、シリサイド反応が促進される。アルゴン雰囲気下
の熱処理工程と窒素雰囲気下の熱処理工程の間に、表面
酸化膜を形成する工程を設けても良い。これにより、チ
タン窒化反応がさらに抑制され、シリサイドの形成が促
進される。表面酸化層は、例えば、１ｍＴｏｒｒ程度の
酸素を含む雰囲気下に暴露することにより形成される。
次いで、図２（ａ）に示すように窒化チタン１１０を除
去した後、図２（ｂ）に示すように、熱処理により低抵
抗率のシリサイド１１１を形成する。
【００１５】
【実施例】図１および図２に、本発明の方法をＭＯＳト
ランジスタに適用した例を示す。図１（ｂ）のスパッタ
法によるチタン膜形成の工程までは、図５に示した従来
技術と同様である。すなわち、図１（ａ）に示すよう
に、Ｐ導電型あるいはＰウェルの形成されたシリコン基
板１０１上の所定の領域に公知のＬＯＣＯＳ法で膜厚が
３００ｎｍの素子分離絶縁膜１０２が形成される。次
に、チャネルストッパ用のボロン不純物のイオン注入が
され、熱酸化法で膜厚８ｎｍ程度のゲート絶縁膜１０３
が形成される。次に、ＣＶＤ法により全面に膜厚１００
ｎｍ程度のポリシリコン膜が成膜され、リン等の不純物
がドープされる。その後、リソグラフィー技術とドライ
エッチング技術により所望の形状にパターニングされ、
ゲート電極１０４が形成される。次に、ＣＶＤ法でシリ
コン酸化膜が１００ｎｍ程度の膜厚で全面に堆積され、
続いて異方性のドライエッチングが行われ、ゲート電極
１０４の側面にスペーサ１０５が形成される。次に砒素
不純物のイオン注入が行われ、９００℃程度の熱処理に
よって拡散層１０６が形成される。砒素イオン注入のド
ーズ量は４×１０15／ｃｍ2程度とする。このようにし
て、ＭＯＳトランジスタのソース・ドレイン領域が形成
される。次に、図１（ｂ）に示すように、チタンのスパ
ッタ法などにより２０ｎｍ程度のチタン膜１０７を成膜
する。
ランジスタに適用した例を示す。図１（ｂ）のスパッタ
法によるチタン膜形成の工程までは、図５に示した従来
技術と同様である。すなわち、図１（ａ）に示すよう
に、Ｐ導電型あるいはＰウェルの形成されたシリコン基
板１０１上の所定の領域に公知のＬＯＣＯＳ法で膜厚が
３００ｎｍの素子分離絶縁膜１０２が形成される。次
に、チャネルストッパ用のボロン不純物のイオン注入が
され、熱酸化法で膜厚８ｎｍ程度のゲート絶縁膜１０３
が形成される。次に、ＣＶＤ法により全面に膜厚１００
ｎｍ程度のポリシリコン膜が成膜され、リン等の不純物
がドープされる。その後、リソグラフィー技術とドライ
エッチング技術により所望の形状にパターニングされ、
ゲート電極１０４が形成される。次に、ＣＶＤ法でシリ
コン酸化膜が１００ｎｍ程度の膜厚で全面に堆積され、
続いて異方性のドライエッチングが行われ、ゲート電極
１０４の側面にスペーサ１０５が形成される。次に砒素
不純物のイオン注入が行われ、９００℃程度の熱処理に
よって拡散層１０６が形成される。砒素イオン注入のド
ーズ量は４×１０15／ｃｍ2程度とする。このようにし
て、ＭＯＳトランジスタのソース・ドレイン領域が形成
される。次に、図１（ｂ）に示すように、チタンのスパ
ッタ法などにより２０ｎｍ程度のチタン膜１０７を成膜
する。
【００１６】続いて図１（ｃ）に示すように、アルゴン
ガス雰囲気で、５５０℃で３０秒間熱処理を行い、モノ
シリサイド１０８を５ｎｍ程度の膜厚に形成する。次に
図１（ｄ）に示すように、窒素雰囲気で７００℃で３０
秒間熱処理を行い、Ｃ４９構造チタンシリサイド１０９
を３０ｎｍ程度の膜厚で形成する。次いで図２（ａ）に
示すように窒化チタン１１０をアンモニア水と過酸化水
素水を含む溶液により除去する。次に、図２（ｂ）に示
すように、８００℃で１０秒間熱処理を行い、低抵抗率
のＣ５４構造シリサイド１１１を形成する。
ガス雰囲気で、５５０℃で３０秒間熱処理を行い、モノ
シリサイド１０８を５ｎｍ程度の膜厚に形成する。次に
図１（ｄ）に示すように、窒素雰囲気で７００℃で３０
秒間熱処理を行い、Ｃ４９構造チタンシリサイド１０９
を３０ｎｍ程度の膜厚で形成する。次いで図２（ａ）に
示すように窒化チタン１１０をアンモニア水と過酸化水
素水を含む溶液により除去する。次に、図２（ｂ）に示
すように、８００℃で１０秒間熱処理を行い、低抵抗率
のＣ５４構造シリサイド１１１を形成する。
【００１７】上記のようにして形成したシリサイド層の
抵抗の砒素注入ドーズ量依存性を図１０に示す。第１の
熱処理を行わない場合（図中の０℃の場合）は、３×１
０15イオン／ｃｍ2以上の砒素注入を行うとシリサイド
が形成されなくなり層抵抗が上昇した。第１熱処理温度
を高くするとこれに伴いシリサイド層抵抗が低下し、高
ドーズ量であっても低抵抗化できることが示された。
抵抗の砒素注入ドーズ量依存性を図１０に示す。第１の
熱処理を行わない場合（図中の０℃の場合）は、３×１
０15イオン／ｃｍ2以上の砒素注入を行うとシリサイド
が形成されなくなり層抵抗が上昇した。第１熱処理温度
を高くするとこれに伴いシリサイド層抵抗が低下し、高
ドーズ量であっても低抵抗化できることが示された。
【００１８】次に、図面を参照して本発明の第２の実施
例を詳細に説明する。図３と図４はシリサイド形成にお
いて第２の熱処理を減圧窒素雰囲気において行う第２の
実施例の工程断面図である。図３（ｃ）までは、第１の
実施例の図１（ｃ）と同様である。すなわち、図３
（ａ）に示すように、Ｐ導電型あるいはＰウェルの形成
されたシリコン基板２０１上の所定の領域に公知のＬＯ
ＣＯＳ法で膜厚が３００ｎｍの素子分離絶縁膜２０２が
形成される。次に、チャネルストッパー用のボロン不純
物のイオン注入がされ、熱酸化法で膜厚８ｎｍ程度のゲ
ート絶縁膜２０３が形成される。次に、ＣＶＤ法により
全面に膜厚１００ｎｍ程度のポリシリコン膜が成膜さ
れ、リン等の不純物がドープされる。その後、リソグラ
フィー技術とドライエッチング技術により所望の形状に
パターニングされ、ゲート電極２０４が形成される。次
に、ＣＶＤ法でシリコン酸化膜が１００ｎｍ程度の膜厚
で全面に堆積され、続いて異方性のドライエッチングが
行われ、ゲート電極２０４の側面にスペーサ２０５が形
成される。次に砒素不純物のイオン注入が行われ、９０
０℃程度の熱処理によって、拡散層２０６が形成され
る。砒素イオン注入量は４×１０15イオン／ｃｍ2程度
とする。このようにして、ＭＯＳトランジスタのソース
・ドレイン領域が形成される。次に図３（ｂ）に示すよ
うに、チタンのスパッタ法などにより２０ｎｍ程度のチ
タン膜２０７を成膜する。続いて図３（ｃ）に示すよう
にアルゴンガス雰囲気で５５０℃で３０秒間熱処理を行
い、モノシリサイド２０８を５ｎｍ程度の膜厚に形成す
る。次に、図３（ｄ）に示すように、アルゴンで希釈さ
れた窒素雰囲気で熱処理を行いＣ４９構造シリサイド２
０９を形成する。このとき、従来法と比較して窒素圧が
低いためチタン表面に形成される窒化チタンの窒素濃度
が減少する。このため、窒化チタンの形成が抑制され、
チタンシリサイドの形成が優勢になり、シリサイドの膜
厚が厚くなる。本実施例では第２熱処理の窒素分圧を下
げる方法としてアルゴンガスによる希釈を行っている
が、単純に窒素ガスを減圧して行うことも同様の効果が
得られる。
例を詳細に説明する。図３と図４はシリサイド形成にお
いて第２の熱処理を減圧窒素雰囲気において行う第２の
実施例の工程断面図である。図３（ｃ）までは、第１の
実施例の図１（ｃ）と同様である。すなわち、図３
（ａ）に示すように、Ｐ導電型あるいはＰウェルの形成
されたシリコン基板２０１上の所定の領域に公知のＬＯ
ＣＯＳ法で膜厚が３００ｎｍの素子分離絶縁膜２０２が
形成される。次に、チャネルストッパー用のボロン不純
物のイオン注入がされ、熱酸化法で膜厚８ｎｍ程度のゲ
ート絶縁膜２０３が形成される。次に、ＣＶＤ法により
全面に膜厚１００ｎｍ程度のポリシリコン膜が成膜さ
れ、リン等の不純物がドープされる。その後、リソグラ
フィー技術とドライエッチング技術により所望の形状に
パターニングされ、ゲート電極２０４が形成される。次
に、ＣＶＤ法でシリコン酸化膜が１００ｎｍ程度の膜厚
で全面に堆積され、続いて異方性のドライエッチングが
行われ、ゲート電極２０４の側面にスペーサ２０５が形
成される。次に砒素不純物のイオン注入が行われ、９０
０℃程度の熱処理によって、拡散層２０６が形成され
る。砒素イオン注入量は４×１０15イオン／ｃｍ2程度
とする。このようにして、ＭＯＳトランジスタのソース
・ドレイン領域が形成される。次に図３（ｂ）に示すよ
うに、チタンのスパッタ法などにより２０ｎｍ程度のチ
タン膜２０７を成膜する。続いて図３（ｃ）に示すよう
にアルゴンガス雰囲気で５５０℃で３０秒間熱処理を行
い、モノシリサイド２０８を５ｎｍ程度の膜厚に形成す
る。次に、図３（ｄ）に示すように、アルゴンで希釈さ
れた窒素雰囲気で熱処理を行いＣ４９構造シリサイド２
０９を形成する。このとき、従来法と比較して窒素圧が
低いためチタン表面に形成される窒化チタンの窒素濃度
が減少する。このため、窒化チタンの形成が抑制され、
チタンシリサイドの形成が優勢になり、シリサイドの膜
厚が厚くなる。本実施例では第２熱処理の窒素分圧を下
げる方法としてアルゴンガスによる希釈を行っている
が、単純に窒素ガスを減圧して行うことも同様の効果が
得られる。
【００１９】つづいて図４（ａ）に示すように窒素濃度
が低減された窒素含有チタン２１０をアンモニア水と過
酸化水素水を含む溶液により除去した後、図４（ｂ）に
示すように８００℃で１０秒間熱処理を行い、低抵抗率
のＣ５４構造シリサイド２１１を形成する。窒素含有チ
タンの除去は、窒素含有量が多いと困難になる。これに
ついて図１１により説明する。図１１は、前述の化学薬
液でのエッチング処理した後の窒素含有チタン層の残膜
膜厚と、第２の熱処理での窒素ガス圧力との関係を示す
図である。図からわかるように、窒素ガス圧力が高くな
ると窒素含有チタン層２１０の除去は難しくなる。窒素
圧が１Ｔｏｒｒ以下であれば、この膜は完全に除去され
る。このことから、本発明の第２の熱処理における窒素
ガス圧力は１Ｔｏｒｒ以下に設定することが好ましい。
なお、好適な窒素圧の範囲は初期のチタン膜厚にはあま
り影響されない。
が低減された窒素含有チタン２１０をアンモニア水と過
酸化水素水を含む溶液により除去した後、図４（ｂ）に
示すように８００℃で１０秒間熱処理を行い、低抵抗率
のＣ５４構造シリサイド２１１を形成する。窒素含有チ
タンの除去は、窒素含有量が多いと困難になる。これに
ついて図１１により説明する。図１１は、前述の化学薬
液でのエッチング処理した後の窒素含有チタン層の残膜
膜厚と、第２の熱処理での窒素ガス圧力との関係を示す
図である。図からわかるように、窒素ガス圧力が高くな
ると窒素含有チタン層２１０の除去は難しくなる。窒素
圧が１Ｔｏｒｒ以下であれば、この膜は完全に除去され
る。このことから、本発明の第２の熱処理における窒素
ガス圧力は１Ｔｏｒｒ以下に設定することが好ましい。
なお、好適な窒素圧の範囲は初期のチタン膜厚にはあま
り影響されない。
【００２０】
【発明の効果】以上に説明したように本発明では、半導
体装置の一部を構成するシリコン、ポリシリコンまたは
酸化シリコンの所定部の表面に高融点金属膜を形成する
工程と、窒素を含まない雰囲気下で第１の熱処理を行う
ことにより前記高融点金属膜の一部をシリサイド化する
工程と、窒素を含む雰囲気下で第２の熱処理を行うこと
により前記高融点金属膜の一部をシリサイド化する工程
とを含むことを特徴とする。
体装置の一部を構成するシリコン、ポリシリコンまたは
酸化シリコンの所定部の表面に高融点金属膜を形成する
工程と、窒素を含まない雰囲気下で第１の熱処理を行う
ことにより前記高融点金属膜の一部をシリサイド化する
工程と、窒素を含む雰囲気下で第２の熱処理を行うこと
により前記高融点金属膜の一部をシリサイド化する工程
とを含むことを特徴とする。
【００２１】第１の熱処理が窒素を含まない雰囲気で行
われることによりチタンの窒化が抑制でき、高濃度の不
純物をドープしたシリコンに対してもセルフアラインな
シリサイドを形成することができる。
われることによりチタンの窒化が抑制でき、高濃度の不
純物をドープしたシリコンに対してもセルフアラインな
シリサイドを形成することができる。
【図１】本発明の第１の実施例を説明するための工程断
面図である。
面図である。
【図２】本発明の第１の実施例を説明するための工程断
面図である。
面図である。
【図３】本発明の第２の実施例を説明するための工程断
面図である。
面図である。
【図４】本発明の第２の実施例を説明するための工程断
面図である。
面図である。
【図５】第１の従来技術を説明するための工程断面図で
ある。
ある。
【図６】第１の従来技術を説明するための工程断面図で
ある。
ある。
【図７】シリサイド膜厚の不純物濃度依存性を示す図で
ある。
ある。
【図８】窒化チタン膜厚の不純物濃度依存性を示す図で
ある。
ある。
【図９】酸化膜上に形成されたシリサイドオーバーグロ
ースの幅に及ぼす熱処理温度の影響を示す図である。
ースの幅に及ぼす熱処理温度の影響を示す図である。
【図１０】シリサイド層の層抵抗に及ぼす砒素注入ドー
ズ量の影響を示す図である。
ズ量の影響を示す図である。
【図１１】窒素含有チタン層の残膜膜厚に及ぼす第２の
熱処理時の窒素ガス圧力の影響を示す図である。
熱処理時の窒素ガス圧力の影響を示す図である。
１０１ シリコン基板 １０２ 素子分離絶縁膜 １０３ ゲート絶縁膜 １０４ ゲート電極 １０５ スペーサ １０６ 拡散層 １０７ チタン膜 １０８ モノシリサイド層 １０９ Ｃ４９構造シリサイド層 １１０ 窒化チタン １１１ Ｃ５４構造シリサイド層 ２０１ シリコン基板 ２０２ 素子分離絶縁膜 ２０３ ゲート絶縁膜 ２０４ ゲート電極 ２０５ スペーサ ２０６ 拡散層 ２０７ チタン膜 ２０８ モノシリサイド層 ２０９ Ｃ４９構造シリサイド層 ２１０ 窒素含有チタン ２１１ Ｃ５４構造シリサイド層 ５０１ シリコン基板 ５０２ 素子分離絶縁膜 ５０３ ゲート絶縁膜 ５０４ ゲート電極 ５０５ スペーサ ５０６ 拡散層 ５０７ チタン膜 ５０８ 窒化チタン ５０９ Ｃ４９構造シリサイド層 ５１０ Ｃ５４構造シリサイド層
Claims (7)
- 【請求項１】 半導体装置の一部を構成するシリコン、
ポリシリコンまたは酸化シリコンの所定部の表面に高融
点金属膜を形成する工程と、窒素を含まない雰囲気下で
第１の熱処理を行うことにより前記高融点金属膜の一部
をシリサイド化する工程と、窒素を含む雰囲気下で第２
の熱処理を行うことにより前記高融点金属膜の一部をシ
リサイド化する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 第１の熱処理を行う工程が、５００℃以
上６００℃以下の温度で熱処理されることを特徴とする
請求項１に記載の製造方法。 - 【請求項３】 第１の熱処理を行う工程が、アルゴンを
含む雰囲気下で熱処理されることを特徴とする請求項１
に記載の製造方法。 - 【請求項４】 第１の熱処理を行う工程が、真空中で熱
処理されることを特徴とする請求項１に記載の製造方
法。 - 【請求項５】 第１の熱処理を行う工程の後、シリサイ
ド化した高融点金属膜の表面に酸化膜を形成した後に第
２の熱処理を行うことを特徴とする請求項１から４のい
ずれかに記載の製造方法。 - 【請求項６】 第２の熱処理を行う工程が、窒素ガス圧
力が１Ｔｏｒｒ以下である雰囲気下において熱処理され
ることを特徴とする請求項１から５のいずれかに記載の
製造方法。 - 【請求項７】 高融点金属膜が、膜厚が３０ｎｍ以下の
チタンを含む膜であることを特徴とする請求項１から６
のいずれかに記載の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08187536A JP3094914B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置の製造方法 |
| US08/889,492 US5953632A (en) | 1996-07-17 | 1997-07-08 | Method for manufacturing semiconductor device comprising a silicide film |
| KR1019970033094A KR100256528B1 (ko) | 1996-07-17 | 1997-07-16 | 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08187536A JP3094914B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032174A true JPH1032174A (ja) | 1998-02-03 |
| JP3094914B2 JP3094914B2 (ja) | 2000-10-03 |
Family
ID=16207816
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|---|---|---|---|
| JP08187536A Expired - Fee Related JP3094914B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5953632A (ja) |
| JP (1) | JP3094914B2 (ja) |
| KR (1) | KR100256528B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1996
- 1996-07-17 JP JP08187536A patent/JP3094914B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-08 US US08/889,492 patent/US5953632A/en not_active Expired - Fee Related
- 1997-07-16 KR KR1019970033094A patent/KR100256528B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP3094914B2 (ja) | 2000-10-03 |
| US5953632A (en) | 1999-09-14 |
| KR980012098A (ko) | 1998-04-30 |
| KR100256528B1 (ko) | 2000-05-15 |
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