KR100256528B1 - 반도체 장치 제조방법 - Google Patents

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가네꼬 히사시
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Abstract

본 발명은 미세화된 반도체 소자에 적용할 수 있는 셀프-얼라인-실리사이드(self-align-silicide) 형성 기술에 관한 것이다. 고융점 금속막의 규화를 위한 열처리 공정은 질소를 함유하지 않은 분위기하에서 제1열처리와 질소를 함유한 분위기하에서 제2열처리의 두단계의 공정이다. 제1열처리는 티타늄의 질화가 억제되도록 질소를 함유하지 않은 분위기하에서 수행된다. 결과적으로, 규화막은 셀프 얼라인 상태로 형성될 수 있다.

Description

반도체 장치 제조방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, MOS 트랜지스터의 게이트 전극 또는 확산층상에 자동 정렬방식으로 고융점 금속의 규화물 막을 형성하는 방법에 관한 것이다.
반도체 소자의 소형화와, 고밀도화는 활동적으로 진행되고, 현재로서는 0.15-0.25㎛치수로 설계된 메모리 디바이스와 로직 디바이스와 같은 초고집적 반도체 장치가 만들어지고 있다. 이러한 반도체 장치의 고집적화에 대해 반도체 소자를 구성하는 재료의 두께를 줄이고 확산층의 폭과 게이트 전극의 폭을 줄이는 것이 더더욱 중요해지고 있다. 그러나, 게이트 전극과 게이트 전극 배선 폭의 감소 및 게이트 전극재료 두께의 감소는 필연적으로 배선저항의 증가를 초래하고 회로의 지연에 큰 영향을 미친다. 이러한 문제의 해결책으로서 고융점 금속 규화물의 이용으로 게이트 전극의 저항을 감소시키는 것은 필수적인 기술이다. 특히, 고융점 금속으로서 티타늄 금속을 사용하는 셀프-얼라인-실리사이드 형성 기술은 MOS 트랜지스터의 소형화에 극히 중요한 기술이 되고 있다.
셀프-얼라인-실리사이드 구조를 가진 MOS 트랜지스터의 제1종래예의 제조 방법은 제5a도 내지 제6b도를 참조로 하여 기술될 것이다. 먼저, 제5a도에 도시된 바와 같이, 실리콘 기판(501)상의 소정 영역에 공지된 LOCOS법으로 소자분리 절연막(502)이 형성된다. 다음에, 채널 스톱퍼(channel stopper)용 불순물의 이온 주입이 실시되고 열산화법에 의해 게이트 절연막(503)이 형성된다. 그후에, 150㎚ 정도 두께를 갖는 폴리실리콘(polysilicon) 막이 CVD(화학 기상 성장)법에 의해 전면에 형성된 다음에 인 같은 불순물이 도핑된다. 그후, 이렇게 도핑된 폴리실리콘 막은 리도그래피(lithography) 기술과 드라이 에칭(dry etching) 기술에 의해 게이트 전극(504)을 형성시키기 위해 소정 형상으로 패턴된다. 그후, 실리콘 산화막은 CVD 법에 의해 기판의 전체표면에 증착되고, 이방성 드라이 에칭에 이어서 게이트 전극(504)의 측면에 스페이서(spacer)(505)가 형성된다. 그후, 실리콘 산화막에 비소나 붕소와 같은 불순물이 주입되고 800에서 1000℃의 열처리가 수행되어 확산층(506)을 형성한다. 여기서, MOS 트랜지스터가 n-채널 형식인 경우에 비소를 함유하는 확산층이 형성되고, MOS 트랜지스터가 n-채널인 경우에 붕소를 함유하는 확산층이 형성된다. 이렇게 형성된 확산층은 트랜지스터의 소스 드레인 영역이다.
그후, 제5b도에 도시된 바와 같이, 대략 50㎚의 두께를 갖는 티타늄 막(507)은 스퍼터링(sputtering) 공정등으로 전면에 형성된다. 연속적으로 열처리가 질소분위기의 대기압하에서 30에서 60초 주기로 수행되어진다. 여기서 질소분위기하에서의 열처리는 티타늄 규화물의 셀프 얼라인 구조를 형성하기 위한 역할을 한다. 티타늄 막(507)의 형성후에 질소분위기 하에서의 열처리에 의해 규화물의 형성과 티타늄의 질화는 동시에 발생한다. 그러나, 산화막 상의 티타늄에 의해 질화만 진행되고 규화물의 형성은 진행되지 않으며, 이에의해 티타늄 규화물의 셀프 얼라인 구조가 실현된다. 열처리 장치로는 램프 어널링(annealing) 장치가 일반적으로 사용되고, 열처리 온도는 600 내지 650℃ 범위로 설정된다. 이 방식으로, 티타늄의 규화가 수행된다. 게이트 전극(504)의 노출표면과 확산층(506)의 표면상에는 제5c도에 도시된 바와 같이 약 60μΩ·㎝의 높은 전기적 저항을 가지는 결정 구조인 C49 구조 규화물층(509)과 질화티타늄(508)이 형성된다.
그후, 제6a도에 도시된 것 처럼, 상기 질화 티타늄 경계층(508)은 과산화수소 용액과, 순수한 물 및, 묽은 암모니아 수용액을 혼합하여 얻은 화학 약제로 제거된다. 상기 단계를 거치면서 C49 구조 규화물층(509)은 게이트 전극(504) 상과 소스 드레인 영역을 한정하는 확산층(506) 상에만 형성될 수 있다. 더우기, 대략 60초 동안의 질소분위기의 대기압하에서 제 2 차 열처리가 수행되어진다. 열처리 장치로는 상기 램프 어널링 장치가 사용되고, 열처리 온도는 약 850℃로 설정된다. 이 열처리에 의해 제6b도에 도시된 것 처럼, 상기 C49구조 규화물층(509)은 약 20μΩ·㎝의 낮은 전기적 저항을 가진 결정 구조의 C54 구조 규화물층(510)으로 변화된다.
규화 기술이 MOS 트랜지스터에 적용된 경우, 확산층의 형성을 위한 불순물의 확산이 억제되고 트랜지스터의 짧은 채널(channel) 효과가 반도체 장치의 고집적화에 순응하여 억제되는 것이 요구된다. 결과적으로 확산층의 접합면이 규화물 영역층과 접촉하게되면 결정 결점 누출흐름이 증가하고, 그래서 트랜지스터의 스위치(switch) 작용이 빈약해진다. 그런까닭에, 확산층의 얇은 접합부의 형성과 얇은 규화물 막의 형성이 가장 중요하다.
그러나, 얇은 규화물 막의 형성이 시도될 때 종래의 기술로는 이렇게 얇은 규화물 필름을 형성하는 것이 어렵다. 이것은 티타늄 막(507)의 형성이후 질소분위기 하에서의 열처리시에 질화의 반응 속도가 규화물 반응 속도보다 빠르기 때문에 얇은 티타늄층이 사용될 경우에 티타늄 막 전체는 질화되고 규화물 막은 형성되지 않는다는 점에 근거를 두고 있다. 특히, 비소 불순물이 실리콘에 함유되는 경우에 규화물 반응율은 더 낮고, 그리고 질화 티타늄 형성의 반응율은 상대적으로 증가한다. 결론적으로 규화물 막의 두께는 극히 감소한다.
상기의 현상이 하기에 더 상세히 기술되어질 것이다. 제7도는 규화물 형성율에 대한 불순물 농도의 의존도를 도시한다. 제7도로부터, 실리콘에 주입된 불순물 농도가 높을 때 규화물의 형성율이 낮게되는 것이 명백하다. 이 현상은 불순물 농도가 높으면 모노실리사이드(monosilicide)가 안정화 되고 따라서 규화물 반응에서 모노실리사이드를 디실리사이드(disilicide)로 변환하기 위한 시간(잠복시간)이 길어진다는 사실에서 기인함을 추정할 수 있다. 다른 한편, 만약 규화물 반응을 위한 열처리가 질소분위기 하에서 수행된다면 티타늄의 질화반응이 규화물 반응과 함께 발생할 것이다. 티타늄 질화반응의 불순물 농도에 대한 의존도가 제8도에 도시되어 있다. 도시 8로부터 명백한 바와 같이 질화반응은 티타늄 속의 질소의 확산에 기인하여 발생하므로 실리콘에서 불순물 농도에 대한 질화 반응의 의존도가 낮다. 상기 사실로부터 불순물이 고농도로 주입되었을때 티타늄의 질화 반응은 규화물의 형성 반응보다 상대적으로 빠르다. 예를 들면, 약 20㎚ 이하의 두께를 갖는 박막 티타늄에 약 5×1015이온/㎠정도의 고농도 불순물이 주입된 실리콘 기판에서는 규화물반응이 거의 진행되지 않고, 그렇기 때문에 티타늄의 질화반응만 발생한다. 이 사실로부터 얇은 규화물 막의 형성을 허용하는 티타늄 막 두께의 하한은 불순물 농도에 의존하는 문제가 있음을 알 수 있다.
상술한 바와 같이, 상기 기술에서 질소분위기 하에서의 열처리는 티타늄 규화물의 셀프 얼라인 구조를 형성하는데 필수적인 공정이다. 따라서 이 공정에서, 티타늄의 질화를 억제하고 규화물 형성시 얇은 규화물 필름의 형성을 얻는 것은 특별히 중요한 과제이다. 본 발명은 이 과제가 성취된 반도체 장치 제조 방법을 제공하려 한다.
규화물 막을 형성하는 단계를 포함하는 반도체 장치 제조방법은 반도체 장치의 일부분을 구성하는 실리콘, 폴리실리콘 또는 산화실리콘의 소정 표면상에 고융점 금속 막을 형성하는 단계와, 고융점 금속막의 일부가 규화막으로 변환되도록 질소를 함유하지 않은 분위기하에서 제1열처리를 수행하는 단계 및 질소를 함유하는 분위기 하에서 규화물의 성장을 위한 제2열처리를 수행하는 공정을 포함하는 것으로 특성지어진다.
본 발명에 따른 반도체 장치 제조 방법에 의하면 제 2 열처리에 의한 고융점 금속막의 질화 전에 고융점 금속막의 일부가 규화물 막으로 변환되어진다. 그래서 규화물은 형성되고 티타늄의 질화는 억제된다.
제1a도 내지 제1d도는 본 발명의 제1실시예를 설명하는 공정 단면도.
제2a도 및 제2b도는 본 발명의 제1실시예를 설명하는 공정 단면도.
제3a도 내지 제3d도는 본 발명의 제2실시예를 설명하는 공정 단면도.
제4a도 및 제4b도는 본 발명의 제2실시예를 설명하는 공정 단면도.
제5a도 내지 제5c도는 제1종래 기술을 설명하는 공정 단면도.
제6a도 및 제6b도는 제1종래 기술을 설명하는 공정 단면도.
제7도는 규화물 막 두께의 불순물 농도 의존도를 도시하는 도면.
제8도는 질화 티타늄 막 두께의 불순물 농도 의존도를 도시하는 도면.
제9도는 산화막상에 형성된 규화물 초과성장 폭의 열처리 온도에 의한 영향을 도시하는 도면.
제10도는 규화물 막의 저항에 미치는 비소 주입량에 의한 영향을 도시하는 도면.
제11도는 질소함유 티타늄 막의 잔여 막 두께의 제2열처리시 질소가스 압력에 의한 영향을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
102 : 소자 분리 절연막 103 : 게이트 절연막
104 : 게이트 전극 105 : 스페이서
106 : 확산층 107 : 티타늄 필름
108 : 모노실리사이드층 109 : C49 구조 규화물층
110 : 질화 티타늄 막 111 : C54 구조 규화물층
본 발명에 관한 구체적인 실시예가 첨부 도면을 참조로하여 하기에 기술될 것이다. 제1a도 내지 제2b도는 본 발명의 제조 방법이 MOS 트랜지스터에 적용되는 예를 도시한다.
먼저 제5a도 내지 제5c도에 도시된 바와 같이 종래의 기술과 같은 방식에 의해 게이트 전극을 가진 기판 전면에 티타늄 필름이 형성된다(제1a도, 제1b도).
연속적으로 제1c도에 도시된 것 처럼 모노실리사이드(108)을 형성하기 위한 제1열처리가 수행된다. 열처리용 대기(분위기)는 아르곤 분위기나 진공이 적합하다. 열처리 온도는 산화물 필름상의 규소의 확산(하기는 "과성장"으로 언급)이 억제 되도록 설정되는 것이 요구되고 500에서 600℃의 범위로 설정되는 것이 적합하다. 만약 열처리 온도가 500℃보다 낮으면 규화물의 형성이 어렵다. 다른 한편으로, 열처리 온도가 600℃보다 높으면 과성장이 발생하고 셀프 얼라인 실리사이드는 형성되지 않는다. 이 점에 관련하여 제9도는 산화물 필름상에 형성된 규화물 과성장의 폭과 열처리 온도 사이의 관계를 도시하고 있다. 열처리가 600℃보다 높은 온도에서 수행될 때 과성장이 발생함은 명백하다.
다음에, 제1d도에 도시된 것 처럼, 열처리는 규화물을 형성하기 위해 질소 분위기에서 수행된다. 모노실리사이드층이 상기 공정으로 형성되므로 티타늄의 질화는 억제되어 규화물 반응이 촉진된다. 아르곤 분위기하에서의 열처리 공정과 질소분위기하에서의 열처리 공정 사이에 표면 산화물 막 형성이 끼워지고 이에의해 티타늄의 질화반응은 더 억제되게하고 규화물의 형성은 촉진된다. 표면 산화막은 약 1mTorr의 산소를 함유한 분위기하에 모노실리사이드층을 노출시키므로서 생성될 수 있다. 이후, 티타늄 질화물 필름(110)은 제2a도에 도시된 것 처럼 제거되고 낮은 전기적 저항성을 지닌 규화물 필름(111)이 제 2b도에 도시된 것 처럼 열처리에 의해 형성된다.
[제 1 실시예]
제1a도 내지 제2b도는 본 발명의 방법이 MOS 트랜지스터에 적용되는 실시예를 도시하고 있다. 제1b도의 스퍼터링(sputtering) 공정에 따라 티타늄 필름이 형성되는 공정까지는 제5a도 내지 제5c도에 도시된 종래의 기술이 사용된다. 다시 말하면, 제1a도에 도시된 것처럼 p웰(p-well)이나 p도전(p-conductive)형으로 제공된 규소 기판(101)의 소정 영역상에 공지된 LOCOS법으로 300㎚의 두께를 갖는 소자분리 절연막(102)이 형성된다. 다음에, 채널 스톱퍼용 붕소 불순물의 이온이 주입되고 열산화법에 의해 약 8㎚ 정도의 두께를 갖는 게이트 절연막(103)이 형성된다. 이후 약 두께 10㎚ 정도의 폴리실리콘 필름이 CVD법에 의해 전면에 형성되고 인과 같은 불순물이 도핑된다. 그후, 폴리실리콘 필름은 리도그래피 기술과 드라이 에칭 기술의 사용으로 원하는 형상으로 패턴되고 그것에 의해 게이트 전극(104)가 형성된다.
이후, 약 100㎚ 정도 두께의 규소 산화물 필름이 CVD법에 의해 전면에 증착된다. 연속적으로, 게이트 전극(104)의 측면에 스페이서(105)를 형성하기 위해 이방성의 드라이에칭이 수행된다. 이후, 비소 불순물의 이온이 주입되고 약 900℃의 열처리에 의해 확산층 106이 형성된다. 비소 불순물 주입량은 약 4×1015/㎠이다. 이 방식으로 MOS 트랜지스터의 소스 드레인 영역이 한정된다. 이후, 제1b도에 도시된 바와 같이, 약 20㎚ 두께의 티타늄 필름(107)이 티타늄의 스퍼터링 공정등으로 형성된다.
연속적으로, 제1c도에 도시된 것처럼, 약 5㎚두께의 모노실리사이드(108)을 형성하기 위해 아르곤 가스 분위기에서 550℃로 30초간 열처리가 수행된다. 이 후, 제1d도에 도시된 것처럼, 약 30㎚ 두께의 C49구조 규화물 필름(109)를 형성하기 위해 질소 분위기에서 700℃로 30초간 열처리가 수행된다. 이후 제2a도에 도시된 것 처럼, 과산화수소 용액과 묽은 암모니아를 포함한 용액으로 티타늄 질화물 필름(110)이 제거된다. 이후, 제2b도에 도시된 것처럼, 낮은 전기적 저항성을 가진 C54 구조 규화물층(111)을 형성하기 위해 800℃로 10초간 열처리가 수행된다.
비소 주입량에 따라 형성된 규화물 필름 저항의 의존도가 제10도에 도시되어 있다. 제1열처리가 수행되지 않았을 경우(도면에서 0℃의 경우)에 규화물 막은 비소가 3×1015이온/㎠이상의 양으로 주입될때 형성되지 않게되어 필름 저항성이 상승한다. 제1열처리의 온도가 높아진 경우에 규화물 층저항이 대응적으로 저하한다. 이 때문에, 주입량이 많아지더라도 저항성은 낮아질 수 있음이 명백하다.
이후, 본 발명의 제2실시예가 첨부 도면을 참조로하여 하기에 상세히 기술 되어질 것이다. 제3a도 내지 제4b도는 규화물의 형성을 위해 감압하의 질소분위기에서 제2열처리가 수행되는 제 2 실시예의 공정 단면도이다. 제3c도까지의 공정들은 제1실시예의 제1c도까지의 공정들과 동일하다. 즉, 제3도에 도시된 바와 같이, 300㎚ 두께의 소자 분리 절연막(202)은 p도전형 또는 p웰로 제공된 규소 기판(201)의 소정영역 상에 LOCOS법에 의해 형성된다. 이후, 채널 스톱퍼용 붕소 불순물의 이온이 주입되 약 8㎚ 두께의 게이트 절연필름(203)이 열 산화법에 의해 형성된다. 이후, 약 100㎚ 두께의 폴리실리콘 필름이 CVD법에 의해 전면에 형성된다. 다음에, 인과 같은 불순물이 도핑된다. 그후에, 폴리 실리콘 막이 리도그래피 기술과 드라이 에칭 기술에 의해 원하는 형상으로 패턴되고 이것에 의해 게이트 전극(204)가 형성된다. 이후, 약 100㎚ 두께의 실리콘 산화물 막이 CVD법에 의해 전면에 증착되고 연속적으로, 이방성의 드라이 에칭이 수행되어 게이트 전극(204)의 측면 상에 스페이서를 형성한다. 이후, 비소 불순물의 이온이 주입되고, 그다음에 확산층 206은 약 900℃의 열처리에 의해 형성된다. 비소 불순물 주입양은 약 4×1015/㎠이다. 이 방식으로 MOS 트랜지스터의 소스드레인 영역은 한정된다. 이후, 제3b도에 도시된 것처럼, 티타늄의 스퍼터링 공정등으로 약 20㎚ 두께의 티타늄 필름(207)이 형성된다. 연속적으로, 제3c도에 도시된 것 처럼, 약 5㎚ 두께의 모노실리사이드(208)을 형성하기 위해 아르곤 가스 분위기에서 550℃로 30초간 열처리를 수행한다. 이후, 제3d도에 도시된 것 처럼, 아르곤으로 희석한 질소 분위기에서 C49 구조 규화물 필름(209)를 형성하기 위한 열처리가 수행된다. 동시에, 질소 압력은 종래 방법과 비교하면 더 낮다. 그래서, 그 결과 티타늄 필름의 표면상에 형성된 티타늄 질화물필름의 농도가 감소된다. 결과적으로, 티타늄 질화물 필름의 형성이 억제되고 규화물 필름의 두께가 증가하는 결과 티타늄 규화물의 형성이 탁월해진다. 이 실시예에서, 제2열처리시 질소 부압을 저하시키기 위한 기술로서 아르곤 가스에 의한 질소의 희석이 수행되었다. 그러나, 단순히 질소 가스의 압력을 낮추는 것도 물론 실행되었고 이 경우 또한 유사한 효과가 얻어졌다.
연속적으로, 제4a도에 도시된 것 처럼, 질소 농도가 저하된 질소함유 티타늄 막(210)은 묽은 암모니아와 과산화수소 용액을 함유하는 용액에 의해 제거된다. 그후, 제4b도에 도시된 것 처럼, 낮은 전기적 저항성을 갖는 C54 구조 규화물층(211) 형성하기 위해 800℃로 10초간 열처리가 수행된다. 질소 함유량이 많을때는 질소 함유 티타늄 막의 제거가 어렵다. 이러한 사실이 제11도를 참조로하여 기술된다. 상기 화학적 약품을 사용한 에칭 처리를 겪은 후의 질소 함유 티타늄 막의 잔여막 두께와 제 2 열처리시의 질소가스 압력과의 관계가 도시되었다. 이 도면으로부터 명백한 바와 같이 질소가스의 압력이 높으면 질소 함유 티타늄 막의 제거가 어렵다. 만약 질소 가스의 압력이 1 Torr 이하이면 이 막(210)은 실질적으로 완전하게 제거된다. 이러한 사실에서, 본 발명의 제 2 열처리시 질소가스 압력은 1 Torr 이하로 설정되는 것이 적합하다. 이와 관련하여, 질소 가스 압력의 적정 범위는 초기 티타늄 필름의 두께에 그렇게 큰 영향을 받지는 않는다.
상기한 바와 같이, 본 발명은 반도체 장치의 일부를 구성하는 실리콘, 폴리실리콘 또는 산화실리콘의 소정 표면상에 고융점 금속 필름을 형성하는 공정과, 고융점 금속의 일부가 규화되도록 질소를 함유하지 않은 분위기하에서 제1열처리를 수행하는 공정과, 고융점 금속의 일부가 규화되도록 질소함유 분위기하에서 제2열처리를 수행하는 공정을 포함하는 것을 특징으로 한다. 제1열처리가 질소를 함유하지 않은 분위기에서 수행되므로 티타늄의 질화는 억제되고, 셀프 얼라인 실리사이드는 고농도의 불순물로 도핑된 실리콘 상에 형성될 수 있다.

Claims (7)

  1. 규화물 필름을 형성하는 단계를 포함하는 반도체장치 제조방법에 있어서, 반도체 장치의 일부를 구성하는 실리콘, 폴리실리콘 또는 산화실리콘의 소정 표면에 고융점 금속막을 형성하는 단계와, 고융점 금속의 일부가 규화물 필름으로 변화되도록 질소를 포함하지 않은 분위기하에서 제1열처리를 수행하는 단계와, 규화물 필름의 성장을 위해 질소를 함유한 분위기하에서 제2열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 제1열처리를 수행하는 단계는 500℃에서 600℃ 사이의 온도로 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제1항에 있어서, 제1열처리를 수행하는 단계는 아르곤을 함유하는 분위기하에서 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항에 있어서, 제1열처리를 수행하는 단계는 진공중에서 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제1항에 있어서, 제1열처리를 수행하는 단계후에 규화된 고융점 금속막의 표면상에 산화막이 형성되고 그후에 제2열처리가 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제1항에 있어서, 제2열처리를 수행하는 단계는 질소가스 압력이 1 Torr 이하인 분위기하에서 수행하는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제1항에 있어서, 고융점 금속막은 30㎚이하의 두께를 가지며 티타늄을 함유하는 것을 특징으로 하는 반도체 장치 제조방법.
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