KR100255008B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 게이트전극 및 고농도의 불순물영역의 저항을 낮추기 위해 실리사이드화시키는 공정에서, 선폭의존성에 따른 게이트전극의 에지부위의 저항을 감소시키에 적당한 반도체장치의 제조방법에 관한 것으로, 반도체기판에 소자의 활성영역을 정의하는 소자격리막을 형성하는 공정과, 소자의 활성영역 상에 트렌치를 형성하는 공정과, 중심부위가 에지부위에 비해 함몰된 형상을 갖도록 트렌치를 덮는 게이트전극을 형성하는 공정과, 게이트전극을 마스크로 저농도의 불순물이온을 주입하는 공정과, 게이트전극 측면에 측벽을 형성하는 공정과, 게이트전극 및 측벽을 마스크로 고농도의 불순물이온을 주입하여 저농도의 엘디디 및 소오스/드레인인 고농도의 불순물영역을 형성하는 공정과, 상술한 구조 전면에 금속층을 형성하는 공정과, 금속층에 1차 빠른 열처리 공정을 진행시키어 상기 게이트전극 상부 및 고농도의 불순물영역을 제 1실리사이드화하는 공정과, 제 1실리사이드화된 게이트전극 상부 및 고농도의 불순물영역에 2차 빠른 열처리 공정을 진행시키어 제 2실리사이드화하는 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 중심부위가 에지부위보다 함몰되도록 형성된 게이트전극에 1차 , 2차 빠른 열처리과정을 거쳐서 중심부위와 에지부위가 비슷한 두께를 가지도록 함으로써 에지부위의 저항증가를 초래하는 실리사이드막 구조를 얻을 수 있는 잇점이 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 게이트전극 및 고농도의 불순물영역의 저항을 낮추기 위해 실리사이드화시키는 공정에서, 선폭의존성에 따른 게이트전극의 에지부위의 저항을 감소시키에 적당한 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체장치의 제조공정도이다.
도 1a 와 같이, 반도체기판(100)에 소자의 활성영역을 정의하는 소자격리막(102)을 제조하고, 소자의 활성영역에 다결정실리콘을 이용하여 게이트전극(104)을 형성한다. 이 때, 도면에서는 도시되지는 않았지만, 기판과의 절연을 위해 기판과 게이트전극 간에 게이트절연막을 개재시킨다. 이 게이트전극(104)을 이온 블로킹 마스크로 이용하여 반도체기판(100)에 저농도의 제 1도전형 또는 제 2도전형 불순물이온을 주입하여 저농도의 불순물영역(106)을 형성한다.
도 1b 와 같이, 게이트전극(104) 양측면에 질화실리콘 등의 절연물질을 이용하여 측벽(110)을 형성한다. 그리고 게이트전극(104) 및 측벽(110)을 이온 블로킹 마스크로 이용하여 제 1도전형 또는 제 2도전형 불순물이온을 고농도로 주입하여 엘디디(107) 및 소오스/드레인인 고농도의 불순물영역(108)을 형성한다. 이 고농도의 불순물이온 주입과정에서, 측벽(110)하부의 저농도의 불순불영역(106)는 측벽(110)에 의해 차폐되기 때문에 고농도의 불순물이온이 주입되지 않아 저농도를 유지하는 엘디디(107)가 형성되고, 나머지 저농도의 불순불영역(106)은 고농도의 불순물이 주입에 의해 고농도화되어 소오스/드레인이 형성된다.
도 1c 와 같이, 반도체기판(100)에 게이트전극(104) 및 측벽(110)을 덮도록 Ti 를 스퍼터링 방법을 이용함으로써 제 1금속층(113)을 형성한다.
도 1d 와 같이, 제 1금속층(113)을 1차로 빠른 열처리공정을 진행시킨다.
이 빠른 열처리 공정(RTP : Rapidly Thermal Processing)은 게이트전극(104)과 이 후의 공정을 통해 고농도의 불순물영역(정확히는 소오스영역)(108)과 연결될 비트라인(도면에 도시되지 않음)의 저항을 낮추기 위해 실리사이드화하기 위한 것으로, 질소분위기에서 700 ∼750℃ 이하의 온도범위를 유지하면서 진행된다.
따라서, 상술한 1차 빠른 열처리 과정을 통해서 게이트전극(104) 상부와 고농도의 불순물영역(108)의 실리콘 성분이 Ti 성분과 반응하여 C49-TiSi2막인 제 1실리사이드막(114)이 형성된다. 이 제 1실리사이드화막(114) 즉, C49-TiSi2는 도면에서 빗금친 부분에 해당된다. 그리고 질소분위기에서 공정이 진행되기 때문에 제 1금속층(110)및 제 1금속층이 노출된 부위 전면에 Ti 성분과 N 성분이 반응함으로써 TiN 인 제 2금속층(113)이 자연적으로 형성된다.
도 1e 와 같이, 소자격리막(102)과 측벽(110)에 잔류된 제 1금속층(112) 및 제 2금속층(113)을 습식식각 방법으로 제거한다.
이어서, 게이트전극(104)상부와 고농도의 불순물영역(108)에서 제 1실리사이드막(114)인 C49-TiSi2막에 2차 빠른 열처리 과정을 진행시킨다.
이 2차 빠른 열처리 과정은 750 ∼ 800 ℃ 정도의 온도범위에서 진행되며, 이 과정에서 C49-TiSi2막이 제 2실리사이드막(116)인 C54-TiSi2막으로 상전이된다. 이 C54-TiSi2막은 C49-TiSi2막에 비해 비저항이 낮고 열특성이 좋고, 또한 그레인 크기가 큰 특징을 갖는다.
따라서, 게이트전극을 실리사이드화할 경우, 1차 빠른 열처리과정 시 다비아스의 최소선폭에서 C49-TiSi2막이 게이트전극 중심부위에서는 에지부위에 비해 많은 양의 실리콘성분이 Ti 성분으로 확산되어 두꺼운 C49-TiSi2를 형성하므로 밀도가 높다. 따라서, 상대적으로 게이트전극의 에지부위에 얇은 C49-TiSi2막이 형성되며, 2차 빠른 열처리 과정에서 그레인 크기가 상대적으로 큰 C54-TiSi2로 상전이가 방해받게 되어 좁은 선폭에서 저항증가를 초래하는 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 게이트전극의 저항을 줄이기위해 열처리공정을 진행할 시에 게이트전극 상에 균일한 실리사이드막을 형성할 수 있는 반도체장치의 제조방법을 제공하려는 것이다.
본 발명의 반도체장치의 제조방법은 반도체기판에 소자의 활성영역을 정의하는 소자격리막을 형성하는 공정과, 소자의 활성영역 상에 트렌치를 형성하는 공정과, 중심부위가 에지부위에 비해 함몰된 형상을 갖도록 트렌치를 덮는 게이트전극을 형성하는 공정과, 게이트전극을 마스크로 저농도의 불순물이온을 주입하는 공정과, 게이트전극 측면에 측벽을 형성하는 공정과, 게이트전극 및 측벽을 마스크로 고농도의 불순물이온을 주입하여 저농도의 엘디디 및 소오스/드레인인 고농도의 불순물영역을 형성하는 공정과, 상술한 구조 전면에 금속층을 형성하는 공정과, 금속층에 1차 빠른 열처리 공정을 진행시키어 상기 게이트전극 상부 및 고농도의 불순물영역을 제 1실리사이드화하는 공정과, 제 1실리사이드화된 게이트전극 상부 및 고농도의 불순물영역에 2차 빠른 열처리 공정을 진행시키어 제 2실리사이드화하는 공정을 구비한 것이 특징이다.
도 1a 내지 도 1e는 종래기술에 따른 반도체장치의 제조공정도이고,
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조공정도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 소자격리막
104, 204. 게이트전극 106, 206. 저농도의 불순물영역
107, 207. 엘디디 108, 208. 고농도의 불순물영역
110, 210. 측벽 t1. 트렌치
112, 113, 212, 213. 금속층
114, 116, 214, 216. 실리사이드막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2f 는 본 발명의 반도체장치의 제조공정도이다.
도 2a 와 같이, 반도체기판(200)에 소자의 활성영역을 정의하는 필드산화막(202)을 형성한다. 그리고 소자의 활성영역에 통상의 포토리쏘그래피 방법으로 트렌치(t1)를 형성한다.
도 2b 와 같이, 반도체기판(100)상에 다결정실리콘을 증착한 후, 트렌치(t1)를 덮도록 패터닝하여 게이트전극(204)를 형성한다. 이 게이트전극(204)은 반도체기판(200)으로 부터 함몰된 트렌치 깊이만큼 그 중심부위가 함몰된 형상을 가지고 있다.
이 게이트전극(204)을 이온 블로킹 마스크로 이용하여 저농도의 불순물이온을 주입함으로써 게이트전극(204) 양측의 반도체기판(200)에 저농도의 불순물영역(206)을 형성한다.
도 2c 와 같이, 질화실리콘 등을 이용하여 게이트전극(204) 측면에 측벽(210)을 형성한다. 그리고 게이트전극(204) 및 측벽(210)을 이온 블로킹 마스크로 이용하여 고농도의 불순물이온을 주입함으로써 엘디디(207) 및 고농도의 불순물영역(208)을 형성한다.
이 고농도의 불순물이온 주입과정에서, 측벽(210) 하부의 저농도의 불순불영역(206)는 측벽(210)에 의해 차폐되기 때문에 고농도의 불순물이온이 주입되지 않아 저농도를 유지하는 엘디디(207)가 형성되고, 나머지 저농도의 불순불영역(206)은 고농도의 불순물이 주입에 의해 고농도화되어 소오스/드레인이 형성된다.
도 2d 와 같이, 상기 구조 전면에 Ti 금속을 스퍼터링 방법으로 증착하여 제 1금속층(212)을 형성한다.
도 2e 와 같이, 상술한 제 1금속층(212)에 1차 빠른 열처리과정을 진행시킨다.
이 1차 빠른 열처리 공정은 게이트전극(204) 상부와, 이 후의 공정을 통해 형성될 비트라인과 고농도의 불순물영역(정확히는 드레인영역)(208)간의 저항을 낮추기 위해 실리사이드화하기 위한 것으로, 질소분위기에서 700 ∼ 750 ℃ 의 온도범위로 유지되면서 진행된다.
1차 빠른 열처리 과정은 제 1금속층(212)이 노출된 부위인 게이트전극(204) 상부 및 고농도의 불순물영역(208)의 실리콘 성분이 Ti 성분과 반응하여 C49-TiSi2막인 제 1실리사이드막(214)이 형성된다. 이 제 1실리사이드막(214), 즉, C49-TiSi2막은 도면에서 빗금친 부분에 해당된다.
또한, 상기 과정은 질소분위기에서 진행되기 때문에 제 1실리사이드막(214) 형성과 동시에 실리사이드화되지 않은 제 1금속층 및 제 1실리사이드막(214) 전면에서 Ti 성분과 N 성분이 반응함으로써 TiN 의 제 2금속층(213)이 자연적으로 형성된다.
도 2f 와 같이, 실리사이드화되지 않은 소자격리막(202)과 측벽(210)에 잔류된 제 1금속층(212) 및 제 2금속층(213)을 습식식각 방법으로 제거한다.
제 1실리사이드막이 형성된 부위, 즉, 게이트전극(204) 상부 및 고농도의 불순물영역(208)에 형성된 C49-TiSi2막에 다시 2차 빠른 열처리과정을 진행시킨다.
이 제 2차 빠른 열처리과정은 750 ∼ 800 ℃ 정도의 온도범위에서 진행되며, 이 과정에서 C49-TiSi2막이 제 2실리사이드막(216)인 C54-TiSi2막으로 상전이된다.
따라서, 1차 빠른 열처리 과정에서 에지부위에서 확산되는 실리콘 성분 밀도가 중심부위보다 상대적으로 낮았던 제 1실리사이드막(214)이 제 2실리사이드막(216)으로 상전이되면서 에지부위와 중심부위와 비슷한 두께로 형성된다. 즉, 이 2차 빠른 열처리 과정을 통해, 에지부위의 C49-TiSi2막은 중심부위와 에지부위의 두께차이가 거의없이 균일한 제 2실리사이드막(216)이 형성된다.
본 발명에서는 게이트전극을 그 중심부위가 에지부위보다 함몰된 형상으로 제조함으로써 1차, 2차 빠른 열처리 과정을 통해 게이트전극의 중심부위 및 에지부위에 형성되는 실리사이드막의 두께가 균일하게 형성되도록 한다.
상술한 바와 같이, 본 발명에서는 중심부위가 에지부위보다 함몰되도록 형성된 게이트전극에 1차 , 2차 빠른 열처리과정을 거쳐서 중심부위와 에지부위가 비슷한 두께를 가지도록 함으로써 에지부위의 저항이 증가되는 것을 방지가능한 실리사이드막 구조를 얻을 수 있는 잇점이 있다.
Claims (4)
- 반도체기판에 소자의 활성영역을 정의하는 소자격리막을 형성하는 공정과,상기 소자의 활성영역 상에 트렌치를 형성하는 공정과,중심부위가 에지부위에 비해 함몰된 형상을 갖도록 상기 트렌치를 덮는 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로 저농도의 불순물이온을 주입하는 공정과,상기 게이트전극 측면에 측벽을 형성하는 공정과,상기 게이트전극 및 상기 측벽을 마스크로 고농도의 불순물이온을 주입하여 저농도의 엘디디 및 소오스/드레인인 고농도의 불순물영역을 형성하는 공정과,상기 구조 전면에 금속층을 형성하는 공정과,상기 금속층에 1차 빠른 열처리 공정을 진행시키어 상기 게이트전극 상부 및 상기 고농도의 불순물영역을 제 1실리사이드화하는 공정과,상기 제 1실리사이드화된 상기 게이트전극 상부 및 상기 고농도의 불순물영역에 2차 빠른 열처리 공정을 진행시키어 제 2실리사이드화하는 공정을 구비한 것이 특징인 반도체장치의 제조방법.
- 청구항1에 있어서,상기 1차 빠른 열처리공정은 700 ∼ 750 ℃의 온도범위에서 진행된 것이 특징인 반도체장치의 제조방법.
- 청구항1에 있어서,상기 2차 빠른 열처리공정은 750 ∼ 800 ℃의 온도범위에서 진행된 것이 특징인 반도체장치의 제조방법.
- 청구항 1 또는 청구항 2 또는 청구항 3에 있어서,상기 1차, 2차 빠른 열처리공정은 질소분위기에서 진행된 것이 특징인 반도체장치의 제조방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20050124 Year of fee payment: 6 |
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