KR100260360B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 받도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, N모스 트랜지스터의 게이트, 소오스, 드레인 영역에 상에 실리사이드막을 형성하는 방법에 관한 것이다. 본 발명은 N모스 영역과 P모스 영역이 한정된 반도체 기판을 제공하는 단계와, 상기 N모스 영역 및 P모스 영역 각각에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 N모스 영역 및 P모스 영역 각각에, 각 영역에 해당하는 저농도 불순물이 이온 주입하여, 불순물 영역을 형성하는 단계와, 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계와, 상기 반도체 기판 결과물 표면에 활성층을 형성하는 단계와 상기 게이트 전극 및 불순물 영역 상부에 실리사이드막을 형성하는 단계와, 상기 N모스 영역 및 P모스 영역 각각의 불순물 영역에, 각 영역에 해당하는 고농도 불순물을 이온 주입하여, 소오스, 드레인을 형성하는 단계를 포함하며, 상기 활성층은 보론(B) 이온층인 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, C모스 트랜지스터의 게이트, 소오스, 드레인 영역에 상에 실리사이드막을 균일하게 형성하는 방법에 관한 것이다.
통상적으로 대부분의 집적회로에서 접촉부와 금속 배선으로 사용되어 오던 알루미늄은 초기의 반도체 소자의 공정에 이용되어 왔지만, 용융 온도가 577℃이고, 계면 원자는 400℃ 이하에서 확산되어 큰 누설전류를 발생하는 단점이 있었다. 이러한 이유로 낮은 비저항과 고온의 안정도를 가지는 새로운 접촉 재료로서 금속 실리사이드가 제안되었다.
이 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물이다. 상기 금속들의 종류로는 내화성 금속족인 몰리브덴 탄탈륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 니켈, 백금등이 이용된다. 이 실리사이드는 낮은 비저항과 고온에서의 안정도외에도 에칭이 용이하고, 강력한 접착력이 있으며, 산화 공정시 산화막을 형성할 수 있다는 장점을 지닌다. 이러한 실리사이드는 현재의 폴리 실리콘 배선 또는 게이트 전극위에 형성되어 전극 배선의 전도 특성을 개선시키고, 접합 영역 부분에 실리사이드를 부분적으로 형성시켜 접합 영역 사이에 발생하는 접촉 저항을 감소시킴으로써 RC 지연 시간을 낮추는 역할을 한다.
여기서, 종래의 C모스 트랜지스터의 게이트, 소오스, 드레인 영역 상부에 실리사이드막을 형성하는 방법을 도 1을 참조하여 설명한다.
도 1에 도시된 바와 같이, N모스 영역(NT)과 P모스 영역(PT)이 한정된 반도체 기판상에, 게이트 절연막(3)과 게이트 전극(4)이 공지의 방식으로 형성된다. 이때, 도면에는 도시되지 않았지만, N모스 영역(NT)에는 P웰(도시되지 않음)이 공지의 방식으로 형성되어 있으며, P모스 영역(PT)에는 N웰(도시되지 않음)이 공지의 방식으로 형성된다.
그리고 나서, 게이트 전극(4) 양측벽에 절연막 스페이서(5)가 절연막의 이방성 블랭킷 식각 방식에 의하여 형성된다. 여기서, 스페이서(5)는 이후에 진행될 실리사이드 형성공정시, 게이트 전극(4) 상부의 실리사이드와 접합 영역 상부의 실리사이드를 전기적으로 절연시키는 역할을 한다.
이후, 게이트 전극(4) 양측에는 소정의 불순물이 이온 주입되어, 소오스, 드레인 영역(6A,6B,7A,7B)이 형성된다. 이때, N모스 영역(NT)에는 공지된 바와 같이, N형의 불순물 예를 들어, 저농도 P이온과, 고농도 As 이온이 주입된다. 또한, P모스 영역(PT)에는, P형의 불순물 예를 들어 저농도 및 고농도 B이온이 이온 주입된다.
그후에, 전체 구조물 상부에 내화성(refractory) 금속막 예를들어, 티타늄 금속막이 소정 두께로 증착되고, 소정 온도에서 열처리 공정이 진행된다. 그러면, 게이트 전극과 접합 영역 상부 즉, 실리콘 물질로 된 부분상에는 금속막과 실리콘의 반응물인 실리사이드막(10)이 형성된다. 그후, 반응되지 않는 실리사이드용 금속막은 통상의 제거방식으로 제거하여, 실리사이드막(10)이 구비된 C모스 트랜지스터가 완성된다. 도면에서, 미설명 부호 2는 N모스 영역(NT)과 P모스 영역(PT)을 분리하는 소자 분리막을 나타낸다.
그러나, 상기와 같은 종래 기술에 의하면, N모스 영역에 형성되는 실리사이드막과, P모스 영역에 형성되는 실리사이드막의 증착 균일도가 상이하게 형성된다.
그 이유는, N모스의 소오스, 드레인을 이루는 As 이온이 티타늄 실리사이드막의 형성을 방해하는 요인이 되어, 제대로 형성되지 않은 실리사이드막은 오히려 소오스, 드레인 영역의 콘택(contact) 저항이나 바(bar) 저항이 증가시키는 원인이 된다.
따라서, 본 발명은 C모스 트랜지스터상에 실리사이드막을 형성하는 공정시, P모스 및 N모스 상부에 균일한 두께 및 성능을 갖는 실리사이드막을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
제1도는 종래의 모스 트랜지스터 상부에 실리사이드막을 형성하는 방법을 설명하기 위한 반도체 소자의 단면도.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 실리사이드막 형성방법을 설명하기 위한 각 공정별 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 반도체 기판 12 : 소자 분리막
13 : 게이트 절연막 14 : 게이트 전극
15 : 스페이서 16a,16b,17a,17b : 저농도 불순물 영역
20 : 티타늄 실리사이드막 160a,160b,170a,170b : 소오스, 드레인 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, N모스 영역과 P모스 영역이 한정된 반도체 기판을 제공하는 단계; 상기 N모스 영역 및 P모스 영역 각각에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 N모스 영역 및 P모스 영역 각각에, 각 영역에 해당하는 저농도 불순물이 이온 주입하여, 불순물 영역을 형성하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 반도체 기판 결과물 표면에 활성층을 형성하는 단계; 상기 게이트 전극 및 불순물 영역 상부에 실리사이드막을 형성하는 단계; 상기 N모스 영역 및 P모스 영역 각각의 불순물 영역에, 각 영역에 해당하는 고농도 불순물을 이온 주입하여, 소오스, 드레인을 형성하는 단계를 포함하며, 상기 활성층은 보론(B) 이온층인 것을 특징으로 한다.
본 발명에 의하면, N모스 트랜지스터에 실리사이드막을 형성하는 공정시, 고농도 불순물 이온 주입전에 실리사이드막을 형성하고, 실리사이드막 형성이전에 실리사이드 활성화 이온으로 B 이온으로 주입하여, 양질의 실리사이드막이 형성된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 실리사이드막 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 실시예에서는 N모스 트랜지스터 영역에서 실리사이드막 형성 반응이 활성화되도록, 실리사이드 형성전에 활성화 이온을 주입한다. 아울러, N모스의 소오스, 드레인을 이루는 As 이온의 방해를 최소화하기 위하여, 실리사이드막 형성 후에 고농도 불순물인 As 이온을 주입하여, 양질의 실리사이드막이 형성되도록 한다.
먼저, 반도체 기판(11) 예를 들어, 실리콘 기판(11)에는 N모스 영역(NT)과 P모스 영역(PT) 등을 분리하기 위한 소자 분리막(12)이 공지된 선택적 산화 방식에 의하여 형성된다. 이어, 반도체 기판(11) 상부에 게이트 산화막(13)과, 불순물이 도핑된 폴리실리콘막이 소정 두께로 증착된다음, 소정 부분 식각되어, N모스 영역(NT)과 P모스 영역(PT) 각각에 게이트 전극(14)이 형성된다.
이어서, 게이트 전극(14) 양측에는 소오스, 드레인용 저농도 불순물이 이온 주입되어, 저농도 불순물 영역(16A,16B,17A,17B)이 형성된다. 이때, N모스 영역(NT)의 불순물 영역(16A,16B)은 저농도 P(인) 이온이 주입되어 형성되고, P모스 영역(PT)의 불순물 영역(17A,17B)은 저농도 B(보론) 이온이 주입되어 형성된다. 또한, 상기 N모스 영역(NT)의 저농도 불순물 영역(16A,16B)을 형성하는 단계시에는 P모스 영역(PT)을 마스크로 가린다음 실시하고, 반대로, P모스 영역(PT)의 불순물 영역(16A,16B)을 형성하는 단계시에는, N모스 영역(NT)을 마스크로 가린 다음 실시한다.
그후에, 반도체 기판(11) 결과물 상에는 절연막이 소정 두께로 형성되고, 게이트 전극(14) 표면이 노출되도록 이방성 식각되어, 게이트 전극(14) 양측벽에 스페이서(15)가 형성된다. 여기서, 스페이서(15)는 상술된 바와 같이, 이후에 형성될 실리사이드막간의 절연 부재 역할을 한다.
도 2b를 참조하여, 반도체 기판(11) 결과물 표면에, 균일한 실리사이드막을 형성하기 위하여, 활성화 이온으로서, B(보론) 이온(도면에서 ×로 표시됨)이 낮은 이온 주입 에너지로, 바람직하게는 이온 주입된 두께가 약 300 내지 500Å가 되도록 이온 주입된다. 여기서, 기판(11) 결과물에 B 이온을 얇게 이온 주입하는 이유는, N모스의 소오스, 드레인 표면에서 실리사이드막이 용이하게 형성되도록 하기 위함이다.
그리고나서, 도 2c에 도시된 바와 같이, 반도체 기판(11) 결과물 상부에 내화성 금속막(도시되지 않음) 예를 들어, 티타늄막이 상기 이온 주입된 B이온층의 두께와 동일하게 약 300 내지 500Å 정도로 증착된다. 연이어, 티타늄막과 실리콘간의 반응을 위하여, 급속 열처리 공정이 진행되어, 티타늄 실리사이드막(20: TiSi2)이 형성된다. 여기서, 상기 티타늄 실리사이드막(20)은 게이트(14) 상부 및 저농도 불순물 영역(16A,16B,17A,17B) 상부 즉, 실리콘을 제공할 수 있는 부분 상에만 형성되고, 나머지 부분 즉, 산화막 부분에서는 미반응 티타늄막인 채로 존재한다. 그리고나서, 미반응된 티타늄막을 공지의 습식 식각 방식으로 제거한다. 여기서, N모스 영역(NT)의 저농도 불순물 영역(16A,16B) 표면에는 활성화 이온인 B가 주입되어 있어, 티타늄 실리사이드막이 P모스 영역(PT)과 균일하게 형성된다. 이때, 상기 N모스 영역(NT)의 저농도 불순물 영역(16A,16B) 표면에 이온 주입된 B층(도면에서 ×로 표시된 부분)은 매우 박막이므로, 서로 상이한 불순물 타입을 갖고 있더라도, 모스 트랜지스터의 특성에 영향을 미치지 않는다.
그후, N모스 영역(NT)과 P모스 영역(PT)의 저농도 불순물 영역(16A,16B,17A,17B)각각에는 고농도 불순물 예를 들어 N모스 영역(NT)에는 고농도 As(비소) 이온이 주입되고, P모스 영역(PT)에는 고농도 B이온이 주입되어, LDD 구조의 소오스, 드레인 영역(160A,160B,170A,170B)이 형성된다. 이때도, 상기 저농도 불순물을 형성하는 단계와 같이, N모스 영역(NT)의 소오스, 드레인 영역(16A,16B)을 형성하는 단계에는, P모스 영역(PT)을 마스크로 가린다음 실시하고, 반대로, P모스 영역(PT)의 소오스, 드레인 영역(16A,16B)을 형성하는 단계시에는, N모스 영역(NT)을 마스크로 가린 다음 실시한다.
상기에서, 고농도 불순물 즉 N모스의 As 이온을 이온 주입하기 전에 티타늄 실리사이드막을 형성하는 것은, As 이온이 티타늄 실리사이드막에 미치는 영향을 최소하기 위함이다.
본 발명은 상기한 실시예만이 한정되는 것은 아니다.
본 실시예에서는 실리사이드막을 이루는 금속막을 티타늄을 이용하였지만, 그 밖이 내화성 금속막 예를 들어, 탄탈륨, 크롬, 텅스텐과 같은 막으로도 이용될 수 있다.
또한, 상기 실시예에서는 활성층으로 B 이온을 이용하였지만, 그 밖의 P형 불순물을 이용할 수도 있다.
이상에서 자세하게 설명된 바와 같이, 본 발명에 의하면, N모스 트랜지스터에 실리사이드막을 형성하는 공정시, 고농도 불순물 이온 주입전에 실리사이드막을 형성하고, 실리사이드막 형성이전에 실리사이드 활성화 이온으로 B 이온을 주입하여, 양질의 실리사이드막이 형성된다.
따라서, C모스 트랜지스터의 실리사이드막 형성 공정시, P모스와 N모스간의 실리사이드 막질 균일도가 향상된다.
또한, N모스 트랜지스터 영역 콘택 저항 및 바 저항이 특성이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- N모스 영역과 P모스 영역이 한정된 반도체 기판을 제공하는 단계; 상기 N모드 영역 및 P모스 영역 각각에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 N모스 영역 및 P모스 영역 각각에, 각 영역에 해당하는 저농도 불순물을 이온 주입하여, 불순물 영역을 형성하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 반도체 기판 결과물 표면에 활성층을 형성하는 단계; 상기 N모스 영역 및 P모스 영역 각각의 게이트 전극 및 불순물 영역 상부에 실리사이드막을 형성하는 단계; 상기 N모스 영역 및 P모스 영역 각각의 불순물 영역에, 각 영역에 해당하는 고농도 불순물을 이온 주입하여, 소오스, 드레인을 형성하는 단계를 포함하며, 상기 활성층은 B(보론) 이온층인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 N모스 영역 및 P모스 영역 각각에, 각 영역에 해당하는 불순물 영역을 형성하는 단계는, 상기 P모스 영역을 가린다음, N모스 영역에 저농도 P 이온을 주입하는 단계; 상기 P모스 영역이 노출되도록 하고, N모스 영역을 마스킹하는 단계; 및 상기 노출된 P모스 영역에 저농도 B 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 활성층의 두께는 300 내지 500Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극 및 불순물 영역 상부에 실리사이드막을 형성하는 단계는, 상기 반도체 기판 상부에 내화성 금속막을 증착하는 단계; 상기 결과물을 열처리 하여, 실리사이드막을 형성하는 단계; 및 상기 미반응된 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서, 상기 내화성 금속막은 티타늄 금속막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서, 상기 티타늄 금속막의 두께는 300 내지 500Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 N모스 영역 및 P모스 영역 각각의 불순물 영역에, 각 영역에 해당하는 고농도 불순물을 이온 주입하여, 소오스, 드레인을 형성하는 단계는, 상기 P모스 영역을 가린 다음, N모스 영역의 불순물 영역에 고농도 As(비소)이온을 주입하는 단계; 상기 P모스 영역이 노출되도록 하고, N모스 영역을 마스킹하는 단계; 및 상기 노출된 P모스 영역에 고농도 B(보론)이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (2)
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| JPH07115197A (ja) * | 1993-08-27 | 1995-05-02 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
| JPH0878361A (ja) * | 1994-07-05 | 1996-03-22 | Nec Corp | 半導体装置の製造方法 |
-
1997
- 1997-06-25 KR KR1019970027386A patent/KR100260360B1/ko not_active IP Right Cessation
Patent Citations (2)
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| JPH07115197A (ja) * | 1993-08-27 | 1995-05-02 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
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