JPH11186545A - シリサイド及びｌｄｄ構造を有する半導体デバイスの製造方法 - Google Patents
シリサイド及びｌｄｄ構造を有する半導体デバイスの製造方法Info
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- JPH11186545A JPH11186545A JP10276022A JP27602298A JPH11186545A JP H11186545 A JPH11186545 A JP H11186545A JP 10276022 A JP10276022 A JP 10276022A JP 27602298 A JP27602298 A JP 27602298A JP H11186545 A JPH11186545 A JP H11186545A
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Abstract
(57)【要約】
【課題】 遷移金属膜と基板シリコンの間の界面部分に
ある遷移金属物質（例えば、Ｃｏ）とシリコン原子がシ
リサイド領域を形成する間に部分的に加速されないし遅
延されないためボイドのないサリサイド領域を有するＭ
ＯＳトランジスタを製造する。 【解決手段】 アクチブ領域上にバファ層を形成した
後、高濃度領域１７（ソース／ドレーン領域）を形成す
るためのイオン注入を行う段階と、露出されたシリコン
１１及びポリシリコンゲート１３上に自己整列されたシ
リサイド領域（サリサイド領域）２０を形成する段階と
を含む。
ある遷移金属物質（例えば、Ｃｏ）とシリコン原子がシ
リサイド領域を形成する間に部分的に加速されないし遅
延されないためボイドのないサリサイド領域を有するＭ
ＯＳトランジスタを製造する。 【解決手段】 アクチブ領域上にバファ層を形成した
後、高濃度領域１７（ソース／ドレーン領域）を形成す
るためのイオン注入を行う段階と、露出されたシリコン
１１及びポリシリコンゲート１３上に自己整列されたシ
リサイド領域（サリサイド領域）２０を形成する段階と
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ（ｍｅｔａ
ｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回
路デバイスを製造する方法に関するものであり、より詳
しくはＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造で設計されたデバイス内に自己整列でシリサイ
ド化された領域（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｅｌｉ
ｃｉｄｅｄｒｅｇｉｏｎｓ）を形成する方法に関するも
のである。
ｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回
路デバイスを製造する方法に関するものであり、より詳
しくはＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造で設計されたデバイス内に自己整列でシリサイ
ド化された領域（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｅｌｉ
ｃｉｄｅｄｒｅｇｉｏｎｓ）を形成する方法に関するも
のである。
【０００２】
【従来の技術】０．３５μｍ線幅（ｆｅａｔｕｒｅ ｓ
ｉｚｅ）以下で設計されたＭＯＳデバイスの製造におい
て、トランジスタのソース／ドレーン領域及びポリシリ
コンゲート領域をシリサイド化する技術の使用が一般化
されている。Ｂｅｒｔｉ等のＵ．Ｓ．Ｐａｔ．Ｎｏ．
５、５６７、６５１及びＤａｓｓ等のＵ．Ｓ．Ｐａｔ．
Ｎｏ．５、６０５、８６５には半導体デバイス内に自己
整列されたシリサイドを形成する技術、そしてこのシリ
サイダーション（シリサイド化）によって得られる長所
が開示されている。文献に記述されたように、シリサイ
ダーション工程は良好なオーム接触（ｏｈｍｉｃ ｃｏ
ｎｔａｃｔ）、ソース／ドレーン領域及びポリシリコン
配線の面抵抗（ｓｈｅｅｔｒｅｓｉｔａｎｃｅ）の減
少、有効コンタクト領域の増加、そしてエッチストップ
（ｅｔｃｈ ｓｔｏｐ）の提供のため採用されている。
ｉｚｅ）以下で設計されたＭＯＳデバイスの製造におい
て、トランジスタのソース／ドレーン領域及びポリシリ
コンゲート領域をシリサイド化する技術の使用が一般化
されている。Ｂｅｒｔｉ等のＵ．Ｓ．Ｐａｔ．Ｎｏ．
５、５６７、６５１及びＤａｓｓ等のＵ．Ｓ．Ｐａｔ．
Ｎｏ．５、６０５、８６５には半導体デバイス内に自己
整列されたシリサイドを形成する技術、そしてこのシリ
サイダーション（シリサイド化）によって得られる長所
が開示されている。文献に記述されたように、シリサイ
ダーション工程は良好なオーム接触（ｏｈｍｉｃ ｃｏ
ｎｔａｃｔ）、ソース／ドレーン領域及びポリシリコン
配線の面抵抗（ｓｈｅｅｔｒｅｓｉｔａｎｃｅ）の減
少、有効コンタクト領域の増加、そしてエッチストップ
（ｅｔｃｈ ｓｔｏｐ）の提供のため採用されている。
【０００３】自己整列されたシリサイド（即ち、サリサ
イド）構造及びＬＤＤ構造を有するＭＯＳデバイスを製
造する方法がＭｉｔｓｕｉ等のＵ．Ｓ．Ｐａｔ．Ｎｏ．
５、０８９、８６５、Ｗａｎｇ等のＵ．Ｓ．Ｐａｔ．Ｎ
ｏ．５、５０８、２１２、ＨｕａｎｇのＵ．Ｓ．Ｐａ
ｔ．Ｎｏ．５、５５４、５４９等に開示されている。Ｍ
ＯＳ工程で、ソース／ドレーン及びポリシリコンゲート
領域に自己整列されたシリサイド（ｓｅｌｆ−ａｌｉｇ
ｎｅｄ ｓｉｌｉｃｉｄｅ ｏｒ ｓａｌｉｃｉｄｅ）
を形成するための物質としてはコバルトＣｏ、チタンＴ
ｉ、白金Ｐｔ、パラジウムＰｄ、ニッケルＮｉ、そして
モリブデンＭｏ等が主に使用している。このうち、特に
コバルトＣｏが有用に使用されているが、これはＣｏシ
リサイドが相対的により低い抵抗性を提供し、低温工程
の行うことができるようにし、そして接合領域の境界で
のラッチ−アップ（ｌａｔｃｈ ｕｐ）を抑制する長所
を有するためである。
イド）構造及びＬＤＤ構造を有するＭＯＳデバイスを製
造する方法がＭｉｔｓｕｉ等のＵ．Ｓ．Ｐａｔ．Ｎｏ．
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ｏ．５、５０８、２１２、ＨｕａｎｇのＵ．Ｓ．Ｐａ
ｔ．Ｎｏ．５、５５４、５４９等に開示されている。Ｍ
ＯＳ工程で、ソース／ドレーン及びポリシリコンゲート
領域に自己整列されたシリサイド（ｓｅｌｆ−ａｌｉｇ
ｎｅｄ ｓｉｌｉｃｉｄｅ ｏｒ ｓａｌｉｃｉｄｅ）
を形成するための物質としてはコバルトＣｏ、チタンＴ
ｉ、白金Ｐｔ、パラジウムＰｄ、ニッケルＮｉ、そして
モリブデンＭｏ等が主に使用している。このうち、特に
コバルトＣｏが有用に使用されているが、これはＣｏシ
リサイドが相対的により低い抵抗性を提供し、低温工程
の行うことができるようにし、そして接合領域の境界で
のラッチ−アップ（ｌａｔｃｈ ｕｐ）を抑制する長所
を有するためである。
【０００４】次は、Ｃｏシリサイド構造及びＬＤＤ構造
を有する従来のＭＯＳトランジスタ製造方法に対して簡
略に説明する。まず、ゲート側壁スペーサーを利用した
イオン注入工程を行うことによって、ゲート両側にソー
ス／ドレーンとして使用される低濃度及び高濃度不純物
ドーピング領域（ｌｉｇｈｔｌｙ ａｎｄ ｈｅａｖｉ
ｌｙ ｄｏｐｅｄ ｉｍｐｕｒｉｔｙ ｒｅｇｉｏｎ
ｓ）が形成される。次に、ポリシリコンゲートの上部表
面と高濃度不純物ドーピング領域上にＣＶＤによってＣ
ｏ膜が形成される。続いて、低温（例えば、４００〜５
００℃）での急速熱処理を行うことによって、遷移金属
膜とシリコンの界面部位でＣｏＳｉが形成される。次、
より高い温度での熱処理を行うことによって、より低い
抵抗のＣｏＳｉ2膜がゲート上部及び高濃度不純物ドー
ピング領域に形成される。
を有する従来のＭＯＳトランジスタ製造方法に対して簡
略に説明する。まず、ゲート側壁スペーサーを利用した
イオン注入工程を行うことによって、ゲート両側にソー
ス／ドレーンとして使用される低濃度及び高濃度不純物
ドーピング領域（ｌｉｇｈｔｌｙ ａｎｄ ｈｅａｖｉ
ｌｙ ｄｏｐｅｄ ｉｍｐｕｒｉｔｙ ｒｅｇｉｏｎ
ｓ）が形成される。次に、ポリシリコンゲートの上部表
面と高濃度不純物ドーピング領域上にＣＶＤによってＣ
ｏ膜が形成される。続いて、低温（例えば、４００〜５
００℃）での急速熱処理を行うことによって、遷移金属
膜とシリコンの界面部位でＣｏＳｉが形成される。次、
より高い温度での熱処理を行うことによって、より低い
抵抗のＣｏＳｉ2膜がゲート上部及び高濃度不純物ドー
ピング領域に形成される。
【０００５】しかし、デバイス製造工程の条件によっ
て、Ｃｏシリサイド膜の表面、内部、そしてシリコンと
の界面部に直径８００〜２０００オングストロームの球
形、或いは反球形のボイド（ｖｏｉｄ）が形成される。
このようなボイドは、接合漏洩電流の増加を発生させる
ことによってデバイスの電気的な特性を劣化させる。
て、Ｃｏシリサイド膜の表面、内部、そしてシリコンと
の界面部に直径８００〜２０００オングストロームの球
形、或いは反球形のボイド（ｖｏｉｄ）が形成される。
このようなボイドは、接合漏洩電流の増加を発生させる
ことによってデバイスの電気的な特性を劣化させる。
【０００６】各工程条件下で形成されたシリサイド膜を
ＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃ
ｒｏｓｃｏｐｙ）を使用して観察した結果、（１）薄す
ぎた（例えば、５０ 以下）厚さのゲート絶縁層を乾式
エッチングする工程で活性領域が損傷されると、（２）
ゲート側壁スペーサーの形成のための乾式エッチング工
程で活性領域が損傷されると、そして（３）特に高濃度
不純物ドーピング領域の形成のためのイオン注入工程で
非常に高いエネルギーによって加速された不純物イオン
の露出されたシリコンで直接注入される時、活性領域が
深く損傷されると、Ｃｏ膜とシリコンの間の界面部位で
のＣｏ原子及びＳｉ原子の局部的な拡散の加速／遅延の
ため上述のボイド欠陥が発生することで確認された。
ＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃ
ｒｏｓｃｏｐｙ）を使用して観察した結果、（１）薄す
ぎた（例えば、５０ 以下）厚さのゲート絶縁層を乾式
エッチングする工程で活性領域が損傷されると、（２）
ゲート側壁スペーサーの形成のための乾式エッチング工
程で活性領域が損傷されると、そして（３）特に高濃度
不純物ドーピング領域の形成のためのイオン注入工程で
非常に高いエネルギーによって加速された不純物イオン
の露出されたシリコンで直接注入される時、活性領域が
深く損傷されると、Ｃｏ膜とシリコンの間の界面部位で
のＣｏ原子及びＳｉ原子の局部的な拡散の加速／遅延の
ため上述のボイド欠陥が発生することで確認された。
【０００７】上の理由（１）及び（２）のため生成され
るアクチブ領域の損傷がゲート酸化膜の観点でより高い
エッチング比を使用することによって十分に防止される
ことができる点に注意すべきである。従って、本発明は
上の理由（３）によって発生されるボイド欠陥の問題点
を解決するため、即ちアクチブ領域内の高濃度ドーピン
グ領域を形成するためのイオン注入の間にアクチブ領域
が損傷されることを防止するため提供される。
るアクチブ領域の損傷がゲート酸化膜の観点でより高い
エッチング比を使用することによって十分に防止される
ことができる点に注意すべきである。従って、本発明は
上の理由（３）によって発生されるボイド欠陥の問題点
を解決するため、即ちアクチブ領域内の高濃度ドーピン
グ領域を形成するためのイオン注入の間にアクチブ領域
が損傷されることを防止するため提供される。
【０００８】
【発明が解決しようとする課題】本発明の目的は、小さ
い接合漏洩を有するサリサイド及びＬＤＤ構造のＭＯＳ
集積回路デバイスを製造する方法を提供することであ
る。
い接合漏洩を有するサリサイド及びＬＤＤ構造のＭＯＳ
集積回路デバイスを製造する方法を提供することであ
る。
【０００９】本発明の他の目的は、ＬＤＤ半導体デバイ
スでボイドを有しないシリサイド領域を形成する方法を
提供することである。
スでボイドを有しないシリサイド領域を形成する方法を
提供することである。
【００１０】本発明の他の目的は、アクチブ領域内の高
濃度領域を形成するイオン注入の間にアクチブ領域が損
傷されることが防止できるＭＯＳ集積回路デバイスを製
造する方法を提供することである。
濃度領域を形成するイオン注入の間にアクチブ領域が損
傷されることが防止できるＭＯＳ集積回路デバイスを製
造する方法を提供することである。
【００１１】
【課題を解決するための手段】目的を達成するための本
発明の１特徴によると、ＭＯＳトランジスタを製造する
方法は、アクチブ領域上にバッファ層を形成する段階
と、高濃度領域（ソース／ドレーン領域）を形成するた
めのイオン注入を行う段階と、そして露出されたシリコ
ン及びポリシリコンゲート上に自己整列されたシリサイ
ド領域（サリサイド領域）を形成する段階とを含む。
発明の１特徴によると、ＭＯＳトランジスタを製造する
方法は、アクチブ領域上にバッファ層を形成する段階
と、高濃度領域（ソース／ドレーン領域）を形成するた
めのイオン注入を行う段階と、そして露出されたシリコ
ン及びポリシリコンゲート上に自己整列されたシリサイ
ド領域（サリサイド領域）を形成する段階とを含む。
【００１２】上の方法によると、ソース／ドレーン領域
を形成するためのイオン注入が行われる時、不純物がバ
ッファ層を通して半導体基板に注入される。結果的に半
導体基板、特にソース／ドレーン領域の上部表面がイオ
ン注入の間に損傷されない。
を形成するためのイオン注入が行われる時、不純物がバ
ッファ層を通して半導体基板に注入される。結果的に半
導体基板、特にソース／ドレーン領域の上部表面がイオ
ン注入の間に損傷されない。
【００１３】次には、添付された図面を参照して本発明
の実施形態に対して詳細に説明する。
の実施形態に対して詳細に説明する。
【００１４】本発明によるＭＯＳトランジスタを製造す
る新規した方法は、アクチブ領域にバッファ層を形成し
た後、高濃度領域（ソース／ドレーン領域）を形成する
ためイオン注入を行う段階と、露出されたシリコン及び
ポリシリコンゲート上に自己整列されたシリサイド領域
（サリサイド領域）を形成する段階とを含む。この方法
によると、遷移金属膜と基板シリコンとの間の界面部分
にある遷移金属物質（例えば、Ｃｏ）とシリコン原子が
サリサイド領域を形成する間に部分的に加速／遅延され
ないためボイドのないサリサイド領域が形成されること
ができる。
る新規した方法は、アクチブ領域にバッファ層を形成し
た後、高濃度領域（ソース／ドレーン領域）を形成する
ためイオン注入を行う段階と、露出されたシリコン及び
ポリシリコンゲート上に自己整列されたシリサイド領域
（サリサイド領域）を形成する段階とを含む。この方法
によると、遷移金属膜と基板シリコンとの間の界面部分
にある遷移金属物質（例えば、Ｃｏ）とシリコン原子が
サリサイド領域を形成する間に部分的に加速／遅延され
ないためボイドのないサリサイド領域が形成されること
ができる。
【００１５】
【発明の実施の形態】図１から図６までは、本発明の第
１実施の形態によるＭＯＳＦＥＴを形成するための新規
した方法を示す。
１実施の形態によるＭＯＳＦＥＴを形成するための新規
した方法を示す。
【００１６】図１を参照すると、オキサイドからなっ
た、例えばゲート絶縁層１２とポリシリコンゲート１３
がアクチブ領域、又は半導体基板１１のｎ型ウェル上に
順次的に形成され、写真及びエッチング工程によってパ
タニングされる。結果的に、ゲート絶縁層１２とポリシ
リコンゲート１３で構成されるゲートパターンが形成さ
れる。
た、例えばゲート絶縁層１２とポリシリコンゲート１３
がアクチブ領域、又は半導体基板１１のｎ型ウェル上に
順次的に形成され、写真及びエッチング工程によってパ
タニングされる。結果的に、ゲート絶縁層１２とポリシ
リコンゲート１３で構成されるゲートパターンが形成さ
れる。
【００１７】図２に関連して、ゲートパターンの両側に
低濃度のｎ-（又はｐ-）不純物領域１４を形成するため
半導体基板１１からのリン（ｐｈｏｓｐｈｏｒｏｕｓ）
（又は、硼素（ｂｏｒｏｎ））イオン注入がマスクとし
てゲートパターンを利用して行われる。
低濃度のｎ-（又はｐ-）不純物領域１４を形成するため
半導体基板１１からのリン（ｐｈｏｓｐｈｏｒｏｕｓ）
（又は、硼素（ｂｏｒｏｎ））イオン注入がマスクとし
てゲートパターンを利用して行われる。
【００１８】図３で、ＳｉＯ2、又はＳｉＮからなる、
例えば絶縁層１５がゲートパターンを含んで半導体基板
１１全面に形成される。
例えば絶縁層１５がゲートパターンを含んで半導体基板
１１全面に形成される。
【００１９】図４に図示されたように、ゲートパターン
の両側壁上に側壁スペーサー１５ａを形成するため、そ
して絶縁層１５の一部分がポリシリコンゲート１３の上
部表面上に、そして不純物領域１４上に約３０オングス
トロームの厚さを有したり、それより厚く残すようにす
るため絶縁層１５の異方性エッチング工程が行われる。
の両側壁上に側壁スペーサー１５ａを形成するため、そ
して絶縁層１５の一部分がポリシリコンゲート１３の上
部表面上に、そして不純物領域１４上に約３０オングス
トロームの厚さを有したり、それより厚く残すようにす
るため絶縁層１５の異方性エッチング工程が行われる。
【００２０】次、図４に図示されたように、Ａｓ（又
は、ＢＦ2）イオン注入がｎ+（又は、ｐ+）不純物領域
１７を形成するためゲート構造物をマスクとして使用し
て行われる。結果的に、低濃度不純物領域（薄くドーピ
ングされたソース／ドレーン延長部分）１４からなるＬ
ＤＤ構造を有するソース／ドレーン１８が形成され、そ
して高濃度不純物領域（ソース／ドレーン領域）１７が
形成される。イオン注入の間に、あまりの絶縁層１５ｂ
は、半導体基板のアクチブ領域が損傷されることが防止
できるバッファ層として使用される。
は、ＢＦ2）イオン注入がｎ+（又は、ｐ+）不純物領域
１７を形成するためゲート構造物をマスクとして使用し
て行われる。結果的に、低濃度不純物領域（薄くドーピ
ングされたソース／ドレーン延長部分）１４からなるＬ
ＤＤ構造を有するソース／ドレーン１８が形成され、そ
して高濃度不純物領域（ソース／ドレーン領域）１７が
形成される。イオン注入の間に、あまりの絶縁層１５ｂ
は、半導体基板のアクチブ領域が損傷されることが防止
できるバッファ層として使用される。
【００２１】図５を参照すると、ポリシリコンゲート１
３とソース／ドレーン領域１７全ての上部表面上に残っ
ている絶縁層１５ｂを除去した後、磁性を有する遷移金
属膜１９は、プラズマを利用したＰＶＣ（ｐｈｙｓｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶ
Ｄ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉ
ｏｎ）によって１００オングストロームから２５０オン
グストロームまでの厚さで形成される。遷移金属膜１９
は、Ｃｏ、Ｔｉ、Ｎｉ、そしてそれと類似なものからな
るグループのうち選択された少なくとも１つからなる。
３とソース／ドレーン領域１７全ての上部表面上に残っ
ている絶縁層１５ｂを除去した後、磁性を有する遷移金
属膜１９は、プラズマを利用したＰＶＣ（ｐｈｙｓｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、又はＣＶ
Ｄ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉ
ｏｎ）によって１００オングストロームから２５０オン
グストロームまでの厚さで形成される。遷移金属膜１９
は、Ｃｏ、Ｔｉ、Ｎｉ、そしてそれと類似なものからな
るグループのうち選択された少なくとも１つからなる。
【００２２】最後に、図６に図示されたように、４００
オングストロームから８００オングストロームまでの厚
さを有する自己整列されたシリサイド膜２０がポリシリ
コンゲート１３とソース／ドレーン領域１７と遷移金属
膜１９の反応によってポリシリコンゲート１３及びソー
ス／ドレーン領域１７全ての上部に形成されることがで
きるように熱処理が行われる。この実施形態において、
熱処理は２つの連続的な段階、即ち低温ＲＴＡ（ｒａｐ
ｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）及び高温
熱処理によって行われる。低温ＲＴＡは、４００℃〜５
００℃の間の温度で行われ、高温熱処理は大略６５０
℃、又はそれより高い温度で行われる。
オングストロームから８００オングストロームまでの厚
さを有する自己整列されたシリサイド膜２０がポリシリ
コンゲート１３とソース／ドレーン領域１７と遷移金属
膜１９の反応によってポリシリコンゲート１３及びソー
ス／ドレーン領域１７全ての上部に形成されることがで
きるように熱処理が行われる。この実施形態において、
熱処理は２つの連続的な段階、即ち低温ＲＴＡ（ｒａｐ
ｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）及び高温
熱処理によって行われる。低温ＲＴＡは、４００℃〜５
００℃の間の温度で行われ、高温熱処理は大略６５０
℃、又はそれより高い温度で行われる。
【００２３】シリサイド層２０を形成した後、遷移金属
膜１９の未反応部分は選択的に除去され、この分野によ
く知られた配線工程が行われる。結果的にＭＯＳＦＥＴ
が完全に製造される。
膜１９の未反応部分は選択的に除去され、この分野によ
く知られた配線工程が行われる。結果的にＭＯＳＦＥＴ
が完全に製造される。
【００２４】図７から図１３までは、本発明の第２実施
形態によるＭＯＳＦＥＴを形成するための新規した方法
を示す。
形態によるＭＯＳＦＥＴを形成するための新規した方法
を示す。
【００２５】図７を参照すると、オキサイドからなっ
た、例えばゲート絶縁層２２とポリシリコンゲート２３
がアクチブ領域、又は半導体基板２１のｎ型ウェル上に
順次的に形成され、写真及びエッチング工程によってパ
タニングされる。結果的に、ゲート絶縁層２２とポリシ
リコンゲート２３で構成されるゲートパターンが形成さ
れる。
た、例えばゲート絶縁層２２とポリシリコンゲート２３
がアクチブ領域、又は半導体基板２１のｎ型ウェル上に
順次的に形成され、写真及びエッチング工程によってパ
タニングされる。結果的に、ゲート絶縁層２２とポリシ
リコンゲート２３で構成されるゲートパターンが形成さ
れる。
【００２６】図８に関連して、ゲートパターンの両側に
低濃度のｎ-（又はｐ-）不純物領域２４を形成するため
マスクとしてゲートパターンを利用して半導体基板２１
にリン（ｐｈｏｓｐｈｏｒｏｕｓ）（又は、硼素（ｂｏ
ｒｏｎ））イオン注入される。
低濃度のｎ-（又はｐ-）不純物領域２４を形成するため
マスクとしてゲートパターンを利用して半導体基板２１
にリン（ｐｈｏｓｐｈｏｒｏｕｓ）（又は、硼素（ｂｏ
ｒｏｎ））イオン注入される。
【００２７】図９で、ＳｉＯ2、又はＳｉＮからなる、
例えば絶縁層２５がゲートパターンを含んで半導体基板
２１全面に形成される。
例えば絶縁層２５がゲートパターンを含んで半導体基板
２１全面に形成される。
【００２８】図１０に図示されたように、ゲートパター
ンの両側壁上に側壁スペーサー２５ａを形成するため絶
縁層２５の異方性（非等方性）エッチング工程が行われ
る。
ンの両側壁上に側壁スペーサー２５ａを形成するため絶
縁層２５の異方性（非等方性）エッチング工程が行われ
る。
【００２９】次、図１１に図示されたように、Ｓｉ
Ｏ2、又ＳｉＮからなった、例えば絶縁層２６がゲート
パターンを含んで半導体基板２１全面に形成される。絶
縁層２６は約３０オングストローム、又はそれより大き
い厚さを有する。そしてｎ+（又は、ｐ+）不純物領域２
７を形成するためゲート構造物をマスクとして使用して
Ａｓ（又は、ＢＦ2）イオン注入が行われる。結果的
に、低濃度不純物領域（薄くドーピングされたソース／
ドレーン延長部分）２４からなるＬＤＤ構造を有するソ
ース／ドレーン２８が形成され、高濃度不純物領域（ソ
ース／ドレーン領域）２７が形成される。イオン注入の
間に、あまりの絶縁層２６は半導体基板のアクチブ領域
が損傷されることが防止できるバッファ層として使用さ
れる。
Ｏ2、又ＳｉＮからなった、例えば絶縁層２６がゲート
パターンを含んで半導体基板２１全面に形成される。絶
縁層２６は約３０オングストローム、又はそれより大き
い厚さを有する。そしてｎ+（又は、ｐ+）不純物領域２
７を形成するためゲート構造物をマスクとして使用して
Ａｓ（又は、ＢＦ2）イオン注入が行われる。結果的
に、低濃度不純物領域（薄くドーピングされたソース／
ドレーン延長部分）２４からなるＬＤＤ構造を有するソ
ース／ドレーン２８が形成され、高濃度不純物領域（ソ
ース／ドレーン領域）２７が形成される。イオン注入の
間に、あまりの絶縁層２６は半導体基板のアクチブ領域
が損傷されることが防止できるバッファ層として使用さ
れる。
【００３０】図１２を参照すると、絶縁層２６を除去し
た後、磁性を有する遷移金属膜２９がプラズマを利用し
たＰＶＣ、又はＣＶＤによって１００オングストローム
から２５０オングストローム（望ましくは、約１５０オ
ングストローム）の厚さで形成される。遷移金属膜２９
は、Ｃｏ、Ｔｉ、Ｎｉ、そしてそれと類似なものからな
るグループのうち選択された少なくとも１つからなる。
た後、磁性を有する遷移金属膜２９がプラズマを利用し
たＰＶＣ、又はＣＶＤによって１００オングストローム
から２５０オングストローム（望ましくは、約１５０オ
ングストローム）の厚さで形成される。遷移金属膜２９
は、Ｃｏ、Ｔｉ、Ｎｉ、そしてそれと類似なものからな
るグループのうち選択された少なくとも１つからなる。
【００３１】最後に、図１３に図示されたように、４０
０オングストロームから８００オングストロームの厚さ
を有する自己整列されたシリサイド膜３０がポリシリコ
ンゲート２３とソース／ドレーン領域２７と遷移金属膜
２９の反応によってポリシリコンゲート２３及びソース
／ドレーン領域２７全ての上部に形成されることができ
るように熱処理が行われる。
０オングストロームから８００オングストロームの厚さ
を有する自己整列されたシリサイド膜３０がポリシリコ
ンゲート２３とソース／ドレーン領域２７と遷移金属膜
２９の反応によってポリシリコンゲート２３及びソース
／ドレーン領域２７全ての上部に形成されることができ
るように熱処理が行われる。
【００３２】この実施形態において、熱処理は２つの連
続的な段階、即ち低温ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍ
ａｌ ａｎｎｅａｌｉｎｇ）及び高温熱処理によって行
われる。低温ＲＴＡは、４００℃〜５００℃の間の温度
で行われ、高温熱処理は大略６５０℃、又はそれより高
い温度で行われる。
続的な段階、即ち低温ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍ
ａｌ ａｎｎｅａｌｉｎｇ）及び高温熱処理によって行
われる。低温ＲＴＡは、４００℃〜５００℃の間の温度
で行われ、高温熱処理は大略６５０℃、又はそれより高
い温度で行われる。
【００３３】続いてシリサイド層３０を形成した後、遷
移金属膜２９の未反応部分は選択的に除去され、この分
野によく知られた配線工程が行われる。
移金属膜２９の未反応部分は選択的に除去され、この分
野によく知られた配線工程が行われる。
【００３４】図１４から図１９までは、本発明の第３実
施形態によるＭＯＳＦＥＴを形成するための新規した方
法を示す。
施形態によるＭＯＳＦＥＴを形成するための新規した方
法を示す。
【００３５】図１４を参照すると、オキサイドからなっ
た、例えばゲート絶縁層３２とポリシリコンゲート３３
がアクチブ領域、又は半導体基板３１のｎ型ウェル上に
順次的に形成され、写真及びエッチング工程によってパ
タニングされる。結果的に、ゲート絶縁層３２とポリシ
リコンゲート３３で構成されるゲートパターンが形成さ
れる。ゲートパターンの両側に低濃度のｎ-（又はｐ-）
不純物領域３４を形成するためマスクとしてゲートパタ
ーンを利用して半導体基板３１にリン（ｐｈｏｓｐｈｏ
ｒｏｕｓ）（又は、硼素（ｂｏｒｏｎ））イオンが注入
される。
た、例えばゲート絶縁層３２とポリシリコンゲート３３
がアクチブ領域、又は半導体基板３１のｎ型ウェル上に
順次的に形成され、写真及びエッチング工程によってパ
タニングされる。結果的に、ゲート絶縁層３２とポリシ
リコンゲート３３で構成されるゲートパターンが形成さ
れる。ゲートパターンの両側に低濃度のｎ-（又はｐ-）
不純物領域３４を形成するためマスクとしてゲートパタ
ーンを利用して半導体基板３１にリン（ｐｈｏｓｐｈｏ
ｒｏｕｓ）（又は、硼素（ｂｏｒｏｎ））イオンが注入
される。
【００３６】図１５及び図１６に関連して、ＳｉＯ2、
又はＳｉＮからなった、例えば第１絶縁層３５がゲート
パターンを含んで半導体基板３１全面に形成され、Ｓｉ
Ｏ2、又はＳｉＮからなった、例えば第２絶縁層３６が
第１絶縁層３５上に形成される。第１絶縁層３５は、約
３０オングストローム又はそれより大きい厚さを有し、
第２絶縁層３６は、第１絶縁層３５より厚く形成され
る。
又はＳｉＮからなった、例えば第１絶縁層３５がゲート
パターンを含んで半導体基板３１全面に形成され、Ｓｉ
Ｏ2、又はＳｉＮからなった、例えば第２絶縁層３６が
第１絶縁層３５上に形成される。第１絶縁層３５は、約
３０オングストローム又はそれより大きい厚さを有し、
第２絶縁層３６は、第１絶縁層３５より厚く形成され
る。
【００３７】図１７に図示されたように、第２絶縁層３
６の非等方性エッチング工程が第１絶縁層３５の上部表
面まで行われ、その結果ゲートパターンの両側壁上に側
壁スペーサー３６ａが形成される。結果的に、ゲート絶
縁層３２と、ポリシリコンゲート３３と、そして側壁ス
ペーサー３６ａとを含むゲート構造物が形成される。そ
の次に、ｎ+（又は、ｐ+）不純物領域３７を形成するた
めゲート構造物をマスクとして使用してＡｓ（又は、Ｂ
Ｆ2）イオン注入が行われる。結果的に、低濃度不純物
領域（薄くドーピングされたソース／ドレーン延長部
分）３４からなるＬＤＤ構造を有するソース／ドレーン
３８が形成され、高濃度不純物領域（ソース／ドレーン
領域）３７が形成される。イオン注入の間に、第１絶縁
層３５は半導体基板のアクチブ領域が損傷されることが
防止できるバッファ層として使用される。
６の非等方性エッチング工程が第１絶縁層３５の上部表
面まで行われ、その結果ゲートパターンの両側壁上に側
壁スペーサー３６ａが形成される。結果的に、ゲート絶
縁層３２と、ポリシリコンゲート３３と、そして側壁ス
ペーサー３６ａとを含むゲート構造物が形成される。そ
の次に、ｎ+（又は、ｐ+）不純物領域３７を形成するた
めゲート構造物をマスクとして使用してＡｓ（又は、Ｂ
Ｆ2）イオン注入が行われる。結果的に、低濃度不純物
領域（薄くドーピングされたソース／ドレーン延長部
分）３４からなるＬＤＤ構造を有するソース／ドレーン
３８が形成され、高濃度不純物領域（ソース／ドレーン
領域）３７が形成される。イオン注入の間に、第１絶縁
層３５は半導体基板のアクチブ領域が損傷されることが
防止できるバッファ層として使用される。
【００３８】図１８を参照すると、ポリシリコンゲート
３３とソース／ドレーン領域３７全ての上部表面上に露
出された第１絶縁層３５ｂ絶縁層３５ｂを除去した後、
磁性を有する遷移金属膜３９がプラズマを利用したＰＶ
Ｃ、又はＣＶＤによって１００オングストロームから２
５０オングストローム（望ましくは、約１５０オングス
トローム）の厚さで形成される。遷移金属膜３９は、Ｃ
ｏ、Ｔｉ、Ｎｉ、そしてそれと類似なものからなるグル
ープのうち選択された少なくとも１つからなる。
３３とソース／ドレーン領域３７全ての上部表面上に露
出された第１絶縁層３５ｂ絶縁層３５ｂを除去した後、
磁性を有する遷移金属膜３９がプラズマを利用したＰＶ
Ｃ、又はＣＶＤによって１００オングストロームから２
５０オングストローム（望ましくは、約１５０オングス
トローム）の厚さで形成される。遷移金属膜３９は、Ｃ
ｏ、Ｔｉ、Ｎｉ、そしてそれと類似なものからなるグル
ープのうち選択された少なくとも１つからなる。
【００３９】最後に、図１９に図示されたように、４０
０オングストロームから８００オングストロームの厚さ
を有する自己整列されたシリサイド膜４０がポリシリコ
ンゲート３３とソース／ドレーン領域３７と遷移金属膜
３９の反応によってポリシリコンゲート３３及びソース
／ドレーン領域３７全ての上部に形成されることができ
るように熱処理が行われる。この実施形態において、熱
処理は２つの連続的な段階、即ち４００℃〜５００℃低
温ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ
ｉｎｇ）及び大略６５０℃、又はそれより高い温度で行
われ、第１実施形態と同一である。
０オングストロームから８００オングストロームの厚さ
を有する自己整列されたシリサイド膜４０がポリシリコ
ンゲート３３とソース／ドレーン領域３７と遷移金属膜
３９の反応によってポリシリコンゲート３３及びソース
／ドレーン領域３７全ての上部に形成されることができ
るように熱処理が行われる。この実施形態において、熱
処理は２つの連続的な段階、即ち４００℃〜５００℃低
温ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ
ｉｎｇ）及び大略６５０℃、又はそれより高い温度で行
われ、第１実施形態と同一である。
【００４０】続いてシリサイド層４０を形成した後、遷
移金属膜３９の未反応部分は選択的に除去され、この分
野によく知られた配線工程が行われる。結果的にＭＯＳ
ＦＥＴが完全に製造される。
移金属膜３９の未反応部分は選択的に除去され、この分
野によく知られた配線工程が行われる。結果的にＭＯＳ
ＦＥＴが完全に製造される。
【００４１】
【発明の効果】以上のように、本発明は、アクチブ領域
上に形成されたバッファ層のため高濃度のソース／ドレ
ーン領域を形成するためのイオン注入の間に半導体基板
のアクチブ領域が損傷されることを防止できるＬＤＤ形
成方法の利点を有する。それ故、そのような方法によっ
てＭＯＳＦＥＴデバイスは電気的な特性で向上される。
上に形成されたバッファ層のため高濃度のソース／ドレ
ーン領域を形成するためのイオン注入の間に半導体基板
のアクチブ領域が損傷されることを防止できるＬＤＤ形
成方法の利点を有する。それ故、そのような方法によっ
てＭＯＳＦＥＴデバイスは電気的な特性で向上される。
【図１】 本発明の１実施形態による金属酸化物半導体
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
【図２】 本発明の１実施形態による金属酸化物半導体
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
【図３】 本発明の１実施形態による金属酸化物半導体
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
【図４】 本発明の１実施形態による金属酸化物半導体
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
【図５】 本発明の１実施形態による金属酸化物半導体
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
【図６】 本発明の１実施形態による金属酸化物半導体
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
電界効果トランジスタＭＯＳＦＥＴの製造方法を示す図
面である。
【図７】 本発明の他の実施形態によるＭＯＳＦＥＴの
製造方法を示す図面である。
製造方法を示す図面である。
【図８】 本発明の他の実施形態によるＭＯＳＦＥＴの
製造方法を示す図面である。
製造方法を示す図面である。
【図９】 本発明の他の実施形態によるＭＯＳＦＥＴの
製造方法を示す図面である。
製造方法を示す図面である。
【図１０】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１１】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１２】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１３】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１４】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１５】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１６】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１７】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１８】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
【図１９】 本発明の他の実施形態によるＭＯＳＦＥＴ
の製造方法を示す図面である。
の製造方法を示す図面である。
１１、２１、３１：シリコン基板 １２、２２、３２：ゲート絶縁層 １３、２３、３３：ポリシリコンゲート １４、２４、３４：低濃度不純物領域 １７、２７、３７：高濃度不純物領域 １９、２９、３９：遷移金属膜 ２０、３０、４０：シリサイド膜
Claims (9)
- 【請求項１】 ＭＯＳトランジスタを製造する方法にお
いて、 第１導電型の半導体基板上に順次的に形成されたゲート
絶縁層とポリシリコンゲートとで構成されるゲートパタ
ーンを形成する段階と、 前記ゲートパターンをマスクとして前記半導体基板に第
２導電型の低濃度不純物イオンを注入して前記ゲートパ
ターンの両側に低不純物濃度領域を形成する段階と、 前記ゲートパターンを含んだ前記半導体基板上に絶縁層
を堆積する段階と、 ゲートパターンの両側壁上に側壁スペーサーを形成する
とともに、前記半導体基板上に前記絶縁層の総厚のうち
一部を残すように前記絶縁層を異方性エッチングして、
前記ゲートパターンと前記側壁スペーサーとによりゲー
ト構造物を形成する段階と、 前記ゲート構造物をマスクとして使用して前記半導体基
板に前記第２導電型の高濃度不純物イオンを注入して前
記ゲート構造物の両側に高濃度領域を形成する段階と、 前記絶縁層のうち、前記半導体基板上に一部残されてい
た絶縁層を除去して高濃度領域の上部表面を露出させ、
前記低濃度及び高濃度領域はソース／ドレーンを構成す
るようにする段階と、 前記ゲート構造物を含む前記半導体基板全面に遷移金属
膜を形成する段階と、 前記半導体基板を熱処理して、前記ポリシリコンゲート
の上部表面上及び前記高濃度領域上に、前記ポリシリコ
ンゲート及び前記高濃度領域と遷移金属膜との反応によ
るシリサイド膜を形成する段階とを含むことを特徴とす
るＭＯＳトランジスタの製造方法。 - 【請求項２】 ＭＯＳトランジスタを製造する方法にお
いて、 第１導電型の半導体基板上にゲートパターンを形成する
が、ゲートパターンが前記半導体基板上に順次的に形成
されたゲート絶縁層とポリシリコンゲートで構成される
ように形成する段階と、 前記ゲートパターンをマスクとして使用して前記半導体
基板に第２導電型の低濃度不純物イオンを注入して前記
ゲートパターンの両側に低不純物濃度領域を形成する段
階と、 前記ゲートパターンの両側壁に側壁スペーサーを形成し
てゲート構造物を形成する段階と、 前記ゲート構造物と前記低濃度領域を含んだ半導体基板
上に、高濃度領域を形成するためのイオン注入の間にお
ける前記低濃度領域の損傷を防止する厚さで形成された
バッファ層を形成する段階と、 前記ゲート構造物をマスクとし、前記バッファ層を通し
て前記半導体基板に第２導電型の高濃度不純物イオンを
注入して前記ゲート構造物の両側に高濃度領域を形成す
る段階と、 前記バッファ層を除去して高濃度領域の上部表面を露出
させる段階と、 前記ゲート構造物を含む前記半導体基板全面に遷移金属
膜を形成する段階と、 前記半導体基板を熱処理して、前記ポリシリコンゲート
の上部表面上に及び前記高濃度領域上に、前記ポリシリ
コンゲート及び前記高濃度領域と遷移金属膜との反応に
よるシリサイド膜を形成する段階とを含むことを特徴と
するＭＯＳトランジスタの製造方法。 - 【請求項３】 前記遷移金属膜は、磁性を有することを
特徴とする請求項２に記載のＭＯＳトランジスタの製造
方法。 - 【請求項４】 前記遷移金属膜は、Ｃｏ膜、Ｔｉ膜、Ｎ
ｉ膜、又はそれらの合金膜であることを特徴とする請求
項３に記載のＭＯＳトランジスタの製造方法。 - 【請求項５】 前記バッファ層は、絶縁体で形成される
ことを特徴とする請求項２に記載のＭＯＳトランジスタ
の製造方法。 - 【請求項６】 前記絶縁体は、ＳｉＯ2、又はＳｉＮで形
成されることを特徴とする請求項５に記載のＭＯＳトラ
ンジスタの製造方法。 - 【請求項７】 前記バッファ層は、約３０オングストロ
ームの厚さを有することを特徴とする請求項２に記載の
ＭＯＳトランジスタの製造方法。 - 【請求項８】 前記遷移金属膜は、プラズマを利用する
物理的、又は化学的蒸着によって形成されることを特徴
とする請求項２に記載のＭＯＳトランジスタの製造方
法。 - 【請求項９】 ＭＯＳトランジスタの製造方法におい
て、 第１導電型の半導体基板上に順次的に形成されたゲート
絶縁層とポリシリコンゲートとで構成されるゲートパタ
ーンを形成する段階と、 前記ゲートパターンをマスクとして使用して前記半導体
基板に第２導電型の低濃度不純物イオンを注入して前記
ゲートパターンの両側に低濃度領域を形成する段階と、 前記ゲートパターン及び前記低濃度領域を含む前記半導
体基板上にバッファ層を形成する段階と、 前記ゲートパターンの両側壁にある前記バッファ層の一
部分上に側壁スペーサーを形成してゲート構造物を形成
する段階と、 前記ゲート構造物をマスクとして前記半導体基板に前記
バッファ層を通して第２導電型の高濃度不純物イオンを
注入して前記ゲート構造物の両側に高濃度領域を形成
し、前記低濃度及び高濃度領域がソース／ドレーンを形
成する段階と、 前記バッファ層が露出されている部分を除去して前記高
領域及び前記ポリシリコンゲートの上部表面を露出させ
る段階と、 前記ゲート構造物を含む前記半導体基板全面に遷移金属
膜を形成する段階と、 前記半導体基板を熱処理して、前記ポリシリコンゲート
の上部表面上及び前記高濃度領域上に、前記ポリシリコ
ンゲート及び前記高濃度領域と遷移金属膜の反応による
シリサイド膜を形成する段階とを含むことを特徴とする
ＭＯＳトランジスタの製造方法。
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|---|---|---|---|
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|---|---|
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| JP (1) | JPH11186545A (ja) |
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| US7022575B2 (en) | 2003-10-29 | 2006-04-04 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
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1997
- 1997-10-01 KR KR1019970050829A patent/KR100268458B1/ko not_active IP Right Cessation
-
1998
- 1998-09-29 JP JP10276022A patent/JPH11186545A/ja active Pending
- 1998-09-29 US US09/161,979 patent/US6255181B1/en not_active Expired - Lifetime
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| US6255181B1 (en) | 2001-07-03 |
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